JP2002009144A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】半導体装置の溝埋め込み型素子分離領域の形成
において、繰り返し行われる酸化膜除去工程のために素
子領域と素子分離領域端部に生じるくぼみ（ディボッ
ト）を軽減させる手法を提供すること。また、素子領域
間の分離にＳＴＩ溝を形成した後の酸化処理温度を低下
させる手法を提供すること。 【解決手段】半導体基板上に形成された素子分離溝内お
よび第１絶縁層上にシリコン膜を形成し酸化すること、
または、分離マスク開口部および第１絶縁層上にシリコ
ン膜を形成した後に素子分離溝を形成し、素子分離溝内
およびシリコン膜を酸化することを特徴とする半導体装
置製造方法により、シリコン膜が酸化膜除去工程でのエ
ッチングストッパーとなりディボットを軽減できる。
において、繰り返し行われる酸化膜除去工程のために素
子領域と素子分離領域端部に生じるくぼみ（ディボッ
ト）を軽減させる手法を提供すること。また、素子領域
間の分離にＳＴＩ溝を形成した後の酸化処理温度を低下
させる手法を提供すること。 【解決手段】半導体基板上に形成された素子分離溝内お
よび第１絶縁層上にシリコン膜を形成し酸化すること、
または、分離マスク開口部および第１絶縁層上にシリコ
ン膜を形成した後に素子分離溝を形成し、素子分離溝内
およびシリコン膜を酸化することを特徴とする半導体装
置製造方法により、シリコン膜が酸化膜除去工程でのエ
ッチングストッパーとなりディボットを軽減できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、特にＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の形成方法に関す
る。
方法に関し、特にＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の形成方法に関す
る。
【０００２】
【従来の技術】半導体の大容量化に伴い、セルサイズの
縮小化が進み、半導体装置の素子領域間の分離は現在、
ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔ
ｉｏｎ）を用いて行われている。しかし、このＳＴＩで
は素子領域端部の形状が悪い。そこで、ＳＴＩ溝を形成
した後に端部の形状を改善するための酸化処理を行い、
その後素子分離領域に酸化膜を形成させる方法がとられ
ている。
縮小化が進み、半導体装置の素子領域間の分離は現在、
ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔ
ｉｏｎ）を用いて行われている。しかし、このＳＴＩで
は素子領域端部の形状が悪い。そこで、ＳＴＩ溝を形成
した後に端部の形状を改善するための酸化処理を行い、
その後素子分離領域に酸化膜を形成させる方法がとられ
ている。
【０００３】従来のＤＲＡＭを作成する際のＳＴＩ形成
方法について、図面を参照しながら説明する。図３は、
従来のＤＲＡＭにおけるＳＴＩの製造工程を順に示した
縦断面図である。まず、図３（ａ）に示すように、半導
体基板１上に厚さ１０〜３０ｎｍのシリコン酸化膜２を
形成し、その上に１００〜３００ｎｍのシリコン窒化膜
３を形成した後、拡散層になる領域とフィールドになる
領域とをリソグラフィーおよびドライエッチングにより
パターニングを行う。そして図３（ｂ）に示すように、
膜が除去され半導体基板１が露出した素子分離領域をさ
らに異方性エッチングし、深さ１００〜５００ｎｍ程度
の素子分離溝４を形成する。
方法について、図面を参照しながら説明する。図３は、
従来のＤＲＡＭにおけるＳＴＩの製造工程を順に示した
縦断面図である。まず、図３（ａ）に示すように、半導
体基板１上に厚さ１０〜３０ｎｍのシリコン酸化膜２を
形成し、その上に１００〜３００ｎｍのシリコン窒化膜
３を形成した後、拡散層になる領域とフィールドになる
領域とをリソグラフィーおよびドライエッチングにより
パターニングを行う。そして図３（ｂ）に示すように、
膜が除去され半導体基板１が露出した素子分離領域をさ
らに異方性エッチングし、深さ１００〜５００ｎｍ程度
の素子分離溝４を形成する。
【０００４】続いて、図３（ｃ）に示すように、素子分
離溝４の側壁部に熱酸化法によりシリコン酸化膜１０を
形成する。引き続いて、図３（ｄ）に示すように、化学
気相成長（ＣＶＤ）法により素子分離溝４をシリコン酸
化膜５で埋め込み、平坦化処理を行う。この後、図３
（ｅ）に示すように、シリコン窒化膜３を除去し、さら
に図３（ｆ）に示すようにシリコン酸化膜２も除去し半
導体基板１を露出させる。続いて、図３（ｇ）に示すよ
うに、露出した半導体基板１上に、再びシリコン酸化膜
６を形成させ、この後イオン注入することにより半導体
基板１に拡散層７を形成する。この後、図３（ｈ）に示
すように、シリコン酸化膜６の除去を行う。続いて、図
示はしていないがゲート電極材料堆積後、リソグラフィ
ーおよびドライエッチングによりゲート電極を形成す
る。
離溝４の側壁部に熱酸化法によりシリコン酸化膜１０を
形成する。引き続いて、図３（ｄ）に示すように、化学
気相成長（ＣＶＤ）法により素子分離溝４をシリコン酸
化膜５で埋め込み、平坦化処理を行う。この後、図３
（ｅ）に示すように、シリコン窒化膜３を除去し、さら
に図３（ｆ）に示すようにシリコン酸化膜２も除去し半
導体基板１を露出させる。続いて、図３（ｇ）に示すよ
うに、露出した半導体基板１上に、再びシリコン酸化膜
６を形成させ、この後イオン注入することにより半導体
基板１に拡散層７を形成する。この後、図３（ｈ）に示
すように、シリコン酸化膜６の除去を行う。続いて、図
示はしていないがゲート電極材料堆積後、リソグラフィ
ーおよびドライエッチングによりゲート電極を形成す
る。
【０００５】この様な従来方法では、素子領域端部の形
状改善のために行う図３（ｃ）に示したような熱酸化処
理が高温で行われるため、シリコン基板に大きなストレ
スがかかり、特に６インチ以上のウェハーではストレス
に対するマージンがないため、欠陥や転移等を引き起こ
すという問題点があった。
状改善のために行う図３（ｃ）に示したような熱酸化処
理が高温で行われるため、シリコン基板に大きなストレ
スがかかり、特に６インチ以上のウェハーではストレス
に対するマージンがないため、欠陥や転移等を引き起こ
すという問題点があった。
【０００６】またさらに、この従来方法では、ＳＴＩ埋
設に用いられるシリコン酸化膜５が、ＳＴＩ形成からゲ
ート電極形成までの間に繰り返し行う酸化膜除去工程に
より横方向にもエッチングされてしまい、素子領域とＳ
ＴＩ界面に図３（ｈ）に示すようなくぼみ（ディボッ
ト）が発生してしまう。このディボットにより半導体基
板部分が露出してしまうと、露出した基板部分に電界が
集中してしまい、しきい値電流が低下すること、トラン
ジスタ性能への悪影響などの問題が起きることになる。
設に用いられるシリコン酸化膜５が、ＳＴＩ形成からゲ
ート電極形成までの間に繰り返し行う酸化膜除去工程に
より横方向にもエッチングされてしまい、素子領域とＳ
ＴＩ界面に図３（ｈ）に示すようなくぼみ（ディボッ
ト）が発生してしまう。このディボットにより半導体基
板部分が露出してしまうと、露出した基板部分に電界が
集中してしまい、しきい値電流が低下すること、トラン
ジスタ性能への悪影響などの問題が起きることになる。
【０００７】
【発明が解決しようとする課題】本発明は、このような
問題点を解決するためになされたものであり、ＳＴＩで
半導体装置の溝埋め込み型素子分離領域の形成をする際
に、酸化処理温度を低下させると共に、素子領域とＳＴ
Ｉ界面にくぼみを生じることなく平滑な基板表面を有す
る、信頼性の高い半導体装置を効率良く製作できる方法
を提供することにある。
問題点を解決するためになされたものであり、ＳＴＩで
半導体装置の溝埋め込み型素子分離領域の形成をする際
に、酸化処理温度を低下させると共に、素子領域とＳＴ
Ｉ界面にくぼみを生じることなく平滑な基板表面を有す
る、信頼性の高い半導体装置を効率良く製作できる方法
を提供することにある。
【０００８】前記課題を解決する本願発明請求項１の発
明は、従来例の" 素子分離溝を形成した後に素子分離溝
の側壁部に熱酸化法によりシリコン熱酸化膜を形成す
る"に対し、"素子分離溝を形成した後に素子分離溝内お
よび第１絶縁層上にシリコン膜を形成し、このシリコン
層を酸化しシリコン酸化膜とする"ことを特徴とする半
導体装置の製造方法である。
明は、従来例の" 素子分離溝を形成した後に素子分離溝
の側壁部に熱酸化法によりシリコン熱酸化膜を形成す
る"に対し、"素子分離溝を形成した後に素子分離溝内お
よび第１絶縁層上にシリコン膜を形成し、このシリコン
層を酸化しシリコン酸化膜とする"ことを特徴とする半
導体装置の製造方法である。
【０００９】上記本願発明請求項１の発明によれば、素
子分離溝上に形成したシリコン膜を酸化させるので、従
来の半導体基板を露出させた状態で熱酸化膜を形成する
よりも、酸化温度を低下させることが可能となる。この
ため、シリコン基板にかかるストレスが小さくなるた
め、大きなサイズのウェハーにおいて欠陥や転移の問題
を低減できる。また、素子分離溝側壁のシリコン膜およ
び酸化膜が後工程で行う酸化膜エッチングの際にストッ
パーとなるために、ディボットを低く押さえることが可
能になる
子分離溝上に形成したシリコン膜を酸化させるので、従
来の半導体基板を露出させた状態で熱酸化膜を形成する
よりも、酸化温度を低下させることが可能となる。この
ため、シリコン基板にかかるストレスが小さくなるた
め、大きなサイズのウェハーにおいて欠陥や転移の問題
を低減できる。また、素子分離溝側壁のシリコン膜およ
び酸化膜が後工程で行う酸化膜エッチングの際にストッ
パーとなるために、ディボットを低く押さえることが可
能になる
【００１０】また、本願発明請求項２の発明は、従来例
の" 素子分離溝を形成した後に素子分離溝の側壁部に熱
酸化法によりシリコン熱酸化膜を形成する"に対し、"素
子分離溝を形成する前に半導体基板および第１絶縁層上
にシリコン膜を形成し、素子分離溝を形成した後、素子
分離溝の側壁部およびシリコン膜を酸化しシリコン酸化
膜とする"ことを特徴とする半導体装置の製造方法であ
る。
の" 素子分離溝を形成した後に素子分離溝の側壁部に熱
酸化法によりシリコン熱酸化膜を形成する"に対し、"素
子分離溝を形成する前に半導体基板および第１絶縁層上
にシリコン膜を形成し、素子分離溝を形成した後、素子
分離溝の側壁部およびシリコン膜を酸化しシリコン酸化
膜とする"ことを特徴とする半導体装置の製造方法であ
る。
【００１１】上記本願発明請求項２の発明によれば、第
１絶縁層側壁のシリコン膜および酸化膜が後工程で行う
酸化膜エッチングの際にストッパーとなるために、ディ
ボットを低く押さえることが可能になる。
１絶縁層側壁のシリコン膜および酸化膜が後工程で行う
酸化膜エッチングの際にストッパーとなるために、ディ
ボットを低く押さえることが可能になる。
【００１２】本願発明請求項３乃至６はそれぞれ、第１
絶縁膜を構成する膜がシリコン窒化膜であること、第２
絶縁膜を構成する膜がシリコン酸化膜であること、シリ
コン膜の酸化はシリコン膜を一部または全部酸化するこ
と、第１絶縁膜を半導体基板上に直接または他の層を介
して形成することを特徴とする請求項１または請求項２
の半導体装置製造方法である。
絶縁膜を構成する膜がシリコン窒化膜であること、第２
絶縁膜を構成する膜がシリコン酸化膜であること、シリ
コン膜の酸化はシリコン膜を一部または全部酸化するこ
と、第１絶縁膜を半導体基板上に直接または他の層を介
して形成することを特徴とする請求項１または請求項２
の半導体装置製造方法である。
【００１３】
【実施の形態１】次に本発明である半導体装置の製造方
法の実施の形態について図面を参照しながら説明する。
図１に本発明の第１の実施の形態を工程順に示した縦断
面図を示す。
法の実施の形態について図面を参照しながら説明する。
図１に本発明の第１の実施の形態を工程順に示した縦断
面図を示す。
【００１４】まず、従来法と同様に図１（ａ）に示すよ
うに、半導体基板１上に厚さ１０〜３０ｎｍのシリコン
酸化膜２を形成し、その上に１００〜３００ｎｍのシリ
コン窒化膜３を形成した後、拡散層になる領域とフィー
ルドになる領域とをリソグラフィーおよびドライエッチ
ングによりパターニングを行う。続いて、図１（ｂ）に
示すように、に示すように、膜が除去され半導体基板１
が露出した素子分離領域をさらに異方性エッチングし、
深さ１００〜５００ｎｍ程度の素子分離溝４を形成す
る。
うに、半導体基板１上に厚さ１０〜３０ｎｍのシリコン
酸化膜２を形成し、その上に１００〜３００ｎｍのシリ
コン窒化膜３を形成した後、拡散層になる領域とフィー
ルドになる領域とをリソグラフィーおよびドライエッチ
ングによりパターニングを行う。続いて、図１（ｂ）に
示すように、に示すように、膜が除去され半導体基板１
が露出した素子分離領域をさらに異方性エッチングし、
深さ１００〜５００ｎｍ程度の素子分離溝４を形成す
る。
【００１５】続いて、図１（ｃ）に示すように、半導体
基板１が露出した状態でシリコン膜８を５〜３０ｎｍで
形成し、この後に図１（ｄ）に示すようにシリコン熱酸
化膜１０を形成する。その後は従来の方法と同様に、図
１（ｅ）に示すように、ＣＶＤ法によって素子分離溝４
をシリコン酸化物の埋め込み酸化膜５で埋め込み、この
後に表面の平坦化処理を行う。続いて、図１（ｆ）に示
すようにシリコン窒化膜３を除去し、図１（ｇ）に示す
ようにシリコン酸化膜２を除去する。次に、図１（ｈ）
に示すように、露出した半導体基板１に再度シリコン酸
化膜６を形成した後、イオン注入により半導体基板１に
拡散層７を形成する。続いて、図１（ｉ）に示すよう
に、シリコン酸化膜６を除去する。その後図示はしてい
ないがゲート電極材料堆積後、リソグラフィーおよびド
ライエッチングによりゲート電極を形成する。
基板１が露出した状態でシリコン膜８を５〜３０ｎｍで
形成し、この後に図１（ｄ）に示すようにシリコン熱酸
化膜１０を形成する。その後は従来の方法と同様に、図
１（ｅ）に示すように、ＣＶＤ法によって素子分離溝４
をシリコン酸化物の埋め込み酸化膜５で埋め込み、この
後に表面の平坦化処理を行う。続いて、図１（ｆ）に示
すようにシリコン窒化膜３を除去し、図１（ｇ）に示す
ようにシリコン酸化膜２を除去する。次に、図１（ｈ）
に示すように、露出した半導体基板１に再度シリコン酸
化膜６を形成した後、イオン注入により半導体基板１に
拡散層７を形成する。続いて、図１（ｉ）に示すよう
に、シリコン酸化膜６を除去する。その後図示はしてい
ないがゲート電極材料堆積後、リソグラフィーおよびド
ライエッチングによりゲート電極を形成する。
【００１６】本実施形態では、面方位依存性の少ないシ
リコン膜を形成することにより、低温の酸化処理でも拡
散層端部の形状改善効果が得られるため、従来よりも酸
化処理温度を低くすることが可能になり、欠陥や転移の
問題を抑制することができる。また、シリコン窒化膜側
壁のシリコン膜と熱酸化膜が、図１（ｇ）工程での酸化
膜エッチングの際の保護領域となるため、ディボットを
生じにくく、平滑な表面が得やすくなるという効果が生
じる。
リコン膜を形成することにより、低温の酸化処理でも拡
散層端部の形状改善効果が得られるため、従来よりも酸
化処理温度を低くすることが可能になり、欠陥や転移の
問題を抑制することができる。また、シリコン窒化膜側
壁のシリコン膜と熱酸化膜が、図１（ｇ）工程での酸化
膜エッチングの際の保護領域となるため、ディボットを
生じにくく、平滑な表面が得やすくなるという効果が生
じる。
【００１７】[実施の形態２]本発明の半導体装置の製造
方法におけるシリコン膜の形成は、素子分離溝を形成す
る前に行う事でも、前述と同様の効果が実現できる。図
２は、本発明の第２の実施の形態の工程を順に示した縦
断面図である。
方法におけるシリコン膜の形成は、素子分離溝を形成す
る前に行う事でも、前述と同様の効果が実現できる。図
２は、本発明の第２の実施の形態の工程を順に示した縦
断面図である。
【００１８】まず、従来法と同様に図２（ａ）に示すよ
うに、半導体基板１上に厚さ１０〜３０ｎｍのシリコン
酸化膜２を形成し、その上に１００〜３００ｎｍのシリ
コン窒化膜３を形成した後、拡散層になる領域とフィー
ルドになる領域とをリソグラフィーおよびドライエッチ
ングによりパターニングを行う。続いて、図２（ｂ）に
示すように、シリコン膜９を５〜３０ｎｍの厚さで形成
する。さらに、素子分離領域において異方性エッチング
を行い、図２（ｃ）に示すような、深さ１００〜５００
ｎｍの素子分離溝４を形成する。次に図２（ｄ）に示す
ように、半導体基板１が露出した状態でシリコン熱酸化
膜１０を形成する。
うに、半導体基板１上に厚さ１０〜３０ｎｍのシリコン
酸化膜２を形成し、その上に１００〜３００ｎｍのシリ
コン窒化膜３を形成した後、拡散層になる領域とフィー
ルドになる領域とをリソグラフィーおよびドライエッチ
ングによりパターニングを行う。続いて、図２（ｂ）に
示すように、シリコン膜９を５〜３０ｎｍの厚さで形成
する。さらに、素子分離領域において異方性エッチング
を行い、図２（ｃ）に示すような、深さ１００〜５００
ｎｍの素子分離溝４を形成する。次に図２（ｄ）に示す
ように、半導体基板１が露出した状態でシリコン熱酸化
膜１０を形成する。
【００１９】その後、図２（ｅ）に示すように、ＣＶＤ
法によって素子分離溝４をシリコン酸化膜の埋め込み酸
化膜５で埋め込み、平坦化処理を行う。その後、図２
（ｆ）に示すようにシリコン窒化膜３を除去し、図２
（ｇ）に示すように、シリコン酸化膜２を除去する。続
いて、図２（ｈ）に示すように、露出した半導体基板１
に再度シリコン酸化膜６を形成する。その後、イオン注
入により半導体基板１に拡散層７を形成する。この後、
図２（ｉ）に示すように、シリコン酸化膜６を除去す
る。図示はしていないが、続く工程としてゲート電極材
料堆積し、リソグラフィーおよびドライエッチングによ
りゲート電極を形成する。
法によって素子分離溝４をシリコン酸化膜の埋め込み酸
化膜５で埋め込み、平坦化処理を行う。その後、図２
（ｆ）に示すようにシリコン窒化膜３を除去し、図２
（ｇ）に示すように、シリコン酸化膜２を除去する。続
いて、図２（ｈ）に示すように、露出した半導体基板１
に再度シリコン酸化膜６を形成する。その後、イオン注
入により半導体基板１に拡散層７を形成する。この後、
図２（ｉ）に示すように、シリコン酸化膜６を除去す
る。図示はしていないが、続く工程としてゲート電極材
料堆積し、リソグラフィーおよびドライエッチングによ
りゲート電極を形成する。
【００２０】本実施形態では、シリコン窒化膜側壁のシ
リコン膜と熱酸化膜が、図２（ｇ）工程での酸化膜エッ
チングの際の保護領域となるため、ディボットを生じに
くく、平滑な表面が得やすくなるという効果が生じる。
リコン膜と熱酸化膜が、図２（ｇ）工程での酸化膜エッ
チングの際の保護領域となるため、ディボットを生じに
くく、平滑な表面が得やすくなるという効果が生じる。
【００２１】なお、実施の形態１および実施の形態２で
は第１絶縁層を構成する膜がシリコン窒化膜であり、第
２絶縁層を構成する膜がシリコン酸化膜であるが、これ
に限らずシリコン膜よりもエッチング速度が速く、エッ
チングの際に選択的に除去されるものであればよい。ま
た、実施の形態１および実施の形態２では第１絶縁層は
シリコン酸化膜を介して半導体基板上に形成されたが、
半導体基板上に直接または他の層を介して形成されても
よい。
は第１絶縁層を構成する膜がシリコン窒化膜であり、第
２絶縁層を構成する膜がシリコン酸化膜であるが、これ
に限らずシリコン膜よりもエッチング速度が速く、エッ
チングの際に選択的に除去されるものであればよい。ま
た、実施の形態１および実施の形態２では第１絶縁層は
シリコン酸化膜を介して半導体基板上に形成されたが、
半導体基板上に直接または他の層を介して形成されても
よい。
【００２２】
【発明の効果】以上のように、本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を介してシリコン窒化
膜上にシリコン膜を形成することで、低温の熱酸化が可
能となり、欠陥や転移の問題を低減することが可能にな
る。またさらに、このシリコン窒化膜側壁のシリコン膜
が後工程で行う酸化膜エッチングのストッパーとなるた
め、拡散相を露出させた際の表面に生じるディボットを
軽減することができ、半導体基板部分の露出を防止し、
しきい値電流の低下やトランジスタ性能への悪影響など
の問題を減少させるができる。
造方法は、半導体基板上に絶縁膜を介してシリコン窒化
膜上にシリコン膜を形成することで、低温の熱酸化が可
能となり、欠陥や転移の問題を低減することが可能にな
る。またさらに、このシリコン窒化膜側壁のシリコン膜
が後工程で行う酸化膜エッチングのストッパーとなるた
め、拡散相を露出させた際の表面に生じるディボットを
軽減することができ、半導体基板部分の露出を防止し、
しきい値電流の低下やトランジスタ性能への悪影響など
の問題を減少させるができる。
【図１】本発明の第１の実施の形態における製造工程を
示す縦断面図で、（ａ）から（ｉ）へと、その順序を示
す。
示す縦断面図で、（ａ）から（ｉ）へと、その順序を示
す。
【図２】本発明の第２の実施の形態における製造工程を
示す縦断面図で、（ａ）から（ｉ）へと、その順序を示
す。
示す縦断面図で、（ａ）から（ｉ）へと、その順序を示
す。
【図３】従来の発明の製造工程を示す縦断面図で、
（ａ）から（ｈ）へとその順序を示す。
（ａ）から（ｈ）へとその順序を示す。
１…半導体基板 ２、６…シリコン酸化膜 ５…埋め込み酸化膜 １０…シリコン熱酸化膜 ３…シリコン窒化膜 ４…素子分離溝 ７…拡散層 ８、９…シリコン膜
Claims (6)
- 【請求項１】半導体基板上に形成された第１絶縁層およ
び分離マスク開口部に素子分離溝を形成する工程と、前
記素子分離溝内および前記第１絶縁層上にシリコン膜を
形成し酸化する工程と、前記素子分離溝に第２絶縁層を
充填したのち平坦化する工程とを、この順序に有するこ
とを特徴とする半導体装置製造方法。 - 【請求項２】半導体基板上に形成された第１絶縁層に分
離マスク開口部を形成する工程と、前記分離マスク開口
部および前記第１絶縁層上にシリコン膜を形成する工程
と、前記分離マスク開口部に素子分離溝を形成したのち
前記素子分離溝内および前記シリコン膜を酸化する工程
と、前記素子分離溝に第２絶縁層を充填したのち平坦化
する工程とを、この順序に有することを特徴とする半導
体装置製造方法。 - 【請求項３】前記第１絶縁層を構成する膜がシリコン窒
化膜であることを特徴とする請求項１または請求項２の
半導体装置製造方法。 - 【請求項４】前記第２絶縁層を構成する膜がシリコン酸
化膜であることを特徴とする請求項１または請求項２の
半導体装置製造方法。 - 【請求項５】前記シリコン膜の酸化は前記シリコン膜の
一部または全部を酸化することを特徴とする請求項１ま
たは請求項２の半導体装置製造方法。 - 【請求項６】前記第１絶縁層を半導体基板上に直接また
は他の層を介して形成することを特徴とする請求項１ま
たは請求項２の半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000189267A JP2002009144A (ja) | 2000-06-23 | 2000-06-23 | 半導体装置の製造方法 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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