JP3530026B2 - 半導体装置及びその製造方法 - Google Patents
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Description
の製造方法に関する。
いるMOSトランジスタにおいて、ゲート酸化膜の高信
頼性化はトランジスタの高性能化を進める上で重要な役
割を果たしている。しかし、ゲート酸化膜の薄膜化(例
えば4nm程度以下の膜厚)では、ゲート電極への不純
物のドーピングやゲート電極加工時のプラズマダメー
ジ、チャネル領域及びソース・ドレイン領域へのイオン
注入など、プロセス中のイオンダメージなどによるゲー
ト酸化膜の信頼性劣化(TDDB劣化、リーク電流の増
大、耐圧の劣化など)が問題になると予想されている。
て、ダミーゲートパターンを用いたゲート電極の形成方
法が提案されている(例えば、特願平8−35649
3)。この方法は、半導体基板上のゲート形成予定域に
パッド酸化膜を介してダミーゲートパターンを形成し、
チャネル領域及びソース・ドレイン領域へのイオン注入
などを行った後、ダミーゲートパターン及びパッド酸化
膜を除去して形成された溝内に、CMPを用いて、ゲー
ト絶縁膜およびゲート電極を埋め込み形成するものであ
る。この方法によると、ゲート電極加工時のプラズマダ
メージや、チャネル領域及びソース・ドレイン領域への
イオン注入の際のダメージなど、ゲート絶縁膜へのダメ
ージを回避することができる。
ート電極の寸法制御が難しいという問題がある。すなわ
ち、ダミーゲートパターンの周囲に形成されているSi
O2堆積膜(層間絶縁膜)は、パッド酸化膜(熱酸化S
iO2 膜)に比べてエッチング速度が早いため、パッド
酸化膜の除去の際に層間絶縁膜が大きく後退してしま
い、その結果、ゲート電極が埋め込まれる溝の幅が大き
く変動してしまう。
ートパターンの側壁にSi3 N4 膜を形成することも考
えられる。図14は、このような側壁Si3 N4 膜を設
けたトランジスタの構成を示したものである。図14に
おいて、参照数字101はゲート電極、102はゲート
絶縁膜、103はソース・ドレイン拡散層、104は側
壁絶縁膜、105はパッド酸化膜をそれぞれ示す。
膜104を設けたとしても、側壁Si3 N4 膜104の
下の酸化膜105がダミーゲートパターンの下のパッド
酸化膜を剥離する際に後退してしまい、ゲート電極の下
端部に窪み106が形成されるという問題が生ずる。そ
のため、ソース・ドレイン領域103とゲート電極10
1との間の耐圧が劣化したり、ゲート電極101の下端
部におけるゲート絶縁膜102の膜厚が変化したりす
る。
ネル電流の低下や界面準位の増加など)や信頼性低下
(ゲート電極下端部における電界集中やゲート絶縁膜の
埋め込み性の悪化などによる絶縁性の低下など)といっ
た大きな問題が発生する。また、ゲート電極下端部に窪
み106が形成されることにより、ゲート電極が埋め込
まれる溝底部の溝幅も変動するおそれがあり、やはりゲ
ート電極の寸法制御が難しくなる。
化膜(ダミー絶縁膜)およびダミーゲートパターンを形
成し、これらダミーゲートパターン及びダミー絶縁膜を
除去することにより形成された溝内にゲート絶縁膜およ
びゲート電極を形成する場合、溝の寸法制御、つまりゲ
ート電極の寸法制御が困難であるという問題があった。
3 N4 膜等を形成した場合にも、ダミー絶縁膜を除去す
る際にダミー絶縁膜が横方向にエッチングされて窪みが
できてしまい、ゲート電極下端部に形成される窪みによ
って、トランジスタの特性劣化や信頼性低下が生じると
いう問題があった。また、窪みが形成されることによ
り、ゲート電極の寸法制御が難しくなるという問題もあ
る。
体集積回路の高性能化のため、ゲート電極の少なくとも
一部に抵抗の低い金属材料を用いたり、ゲート絶縁膜の
少なくとも一部にTa2 O5 膜などの高誘電体膜を用い
て、実効的なゲート絶縁膜厚を薄くすることが行われて
いる。そして、その際、ソース・ドレイン領域の活性化
などの高温熱工程によるゲート電極・ゲート絶縁膜の特
性劣化を回避するため、上述したように、ソース・ドレ
イン領域層を先に形成し、ゲート電極が形成されるべき
部分にソース・ドレインに対し自己整合的に形成された
溝にゲート絶縁膜およびゲート電極を埋め込み形成する
方法が提案されている。
来提案されている半導体装置の製造プロセスの一例を説
明する。
素子分離層(図示せず)を有するSi基板111のトラ
ンジスタ形成領域表面に、厚さ10nmのSiO2 膜1
12を形成し、このSiO2 膜112の上に、ダミーゲ
ートパターン用のポリSi膜113を300nm程度の
膜厚に堆積する。
ばリソグラフィ法とRIE法などを用いてポリSi膜1
13をダミーゲートパターンに加工する。その後、図1
5(c)に示すように、ダミーゲートパターン113を
マスクとして用いて、例えば燐イオンの注入を4×10
13cm-2程度のドーズ量で行い、n- 型ソース・ドレイ
ン領域114を形成する。
全面エッチバックを行い、ダミーゲートパターン113
の側面にSi3 N4 側壁115を形成し、例えば砒素イ
オンの注入を5×1015cm-2程度のドーズ量で行い、
n+ 型ソース・ドレイン領域116を形成し、図2Dに
示すLDD構造を形成する。その後、例えば1000℃
30秒程度のアニールを行い、ソース・ドレイン領域の
活性化を行う。
CVD−SiO2 膜117を例えば300nmの厚さに
堆積し、例えば800℃程度のN2 雰囲気で30分程度
のデンシファイを行った後に、全面を化学機械研磨によ
り平坦化し、ダミーゲートパターン113の上面を露出
させる。
したダミーゲートパターン113を選択的に除去し、ダ
ミーゲートパターン113の下のSiO2 膜112を除
去し、ゲート絶縁膜・ゲート電極を形成するための溝1
18を形成する。
a2 O5 膜119を20nm程度の膜厚で形成し、ゲー
ト電極として例えばRu膜120を300nm程度の膜
厚で堆積し、全面を化学機械研磨法で処理し、溝118
内にゲート絶縁膜119およびゲート電極120を埋め
込み、図16(g)に示すようなトランジスタ構造を形
成する。その後に、図示しない層間膜堆積、コンタクト
開孔、配線形成を行う。
形成されたゲート電極・ゲート絶縁膜を形成するための
溝118には、上述したように、SiO2 膜112を除
去する際に、SiO2膜112が横方向にもエッチング
されて、図16(h)に拡大して示すように、横溝12
1が形成されてしまう。そのため、ゲート絶縁膜119
とゲート電極120を形成する際、図16(i)に示す
ように、空洞122が形成され、ゲート電極120の埋
め込み不良が生じてしまったり、図16(j)に示すよ
うに、ゲート電極120のコーナー部123の曲率半径
が小さくなってしまうといった不具合が生じる。
ート絶縁膜のゲートエッジにおける耐圧が低いなど、信
頼性の低いものになってしまう。
電極を形成する際に生ずるゲート電極下端部の窪みに起
因する、トランジスタの特性劣化や信頼性低下を防止し
た半導体装置を提供することにある。
ン及びダミー絶縁膜(ダミー膜)を除去した領域にゲー
ト絶縁膜を介してゲート電極を形成する際に生ずるゲー
ト電極下端部の窪みに起因する、トランジスタの特性劣
化や信頼性低下を防止した半導体装置の製造方法を提供
することにある。
ト電極を形成することを可能とする半導体装置の製造方
法を提供することにある。
め、本発明は、半導体基板上のゲート形成予定領域に、
ダミー膜およびダミーゲートパターンを形成する工程
と、前記ダミーゲートパターンの側壁に、前記ダミー膜
よりも厚い膜厚を有する第1の側壁絶縁膜を形成する工
程と、前記第1の側壁絶縁膜が形成されたダミーゲート
パターンの周囲の前記半導体基板上に層間絶縁膜を形成
する工程と、前記ダミーゲートパターンを除去して溝を
形成する工程と、前記溝の内面にエッチング処理を施し
て、前記溝に露出するダミー膜を除去するとともに、前
記第1の側壁絶縁膜の膜厚を、前記ダミー膜の厚さとほ
ぼ同一の厚さだけ減少させ、減少した膜厚を有する前記
第1の側壁絶縁膜の下のダミー膜の部分を残す工程と、
前記溝の少なくとも底面にゲート絶縁膜を形成する工程
と、前記溝内の前記ゲート絶縁膜上にゲート電極を形成
する工程とを具備する半導体装置の製造方法を提供す
る。
体基板上に形成されたゲート電極と、前記半導体基板と
ゲート電極との間、および前記ゲート電極の側面に形成
されたゲート絶縁膜と、前記ゲート電極の側面に形成さ
れたゲート絶縁膜上に形成された第1の側壁絶縁膜と、
前記第1の側壁絶縁膜上に形成された第2の側壁絶縁膜
と、前記第1及び第2の側壁絶縁膜と前記半導体基板と
の間に形成された残留膜と、前記第1及び第2の側壁絶
縁膜が形成されたゲート電極の周囲に形成された層間絶
縁膜とを具備する半導体装置を提供する。
成予定領域に、ダミー膜およびダミーゲートパターンを
形成する工程と、前記ダミーゲートパターンの少なくと
も下端部近傍を改質する工程と、前記ダミーゲートパタ
ーンの周囲の半導体基板上に層間絶縁膜を形成する工程
と、前記ダミーゲートパターンの改質された部分を残す
ように、前記ダミーゲートパターンを除去して溝を形成
する工程と、前記溝に露出するダミー膜を除去する工程
と、前記溝内の少なくとも底面にゲート絶縁膜を形成す
る工程と、前記溝内の前記ゲート絶縁膜上にゲート電極
を形成する工程とを具備する半導体装置の製造方法を提
供する。
ト形成予定領域に、ダミー膜およびダミーゲートパター
ンを形成する工程と、前記ダミーゲートパターンの少な
くとも下端部近傍の前記ダミー膜に不純物を導入する工
程と、前記ダミーゲートパターンの周囲に層間絶縁膜を
形成する工程と、前記ダミー膜の不純物が導入された部
分を残すように、前記ダミーゲートパターンを除去して
溝を形成する工程と、前記溝に露出したダミー膜を除去
する工程と、前記溝の少なくとも底面にゲート絶縁膜を
形成する工程と、前記溝内の前記ゲート絶縁膜上にゲー
ト電極を形成する工程とを具備する半導体装置の製造方
法を提供する。
ト形成予定領域に、ダミー膜およびダミーゲートパター
ンを形成する工程と、前記ダミー膜の、前記ダミーゲー
トパターンの少なくとも下端部近傍の部分を除去する工
程と、前記ダミー膜が除去された部分に絶縁材料膜を形
成する工程と、前記ダミーゲートパターンの周囲の前記
半導体基板上に層間絶縁膜を形成する工程と、前記絶縁
材料膜を残すように、前記ダミーゲートパターンを除去
して溝を形成する工程と、前記溝に露出したダミー膜を
除去する工程と、前記溝の少なくとも底面にゲート絶縁
膜を形成する工程と、前記溝内の前記ゲート絶縁膜上に
ゲート電極を形成する工程とを具備する半導体装置の製
造方法を提供する。
体基板上に形成されたゲート電極と、前記半導体基板と
ゲート電極との間、および前記ゲート電極の側面に形成
されたゲート絶縁膜と、前記ゲート電極の周囲の前記半
導体基板上に形成された層間絶縁膜とを具備し、前記ゲ
ート電極の下端部近傍のゲート絶縁膜を含む絶縁領域の
厚さが、前記ゲート電極の下部中央のゲート絶縁膜の厚
さよりも厚い半導体装置を提供する。
体基板上に選択的に形成された第1の絶縁膜と、前記第
1の絶縁膜が形成されていない前記半導体基板上に選択
的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極と、前記前記ゲート電極の側面に
形成された第2の絶縁膜と、前記ゲート電極の側面に形
成された第2の絶縁膜上に形成された側壁絶縁膜と、前
記第2の絶縁膜および側壁絶縁膜が形成されたゲート電
極の周囲に形成された層間絶縁膜とを具備し、前記ゲー
ト絶縁膜と前記第2の絶縁膜の膜厚の合計は、前記第1
の絶縁膜の膜厚よりも大きい半導体装置を提供する。
半導体基板上に選択的に形成された第1の絶縁膜と、前
記第1の絶縁膜が形成されていない前記半導体基板上に
選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜
上に形成されたゲート電極と、前記ゲート電極の側面に
形成された第2の絶縁膜と、前記ゲート電極の側面に形
成された第2の絶縁膜上に形成された側壁絶縁膜と、前
記第2の絶縁膜および側壁絶縁膜が形成されたゲート電
極の周囲に形成された層間絶縁膜とを具備し、前記ゲー
ト絶縁膜と前記第2の絶縁膜の膜厚の合計は、前記側壁
絶縁膜のゲート電極側下端部と、前記半導体基板との間
の距離よりも大きい半導体装置を提供する。
造方法では、ダミーゲートパターンの側面に側壁絶縁膜
を形成するとともに、ダミーゲートパターンを除去した
後、その下のダミー膜を除去するに際し、第1の側壁絶
縁膜の一部及びその下の前記ダミー膜の部分を残すよう
に、ダミー膜の除去が行われている。
体装置の製造方法によると、ダミーゲートパターンの側
壁に第1の側壁絶縁膜が形成されているので、マージン
のある安定したプロセスでダミーゲートパターン及びダ
ミー膜を除去することができ、ゲート電極を埋め込む溝
部の寸法制御性、すなわちゲート電極の寸法制御性を向
上させることができる。
ほぼ等しいエッチング速度でエッチング可能な材料で構
成することにより、ダミー膜の除去の際に、ゲート電極
の側面の第1の側壁絶縁膜下にはダミー膜が残置してお
り、ゲート電極下端部に窪みが生じることを防止するこ
とができるので、後酸化を行わなくてもゲート電極下端
部の形状に起因して生じるトランジスタの特性劣化や信
頼性低下を防止することができる。
造方法は、次の具体的態様が可能である。
絶縁膜を形成する工程をさらに具備する。
エッチングレートは、ほぼ等しい。 (3)ダミーゲートパターンをマスクとして用いて、前
記半導体基板に不純物を導入して、ソース・ドレイン領
域を形成する工程をさらに具備する。
スシリコンからなる。
パターンの熱酸化により形成される。
スシリコン膜によって形成されている。
なアモルファスシリコン膜で形成することにより、パタ
ーニング時のアモルファスシリコン膜のパターンエッジ
の凸凹を少なくすることができる。
(特にアモルファスシリコン膜が好ましい)によって形
成され、第1の側壁絶縁膜はこのシリコン膜を熱酸化し
たものである。
ることにより、熱酸化シリコン膜を用いたダミー膜とほ
ぼ同一のエッチング速度でエッチングすることが可能と
なり、より確実にゲート電極下端部に窪みが生じること
を防止することができる。
SiO2 膜、CVD−SiON膜、CVD−Si3 N4
膜或いはこれらを含む積層膜、CVDによって形成され
た高誘電体膜(Ta2 O5 膜、(Ba,Sr)TiO3
膜など)或いはこれを含む積層膜)である。
いることにより、ゲート絶縁膜の実効的な膜厚をリーク
電流の増加や耐圧の劣化なしに薄膜化することができ
る。
は、ゲート電極の側面に第1および第2の側壁絶縁膜を
形成するとともに、第1及び第2の側壁絶縁膜と半導体
基板との間に残留膜が存在している。
ート電極の側面が第1及び第2の側壁絶縁膜及びその下
の残留膜で覆われているので、ゲート電極下端部の形状
に起因して生じるトランジスタの特性劣化や信頼性低下
を防止することができる。
造方法によると、ダミー膜を除去する際に、溝部の下端
部近傍に改質された部分が残置しており、これによりダ
ミー膜の後退を抑制できるので、ダミー膜を除去する際
にゲート電極下端部に窪みが生じることを防止すること
ができる。従って、ゲート電極下端部の絶縁膜を厚く、
またゲート電極下端部の曲率半径を大きくすることがで
き、後酸化工程を行わなくても、絶縁耐圧の劣化などゲ
ート電極下端部の形状に起因して生じるトランジスタの
特性劣化や信頼性低下を防止することができる。
としてシリコン膜(単結晶シリコン膜、多結晶シリコン
膜、アモルファスシリコン膜)、ダミー膜としてシリコ
ン酸化膜を用い、ダミーゲートパターンの少なくとも下
端部近傍を改質する工程がダミーゲートパターンとなる
シリコン膜の熱酸化であることが好ましい。このように
すれば、ゲート絶縁膜中を酸化剤が拡散することによ
り、ダミーゲートパターン下端部の酸化が底面方向から
も進行し、簡単な工程でダミーゲートパターンの下端部
近傍を絶縁物へ改質することができる。
置の製造方法によると、ダミー膜を除去する際に、溝部
の下端部近傍にダミー膜に不純物が導入された部分が残
置しており、これによりダミー膜の後退を抑制できるの
で、ダミー膜を除去する際にゲート電極下端部に窪みが
生じることを防止することができる。従って、ゲート電
極下端部の絶縁膜を厚く、またゲート電極下端部の曲率
半径を大きくすることができ、後酸化工程を行わなくて
も、絶縁耐圧の劣化などゲート電極下端部の形状に起因
して生じるトランジスタの特性劣化や信頼性低下を防止
することができる。
ン酸化膜を用い、ダミーゲートパターンの少なくとも下
端部近傍のダミー膜に不純物を導入する工程が窒素又は
炭素のイオン注入、或いは熱窒化であることが好まし
い。このようにすれば、ダミー膜を除去する際に、希フ
ッ酸処理のようなエッチングの制御性がよい簡単な方法
で、ダミーゲートパターンの下端部近傍の不純物が導入
されたダミー膜を残すことができる。
置の製造方法によると、ダミー膜を除去する際に、溝部
の下端部近傍のダミー膜が除去された箇所に絶縁材料膜
が残置しており、これによりダミー膜の後退を抑制でき
るので、ダミー膜を除去する際にゲート電極下端部に窪
みが生じることを防止することができる。従って、ゲー
ト電極下端部の絶縁膜を厚く、またゲート電極下端部の
曲率半径を大きくすることができ、後酸化工程を行わな
くても、絶縁耐圧の劣化などゲート電極下端部の形状に
起因して生じるトランジスタの特性劣化や信頼性低下を
防止することができる。
ン酸化膜を用い、ダミーゲートパターンの下端部近傍の
ダミー膜が除去された箇所に絶縁材料膜を形成する工程
が、シリコン窒化膜を形成する工程であることが好まし
い。このようにすれば、ダミー膜を除去する際に、希フ
ッ酸処理のようなエッチングの制御性がよい簡単な方法
で、ダミーゲートパターンの下端部近傍の絶縁材料膜を
残すことができる。
ートパターンを除去する工程よりも前に、ダミーゲート
パターンの両側の半導体基板にソース・ドレイン拡散層
を形成する工程をさらに有することが好ましい。
は、ゲート電極の下端部近傍のゲート絶縁膜を含む絶縁
領域の厚さが、ゲート電極の下部中央のゲート絶縁膜の
厚さよりも厚い。この場合、ゲート電極の下端部の曲率
半径がゲート電極の下部中央のゲート絶縁膜の厚さより
も大きいことが好ましい。
厚比における、ゲート電極下端部の曲率半径に対する下
端部電界/平面部電界の比を示すグラフである。なお、
曲率半径r、平面部の膜厚aは、図13に示す通りであ
る。図12のグラフから、下端部(エッジ部)の膜厚が
厚くなるほど、またエッジ部の曲率半径が大きくなるほ
ど、平面部電界に対するエッジ部電界が小さくなり、エ
ッジ部の電界集中が低減されることがわかる。
装置によれば、ゲート電極下端部の電界が弱まり(電界
集中が緩和され)、ゲート電極下端部における絶縁性
(信頼性)が向上する。
は、ゲート絶縁膜と、ゲート電極の側面に形成された第
2の絶縁膜の膜厚の合計は、半導体基板のゲート部以外
の部分に形成された第1の絶縁膜の膜厚よりも大きい。
あるいは、ゲート絶縁膜と、ゲート電極の側面に形成さ
れた第2の絶縁膜の膜厚の合計は、側壁絶縁膜のゲート
電極側下端部と、半導体基板との間の距離よりも大き
い。
ートエッジ部のシリコン基板表面と側壁絶縁膜と間に形
成される横溝が、ゲート絶縁膜によって埋め尽くされ、
ゲート電極のエッジ部の形状が曲率半径の大きいものに
なるため、ゲートエッジ部での信頼性が向上した半導体
装置が得られる。
施の形態について説明する。
明する。
係る半導体装置の平面図、図1(b)は、図1(a)の
A−A´断面図、図1(c)は、図1(a)のB−B´
断面図をそれぞれ示す。
cm-3程度のp型シリコン基板11の素子分離絶縁膜1
2で分離された素子形成領域内に、不純物濃度5×10
19cm-3程度、拡散領域深さ0.10μm程度のソース
・ドレイン領域となるn型拡散領域17が形成されてお
り、ソース・ドレイン領域間のチャンネル領域には、ト
ランジスタのしきい値電圧(Vth)をコントロールする
為の不純物濃度5×1017cm-3程度のp型チャネル不
純物領域(図示せず)が、主にチャネル領域にのみ選択
的に形成されている。
膜厚のSiO2 膜からなるゲート絶縁膜19が形成され
ている。また、ゲート絶縁膜19に底面を囲まれ、ゲー
ト絶縁膜19及びダミーゲート膜を酸化して得られた酸
化膜15の一部に側面を囲まれた導電性膜(例えばTi
N膜、Ru膜、W膜、Al膜、Cu膜或いはそれらの積
層膜)からなるゲート電極20が、ソース・ドレイン領
域17に対して自己整合的に形成されている。
0.15μm程度である。また、層間絶縁膜21上には
配線22が形成され、この配線22は、層間絶縁膜21
に形成されたプラグによってゲート電極20及びソース
・ドレイン領域17に接続されたている。
A´断面に対応した製造工程断面図)を参照して、図1
に示したトランジスタの製造プロセスを説明する。
度5×1015cm-3程度のp型シリコン基板11(n型
シリコン基板或いはp型Si基板の表面にp型又はn型
エピタキシャルSi層を例えば1μm程度の膜厚に成長
させたいわゆるエピタキシャル基板でもよい)の(10
0)面に、nチャネルトランジスタ形成領域にはpウエ
ル(図示せず)を、pチャネルトランジスタ形成領域に
はnウエル(図示せず)を形成する。
(RIE)法を用いてSi基板11に溝を掘り、その溝
に絶縁膜を埋め込んで、いわゆるトレンチ型の素子分離
層12(トレンチ深さ約0.2μm程度のSTI(Shal
low Trench Isolation))を形成する。続いて、厚さ5
nm程度のSiO2 からなるパッド酸化膜(ダミー絶縁
膜)13を熱酸化により形成する。
トパターン用のアモルファスSi膜14を300nm程
度の膜厚に堆積し、これを通常のリソグラフィー法で形
成したレジストをマスクとして用いてRIE法などによ
りエッチングし、後の工程でゲート電極を形成するため
に除去されるダミーゲートパターン14を形成する。こ
の時のダミーゲートパターン14の寸法をL1とする。
イズの小さなアモルファスSiにより形成されているた
め、パターニング時のアモルファスSi膜のパターン・
エッジは、凸凹が少ないという特長がある。なお、本実
施形態では、ダミーゲートパターン14をアモルファス
Siにより構成しているが、グレインサイズの小さいポ
リSiにより構成しても良い。また、ダミーゲートパタ
ーン14をSi系材料により構成した場合、Si膜のR
IE時にSiO2 膜13に対して高いエッチング選択比
を設定し易いので、Si基板11へのエッチング(RI
E)ダメージを抑える事ができる。
ァスSiからなるダミーゲートパターン14の表面を例
えば850℃の酸素雰囲気で熱酸化して、約10nm程
度の膜厚の酸化膜15を形成する。酸化膜15の膜厚
は、パッド酸化膜の膜厚より厚い(パッド酸化膜の1.
5〜3倍程度の膜厚)ことが好ましい。酸化後のダミー
ゲートパターン14の寸法をL2 とすると、L2 は酸化
された分だけL1 より小さくなる(L2 <L1 )。
(Lightly Doped Drain )構造を形成する為、ダミーゲ
ートパターン14及びSiO2 膜15をマスクとして用
いて、nチャネルトランジスタの場合には例えばリン
(P+ )イオンの注入を70keV、4×1013cm-2
程度行ない、n- 型拡散領域17aを形成する。続い
て、Si3 N4 膜(又はSiO2 膜)を全面に堆積した
後に全面のRIEを行ない、ダミーゲートパターン14
の側壁部にSi3 N4 膜(又はSiO2 膜)を残すいわ
ゆる「側壁残し工程」を行ない、ダミーゲートパターン
14の側壁にあるSiO2 膜15上に膜厚20nm程度
の側壁絶縁膜16を形成する。
壁膜16をマスクとして用いて、例えば砒素(As+ )
イオンの注入を30keV、5×1015cm-2程度行な
って、n+ 型拡散領域17bを形成し、いわゆるLDD
構造を形成する。なお、ここではLDD構造を採用して
いるが、n- 型拡散領域のみ或いはn+ 型拡散領域のみ
のいわゆるシングル・ソース・ドレイン構造でも良い。
iO2 膜18を例えば400nm程度堆積し、例えば8
00℃程度のN2 雰囲気で30分程度デンシファイを行
なう。この熱工程は、ソース・ドレインのイオン注入領
域の活性化をも兼ねている。拡散領域の深さ(Xj )を
抑えたい時は、デンシファイの温度を750℃程度に低
温にし、950℃で10秒程度のRTA(Rapid Therma
l Anneal)プロセスを併用してイオン注入領域の活性化
を行なっても良い。
cal Polishing )により平坦化し、ダミーゲートパター
ン14の表面を露出させる。
ートパターン14をCDE(Chemical Dry Etching)法
やKOH溶液を用いたウェットエッチング法などにより
酸化膜などに対して選択的に除去し、溝部30を形成す
る。その後、所望の領域に形成したレジストパターン
(図示せず)、層間絶縁膜となるSiO2 膜18、側壁
絶縁膜16及びSiO2 膜15をマスクとして用いて、
所望のチャネル領域にのみチャネル・イオン注入を行な
う。nチャネルトランジスタの場合、例えば0.7V程
度のしきい値電圧(Vth)を設定する為には、例えばボ
ロン(B+ )を10keV、5×1012cm-2程度イオ
ン注入し、チャネル領域にのみ選択的にp型チャネル不
純物領域(図示せず)を形成する。
通して行なっても良いし、SiO2膜13を剥離してか
ら再度SiO2 膜を形成し、この新しく形成したSiO
2 膜を通して行なっても良い。チャネル不純物領域の活
性化は、この後、例えばRTAを用いて800℃、10
秒程度の熱処理により行う。この後は高温の熱工程が無
いので、トランジスタのショート・チャネル効果を抑え
る事ができるように、チャネル領域の不純物プロファイ
ルを最適化できると言う特徴がある。
パッド酸化膜13を除去する。溝部側壁の酸化膜15と
パッド酸化膜13とは共に熱酸化膜であり,ほぼ等しい
エッチング速度でエッチングされるが、側壁酸化膜15
の膜厚がパッド酸化膜13の膜厚よりも厚いため、側壁
酸化膜15の一部はパッド酸化膜13を剥離した後も溝
部側壁に残置する。
去された分だけL2 よりも大きくなる(L3 >L2 )。
また、側壁酸化膜15とパッド酸化膜13とがほぼ等し
いエッチング速度でエッチングされることから、側壁酸
化膜15及び側壁窒化膜16下のパッド酸化膜13が過
剰にエッチングされることによる窪みの発生を防止でき
る。
ゲートパターン14の除去時に、ダミーゲートパターン
14の側面が酸化膜で完全に覆われている為、マージン
のある安定したプロセスでダミーゲートパターン14を
剥離することができる。また、パッド酸化膜13の剥離
時にも、溝部側壁の酸化膜により側壁絶縁膜16等の後
退を防ぐことができ、後の工程で形成されるゲート電極
の寸法(L4 )を制御することができるという特長があ
る。つまり、最終的なゲート電極の寸法(L4)は、L
3 とゲート絶縁膜の膜厚(Tox)の2倍の和で決まる
(L4 =L3 +2×Tox)。また、L3 はダミーゲート
パターン14の酸化量(酸化膜厚)とパッド酸化膜13
の剥離量(オーバーエッチング量)で制御することがで
き、L4 をダミーゲートパターンの幅Lと同じにする事
も、小さくする事も可能である。
VD−SiO2 膜(膜厚は約3nm程度)や高誘電体膜
(例えばTa2 O5 膜、膜厚は20nm程度)からなる
ゲート絶縁膜19を堆積する。ゲート絶縁膜19が高誘
電体膜である場合、Si界面との間に界面準位等ができ
にくいように、界面に薄い(例えば1nm程度の)Si
O2 膜(図示せず)或いはRTP(Rapid Thermal Proc
ess )を用いてNH3ガス雰囲気でSi表面に直接窒化
した膜(図示せず)などを形成しても良い。
−SiONx 膜(オキシナイトライド膜)やCVD−S
i3 N4 膜を含む積層膜を用いてもよい。これらの場合
には、膜形成後に例えば1000℃、10秒程度のRT
Pによる熱処理を行ってデンシファイしても良い。この
様にすると、Si界面の界面準位が減少したりリーク電
流が減少するなど、絶縁膜としての絶縁特性を改善する
ことができる。
ゲート絶縁膜の実効的な膜厚をリーク電流の増大や絶縁
耐圧の劣化なしに薄くすることができ、トランジスタの
ショートチャネル効果を抑える事ができる。また、ドレ
イン電流の増加やカットオフ特性の向上などをはかるこ
とも可能である。
タル膜(Ru膜、TiN膜、W膜、タングステンナイト
ライド膜(WNx )など、或いはW膜/TiN膜のよう
な、これらの膜の積層膜)からなるゲート電極20を全
面に堆積する。もちろん、CVD−SiO2 膜、CVD
−SiON膜或いはCVD−Si3 N4 膜を含む積層膜
をゲート絶縁膜とした場合には、不純物をドープした多
結晶Si膜をゲート電極として用いても良い。
タル電極20を堆積した後、メタル材料に対するCMP
条件の下でCMPを施す事により、ゲート絶縁膜19お
よびメタル電極20をダミーゲートパターンを除去した
後の溝の中に埋め込む。この時、SiO2 膜18及びゲ
ート絶縁膜19は、メタル膜のCMP時のストッパーと
しての役割を果たす。ゲート絶縁膜19は、SiO2 膜
18の上に残っていても良い。
図2(a)に示すダミーゲートパターン14の幅L1 よ
りもゲート絶縁膜19の膜厚の2倍分だけ小さくする事
も可能である(ただし、L1 =L3 とする)。すなわ
ち、リソグラフィーで決まる最小寸法がL(ここでは
0.15μmと仮定する)、ゲート絶縁膜の厚さが0.
02μmと仮定すると、Lよりもゲート絶縁膜の膜厚の
2倍(0.02μm×2=0.04μm)だけ短くする
ことができる。従って、リソグラフィーの限界が0.1
5μmであるにもかかわらず、ゲート電極幅(L4 )が
0.11μmのものが実現できる。つまり、トランジス
タのチャネル長をリソグラフィーで決まる寸法よりさら
に短くできるという特徴がある。
の膜厚の2倍だけ短くなる事を考慮してパッド酸化膜1
3のエッチング量やアモルファスSi膜14の酸化膜1
5の膜厚を調整する事により、図2(a)に示すL1 に
ほぼ等しい寸法を得る事も可能である。また、Ta2 O
5 膜などの高誘電体膜の場合、実際の膜厚が厚いので、
L4 の長さをかなり短くすることができる。
iO2 からなる層間絶縁膜21を約200nm程度の厚
さに堆積した後、ソース・ドレイン領域17及びゲート
電極20へのコンタクト孔23を開口し、さらにAl層
を堆積してコンタクト孔23を埋め、パターニングして
配線22を形成する。その後、全面にパッシベーション
膜(図示せず)を堆積し、トランジスタの基本構造が作
製される。
ートパターンを粒径の小さなアモルファスSiにより構
成することにより、パターニング時のアモルファスSi
膜のパターンエッジの凸凹を少なくすることができる。
また、ダミーゲートパターンの除去時にダミーゲートパ
ターンの側面が酸化膜で完全に覆われている為、マージ
ンのある安定したプロセスでダミーゲートパターンを剥
離することができる。これにより、後の工程で形成され
るゲート電極の寸法を制御することができる。また、パ
ッド酸化膜の剥離時にも、溝部側壁の酸化膜により側壁
絶縁膜等の後退を防ぐことができ、後の工程で形成され
るゲート電極の寸法を制御する事ができる。更に、溝部
側壁の酸化膜とパッド酸化膜とがほぼ等しいエッチング
速度でエッチングされることから、側壁酸化膜及び側壁
窒化膜下のパッド酸化膜が過剰にエッチングされること
による窪みの発生を防止できる。
いCMPを使って加工する為、RIE時に起こり易いプ
ラズマ・プロセスによるダメージ(ゲート絶縁膜の絶縁
破壊など)を回避することができる。また、イオン注入
領域の活性化及びリフロー工程などの高温熱処理工程
を、ゲート絶縁膜(高誘電体膜を含む積層膜など)の形
成前に実施できるので、ゲート絶縁膜のリーク電流増加
や耐圧不良などの劣化を回避する事ができる。また、ゲ
ート電極の側面がアモルファスSiの酸化膜で覆われて
いる構造のため、後酸化を行なわなくてもゲート電極と
基板或いはゲート電極とソース・ドレイン間の耐圧を良
好に保つことができる。
ン領域を形成するが、このソース・ドレイン領域に自己
整合的にゲート電極を形成することができる。すなわ
ち、ゲート電極とソース・ドレイン拡散領域とを従来ど
おり自己整合的に形成することができる。また、チャネ
ル領域のみにトランジスタのしきい値電圧(Vth)調整
用のチャネル・イオン注入領域の形成を行なう事がで
き、ソース・ドレインの接合リークや接合容量を減少で
きる。また、このチャネルイオン注入領域は、ソース・
ドレイン領域の活性化アニールの高温熱工程を受けない
ので、短チャネル効果の抑制に対して理想的なチャネル
不純物プロファイルを形成・維持することができる。
グラフィーの限界で決まるような寸法に対して、ゲート
絶縁膜となる高誘電体膜等の堆積膜の膜厚の2倍分だけ
短くできるため、短チャネル化によりトランジスタの性
能を向上させる事ができる。また、CVD等の堆積膜を
用いてゲート絶縁膜を形成する事により、STIのSi
表面コーナー部における微少なくぼみ(このくぼみの領
域にゲート絶縁膜及びゲート電極が形成され、これがコ
ーナー部に寄生トランジスタを形成してトランジスタの
しきい値を変化させる等の問題がある。)を埋め込む事
ができるため、コーナー部における寄生トランジスタの
形成を抑制することができ、しきい値のバラツキを抑え
る事ができる。
明する。
いて、図4および図5に示した工程断面図を参照して説
明する。
型の素子分離領域(Shallow TrenchIsolation)62に
囲まれた素子形成領域のSi基板61表面に厚さ10n
m程度のSiO2 膜63(ダミー絶縁膜)を形成し、続
いて、このSiO2 膜63上にダミーゲートパターン用
のポリSi膜64を300nm程度の膜厚に堆積する。
ソグラフィー法とRIE法などを用いて、ポリSi膜6
4をダミーゲートパターンの形状に加工する。
TO(Rapid Thermal Oxidation )により1000℃、
60秒程度で熱酸化を行い、ダミーゲートパターン64
のエッジ部の丸め、エッジ部下のSiO2 膜63の膜厚
を増加させ、かつダミーゲートパターン露出部へのSi
O2 膜65の形成を行う。
膜64/SiO2 膜65をマスクとして用いて、例えば
リン(P+ )イオンの注入を70keV、4×1013c
m-2程度のドーズ量で行ない、n- 型領域67aを形成
する。
4 膜を全面に堆積した後、全面にRIEを施し、ダミー
ゲートパターン64の側壁部にSi3 N4 膜を残すいわ
ゆる「Si3 N4 の側壁残し」を行ない、ダミーゲート
パターン64の側壁に膜厚20nm程度のSi3 N4 膜
66を形成する。
砒素(As+ )イオンの注入を30keV、5×1015
cm-2程度行なって、n+ 型領域67bを形成し、いわ
ゆるLDD構造を形成する。
間絶縁膜となるCVD−SiO2 膜68を例えば300
nm程度の厚さに堆積し、例えば800℃程度のN2 雰
囲気で30分程度デンシファイを行なった後に、全面を
CMPによって平坦化し、ダミーゲートパターン64表
面を露出させる。
ポリSi膜64を選択的に除去して溝部71を形成した
後、所望の領域に形成したレジストパターン(図示せ
ず)、SiO2 膜68、側壁絶縁膜Si3 N4 膜66及
びSiO2 膜65をマスクとして用いて、チャネル領域
にのみチャネル・イオン注入を行なう。このチャネル不
純物領域72の活性化は、例えばRTA(Rapid Therma
l Anneal)を用いて800℃、10秒程度の熱処理で行
なう。
フッ酸処理により、エッジ部のみを残すようにSiO2
膜63及びSiO2 膜65を除去する。この時、エッジ
部にはSiO2 膜63が残っているため、エッジ部に窪
みは形成されない。その後、全面に、例えば高誘電体膜
(例えばTa2 O5 膜)からなるゲート絶縁膜69を膜
厚20nm程度堆積する。
uなどのメタルを全面に堆積した後に、全面をCMPす
る事により、及びをダミーゲートパターン64を除去し
た後の溝の中に、高誘電体ゲート絶縁膜69およびメタ
ル膜からなるゲート電極70を埋め込む。
膜(図示せず)を約200nm程度の膜厚で堆積し、こ
れにソース・ドレイン領域67及びゲート電極70への
コンタクト孔を開口し、さらにAl層(図示せず)の成
膜してコンタクト孔を埋め、パターニングを行って配線
を形成する。さらに全面にパッシベーション膜(図示せ
ず)を堆積して、トランジスタの基本構造が作製され
る。
いて、図6および図7に示した工程断面図を参照して説
明する。
型の素子分離領域62に囲まれた素子形成領域のSi基
板61表面に厚さ10nm程度のSiO2 膜63(ダミ
ー絶縁膜)を形成し、続いて、このSiO2 膜63上に
ダミーゲートパターン用のポリSi膜64を膜厚300
nm程度に堆積する。
ソグラフィー法とRIE法などを用いて、ポリSi膜6
4をダミーゲートパターンの形状に加工する。
TN(Rapid Thermal Nitridation)による1000
℃、60秒程度の熱窒化、或いは30keV、1×10
14cm-2程度の窒素イオン注入(注入するイオンは炭素
イオンでもよい)を行うことにより、SiO2 膜63に
窒素含有部63aを形成する。この時、図に示すよう
に、ダミーゲートパターン64のエッジ部下のSiO2
膜63にも窒素が導入される。なお、ポリSi膜64の
表面領域にも窒素含有部64aが形成される。
膜64(窒素含有部64aも含む)をマスクとして用い
て、例えばリン(P+ )イオンの注入を70keV、4
×1013cm-2程度行ない、n- 型拡散領域67aを形
成する。
4 膜を全面に堆積した後、全面にRIEを施し、ダミー
ゲートパターン64の側壁部にSi3 N4 膜を残すいわ
ゆる「Si3 N4 の側壁残し」を行ない、ダミーゲート
パターン64の側壁に膜厚20nm程度のSi3 N4 膜
66を形成する。
砒素(As+ )イオンの注入を30keV、5×1015
cm-2程度行なって、n+ 型領域67bを形成し、いわ
ゆるLDD構造を形成する。
間絶縁膜となるCVD−SiO2 膜68を例えば300
nm程度堆積し、例えば800℃程度のN2 雰囲気で3
0分程度デンシファイを行なった後に、全面をCMPに
よって平坦化し、ダミーゲートパターン64(窒素含有
部64a)表面を露出させる。
ダミーゲートパターン64を選択的に除去して溝部71
を形成した後、所望の領域に形成したレジストパターン
(図示せず)、SiO2 膜68及び側壁絶縁膜Si3 N
4 膜66をマスクとして用いて、チャネル領域にのみチ
ャネル・イオン注入を行なう。このチャネル不純物領域
72の活性化は、例えばRTAを用いて800℃、10
秒程度の熱処理で行なう。
フッ酸処理により、エッジ部のみを残すようにSiO2
膜63を除去する。この時、エッジ部のSiO2 膜63
には窒素含有部63aが形成されているので、エッジ部
に窪みは形成されない。その後、全面に例えば高誘電体
膜(例えばTa2 O5 膜)からなるゲート絶縁膜69を
膜厚20nm程度堆積する。
極として例えばRuなどのメタルを全面に堆積した後
に、全面にCMPを施す事により、ダミーゲートパター
ン64を除去した後の溝の中に、高誘電体ゲート絶縁膜
69およびメタルからなるゲート電極70を埋め込む。
膜(図示せず)を約200nm程度の膜厚で堆積し、こ
れにソース・ドレイン領域67及びゲート電極70への
コンタクト孔を開口し、さらにAl層(図示せず)を成
膜してコンタクト孔を埋め、パターニングを行って配線
を形成する。さらに全面にパッシベーション膜(図示せ
ず)を堆積して、トランジスタの基本構造が作製され
る。
いて、図8および図9に示した工程断面図を参照して説
明する。
型の素子分離領域62に囲まれた素子形成領域のSi基
板61表面に厚さ10nm程度のSiO2 膜63(ダミ
ー絶縁膜)を形成し、続いて、このSiO2 膜63上に
ダミーゲートパターン用のポリSi膜64を300nm
程度の膜厚に堆積する。
ソグラフィー法とRIE法などを用いて、ポリSi膜6
4をダミーゲートパターンの形状に加工する。
ートパターンのポリSi膜64をマスクとして用いて、
例えばリン(P+ )イオンの注入を70keV、4×1
013cm-2程度行ない、n- 型領域67aを形成する。
処理によりエッジ部のダミーゲート絶縁膜63を除去
し、続いて全面にSi3 N4 膜66aを堆積する。この
とき、図に示すように、除去されたエッジ部の下にもS
i3 N4 膜66aが埋め込まれる。
IEを行ない、ダミーゲートパターンの側壁部にSi3
N4 膜を残すいわゆる「Si3 N4 の側壁残し」を行な
い、ダミーゲートパターン64の側壁に膜厚20nm程
度のSi3 N4 膜66aを形成する。
砒素(As+ )イオンの注入を30keV、5×1015
cm-2程度行なってn+ 型領域67bを形成し、いわゆ
るLDD構造を形成する。
間絶縁膜となるCVD−SiO2 膜68を例えば300
nm程度堆積し、例えば800℃程度のN2 雰囲気で3
0分程度デンシファイを行なった後に、全面をCMPに
よって平坦化し、ダミーゲートパターン64を露出させ
る。
ダミーゲートパターン64を選択的に除去して溝部71
を形成した後、所望の領域に形成したレジストパターン
(図示せず)、SiO2 膜68及び側壁絶縁膜Si3 N
4 膜66aをマスクとして用いて、チャネル領域にのみ
チャネル・イオン注入を行なう。このチャネル不純物領
域72の活性化は、例えばRTAを用いて800℃、1
0秒程度の熱処理で行なう。
フッ酸処理により、エッジ部のSi3 N4 膜66aを残
すようにSiO2 膜63を除去する。この時、エッジ部
にはSi3 N4 膜66aが形成されているので、エッジ
部に窪みは形成されない。その後、全面に例えば高誘電
体膜(例えばTa2 O5 膜)からなるゲート絶縁膜69
を20nm程度の膜厚に堆積する。
uなどのメタルを全面に堆積した後に、全面をCMPす
る事により、ダミーゲートパターンを除去した後の溝の
中に、高誘電体ゲート絶縁膜69およびメタルからなる
ゲート電極70を埋め込む。
膜(図示せず)を約200nm程度の膜厚で堆積し、こ
れにソース・ドレイン領域67及びゲート電極70への
コンタクト孔を開口し、さらにAl層(図示せず)を成
膜してコンタクト孔を埋め、パターニングを行って配線
を形成する。さらに全面にパッシベーション膜(図示せ
ず)を堆積して、トランジスタの基本構造が作製され
る。
ート電極エッジ部におけるゲート絶縁膜の膜厚が厚く、
ゲート電極の曲率半径が大きくなるため、エッジ部にお
けるゲート絶縁膜の信頼性が向上する。また、ゲート電
極及びソース・ドレインに対して自己整合的にエッジ部
の厚膜化及び丸めが行われるので、ばらつきの少ない素
子特性と高信頼性を実現することができる。
るものではなく、その趣旨を逸脱しない範囲内において
種々変形して実施可能である。
ダミー膜が横方向にエッチングされることによって生じ
る窪みを防止することができるため、ゲート電極下端部
の窪みに起因して生じるトランジスタの特性劣化や信頼
性低下を防止することができる。
ダミーゲートパターン及びダミー膜を除去することがで
きるため、ゲート電極を埋め込む溝部の寸法制御性、す
なわちゲート電極の寸法制御性を向上させることができ
る。
図10および図11に示した工程断面図を参照して説明
する。
素子分離層(図示せず)を有するSi基板81のトラン
ジスタ形成領域表面に、厚さ5nmのSiO2 膜82を
形成し、このSiO2 膜82の上に、ダミーゲートパタ
ーン用のポリSi膜83を300nm程度の膜厚に堆積
する。
ばリソグラフィ法とRIE法などを用いてポリSi膜8
3をダミーゲートパターンに加工する。その後、図10
(c)に示すように、ダミーゲートパターン83をマス
クとして用いて、例えば燐イオンの注入を4×1013c
m-2程度のドーズ量で行い、n- 型ソース・ドレイン領
域84を形成する。
全面エッチバックを行い、ダミーゲートパターン83の
側面にSi3 N4 側壁絶縁膜85を形成し、例えば砒素
イオンの注入を5E15cm-2程度行いn+ 型ソース・
ドレイン領域86を形成し、図10(d)に示すLDD
構造を形成する。その後、例えば1000℃30秒程度
のアニールを行い、ソース・ドレイン領域の活性化を行
う。
CVD−SiO2 膜87を例えば300nmの厚さに堆
積し、例えば800℃程度のN2 雰囲気で30分程度の
デンシファイを行った後に、全面を化学機械研磨により
平坦化し、ダミーゲートパターン83の上面を露出させ
る。
したダミーゲートパターン83を選択的に除去し、ダミ
ーゲートパターン83の下のSiO2 膜82を除去し、
ゲート絶縁膜・ゲート電極を形成するための溝88を形
成する。
1上に1.5nmの酸窒化膜89を形成した後、例えば
5nmの厚さのTa2 O5 膜90と、ゲート電極として
例えば300nm程度の厚さのRu膜91を堆積し、全
面に化学機械研磨法を施すことにより溝88内に酸窒化
膜89およびTa2 O5 膜90からなるゲート絶縁膜と
Ru膜からなるゲート電極91を埋め込み、図11
(g)に示すようなトランジスタ構造を形成する。その
後、図示しない層間膜堆積、コンタクト開孔、配線形成
を行う。
ト電極91の底面に形成されるゲート絶縁膜の厚さt3
は、酸窒化膜89の厚さ1.5nmとTa2 O5 膜90
の厚さ5nmの合計で6.5nmであり、ゲート電極側
面に形成されるTa2 O5 膜90の厚さt4 は5nmで
あり、SiO2 膜82の厚さt1 =5nmとの間にt3
+t4 >t1 の関係が成立し、かつSi3 N4 膜85下
端部とSi基板81の表面との間の距離t1 ′を用い
て、t3 +t4 >t1 ′の関係が成立するようにしてい
る。
示すように、ダミーゲートパターン83の下のSiO2
膜82を除去する際に形成された横溝は、ゲート絶縁膜
によって埋め尽くされ、ゲート電極のエッジ部の形状が
曲率半径の大きいものになり、ゲートエッジ部での信頼
性の高いトランジスタ構造が実現した。
よると、ゲートエッジ部のシリコン基板表面と側壁絶縁
膜と間に形成される横溝が、ゲート絶縁膜によって埋め
尽くされ、ゲート電極のエッジ部の形状が曲率半径の大
きいものになるため、ゲートエッジ部での信頼性が向上
した半導体装置が得られる。
にダミー膜が横方向にエッチングされることによって生
じる窪みを防止することができるため、ゲート電極下端
部の窪みに起因して生じるトランジスタの特性劣化や信
頼性低下を防止することができる。
ダミーゲートパターン及びダミー膜を除去することがで
きるため、ゲート電極を埋め込む溝部の寸法制御性、す
なわちゲート電極の寸法制御性を向上させることができ
る。
成を示す平面図および断面図;
造工程を示す断面図;
造工程を示す断面図;
半導体装置の製造工程を示す断面図;
半導体装置の製造工程を示す断面図;
半導体装置の製造工程を示す断面図;
半導体装置の製造工程を示す断面図;
半導体装置の製造工程を示す断面図;
半導体装置の製造工程を示す断面図;
製造工程を示す断面図。
製造工程を示す断面図。
ついて示す特性図;
を形成して得た従来のトランジスタの断面図;
ート絶縁膜の膜厚を薄くした、従来の半導体装置の製造
方法を工程順に示す断面図;
ート絶縁膜の膜厚を薄くした、従来の半導体装置の製造
方法を工程順に示す断面図;
Claims (8)
- 【請求項1】半導体基板上のゲート形成予定領域に、ダ
ミー膜およびダミーゲートパターンを形成する工程と、 前記ダミーゲートパターンの側壁に、前記ダミー膜より
も厚い膜厚を有する第1の側壁絶縁膜を形成する工程
と、 前記第1の側壁絶縁膜が形成されたダミーゲートパター
ンの周囲の前記半導体基板上に層間絶縁膜を形成する工
程と、 前記ダミーゲートパターンを除去して溝を形成する工程
と、前記溝の内面にエッチング処理を施して、前記溝に露出
するダミー膜を除去するとともに、前記第1の側壁絶縁
膜の膜厚を、前記ダミー膜の厚さとほぼ同一の厚さだけ
減少させ、減少した膜厚を有する前記第1の側壁絶縁膜
の下のダミー膜の部分を残す 工程と、 前記溝の少なくとも底面にゲート絶縁膜を形成する工程
と、 前記溝内の前記ゲート絶縁膜上にゲート電極を形成する
工程とを具備する半導体装置の製造方法。 - 【請求項2】半導体基板と、 前記半導体基板上に形成されたゲート電極と、 前記半導体基板とゲート電極との間、および前記ゲート
電極の側面に形成されたゲート絶縁膜と、 前記ゲート電極の側面に形成されたゲート絶縁膜上に形
成された第1の側壁絶縁膜と、 前記第1の側壁絶縁膜上に形成された第2の側壁絶縁膜
と、 前記第1及び第2の側壁絶縁膜と前記半導体基板との間
に形成された残留膜と、前記第1及び第2の側壁絶縁膜
が形成されたゲート電極の周囲に形成された層間絶縁膜
とを具備する半導体装置。 - 【請求項3】半導体基板上のゲート形成予定領域に、ダ
ミー膜およびダミーゲートパターンを形成する工程と、 前記ダミーゲートパターンの少なくとも下端部近傍を改
質する工程と、 前記ダミーゲートパターンの周囲の半導体基板上に層間
絶縁膜を形成する工程と、 前記ダミーゲートパターンの改質された部分を残すよう
に、前記ダミーゲートパターンを除去して溝を形成する
工程と、 前記溝に露出するダミー膜を除去する工程と、 前記溝内の少なくとも底面にゲート絶縁膜を形成する工
程と、 前記溝内の前記ゲート絶縁膜上にゲート電極を形成する
工程とを具備する半導体装置の製造方法。 - 【請求項4】半導体基板上のゲート形成予定領域に、ダ
ミー膜およびダミーゲートパターンを形成する工程と、 前記ダミーゲートパターンの少なくとも下端部近傍の前
記ダミー膜に不純物を導入する工程と、 前記ダミーゲートパターンの周囲に層間絶縁膜を形成す
る工程と、 前記ダミー膜の不純物が導入された部分を残すように、
前記ダミーゲートパターンを除去して溝を形成する工程
と、 前記溝に露出したダミー膜を除去する工程と、 前記溝の少なくとも底面にゲート絶縁膜を形成する工程
と、 前記溝内の前記ゲート絶縁膜上にゲート電極を形成する
工程とを具備する半導体装置の製造方法。 - 【請求項5】半導体基板上のゲート形成予定領域に、ダ
ミー膜およびダミーゲートパターンを形成する工程と、 前記ダミー膜の、前記ダミーゲートパターンの少なくと
も下端部近傍の部分を除去する工程と、 前記ダミー膜が除去された部分に絶縁材料膜を形成する
工程と、 前記ダミーゲートパターンの周囲の前記半導体基板上に
層間絶縁膜を形成する工程と、 前記絶縁材料膜を残すように、前記ダミーゲートパター
ンを除去して溝を形成する工程と、 前記溝に露出したダミー膜を除去する工程と、 前記溝の少なくとも底面にゲート絶縁膜を形成する工程
と、 前記溝内の前記ゲート絶縁膜上にゲート電極を形成する
工程とを具備する半導体装置の製造方法。 - 【請求項6】半導体基板と、 前記半導体基板上に形成されたゲート電極と、 前記半導体基板とゲート電極との間、および前記ゲート
電極の側面に形成されたゲート絶縁膜と、 前記ゲート電極の周囲の前記半導体基板上に形成された
層間絶縁膜とを具備し、前記ゲート電極の下端部近傍の
ゲート絶縁膜を含む絶縁領域の厚さが、前記ゲート電極
の下部中央のゲート絶縁膜の厚さよりも厚い半導体装
置。 - 【請求項7】半導体基板と、 前記半導体基板上に選択的に形成された第1の絶縁膜
と、 前記第1の絶縁膜が形成されていない前記半導体基板上
に選択的に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、前記前
記ゲート電極の側面に形成された第2の絶縁膜と、 前記ゲート電極の側面に形成された第2の絶縁膜上に形
成された側壁絶縁膜と、 前記第2の絶縁膜および側壁絶縁膜が形成されたゲート
電極の周囲に形成された層間絶縁膜とを具備し、 前記ゲート絶縁膜と前記第2の絶縁膜の膜厚の合計は、
前記第1の絶縁膜の膜厚よりも大きい半導体装置。 - 【請求項8】半導体基板と、 前記半導体基板上に選択的に形成された第1の絶縁膜
と、 前記第1の絶縁膜が形成されていない前記半導体基板上
に選択的に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極 の側面に形成された第2の絶縁膜と、 前記ゲート電極の側面に形成された第2の絶縁膜上に形
成された側壁絶縁膜と、 前記第2の絶縁膜および側壁絶縁膜が形成されたゲート
電極の周囲に形成された層間絶縁膜とを具備し、 前記ゲート絶縁膜と前記第2の絶縁膜の膜厚の合計は、
前記側壁絶縁膜のゲート電極側下端部と、前記半導体基
板との間の距離よりも大きい半導体装置。
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