JPH1022470A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH1022470A JPH1022470A JP8172022A JP17202296A JPH1022470A JP H1022470 A JPH1022470 A JP H1022470A JP 8172022 A JP8172022 A JP 8172022A JP 17202296 A JP17202296 A JP 17202296A JP H1022470 A JPH1022470 A JP H1022470A
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- memory device
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Abstract
(57)【要約】
【課題】高速の書換えが可能な不揮発性の半導体記憶装
置を提供すること。 【解決手段】記憶容量の誘電体層として有機強誘電体、
例えば、弗化ビニリデンとトリフルオロエチレンの共重
合物４２を含む半導体記憶装置。この誘電体層の上下に
はバリア酸化膜４１、４３を介して上部、下部電極２
６、２７がある。この記憶容量は、この記憶容量の配線
以外の配線１０、１１、１５、１６、１７、２１、２
２、２３より上部に配置される。
置を提供すること。 【解決手段】記憶容量の誘電体層として有機強誘電体、
例えば、弗化ビニリデンとトリフルオロエチレンの共重
合物４２を含む半導体記憶装置。この誘電体層の上下に
はバリア酸化膜４１、４３を介して上部、下部電極２
６、２７がある。この記憶容量は、この記憶容量の配線
以外の配線１０、１１、１５、１６、１７、２１、２
２、２３より上部に配置される。
Description
【０００１】
【発明の属する技術分野】本発明は、電力を供給しない
状態で情報を保持できる半導体記憶装置及びその製造方
法に係り、特に、高速の書換えが可能な不揮発性の半導
体記憶装置及びその製造方法に関する。
状態で情報を保持できる半導体記憶装置及びその製造方
法に係り、特に、高速の書換えが可能な不揮発性の半導
体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】強誘電体は電圧０Ｖでも存在する分極、
いわゆる残留分極を持つ材料である。残留分極は、強誘
電体に印加される電界の方向により向きを変えることが
でき、残留分極の方向を情報に対応させることにより、
メモリを構成することができる。現在もっとも広く用い
られている不揮発性の半導体メモリ素子は、酸化膜を介
して浮遊ゲートに電流を注入することにより不揮発性を
持たせているが、これに代わり得るものとして、強誘電
体を用いた不揮発性のメモリ素子が、近年注目を集めて
いる。
いわゆる残留分極を持つ材料である。残留分極は、強誘
電体に印加される電界の方向により向きを変えることが
でき、残留分極の方向を情報に対応させることにより、
メモリを構成することができる。現在もっとも広く用い
られている不揮発性の半導体メモリ素子は、酸化膜を介
して浮遊ゲートに電流を注入することにより不揮発性を
持たせているが、これに代わり得るものとして、強誘電
体を用いた不揮発性のメモリ素子が、近年注目を集めて
いる。
【０００３】例えば、１９９４年電子デバイス国際会議
ダイジェスト８４３頁から８４６頁（Ｔｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ９４，ｐｐ．８４３
〜８４６）には、強誘電体としてＰＺＴ（Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ3）を用い、これを上下の電極で挟んでコンデ
ンサを構成して、トランジスタと集積した構造が開示さ
れている。以下、本明細書において、このような強誘電
体により情報を記憶するコンデンサを記憶容量という。
この記憶容量の電極材料は、一方は白金、他方は白金と
チタン又は白金と窒化チタンである。記憶容量構成後に
は、シリコン酸化物を被覆し、記憶容量下部のトランジ
スタに対する信号線をアルミニウムを含む金属材料で形
成している。
ダイジェスト８４３頁から８４６頁（Ｔｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ ｏｆ ＩＥＤＭ９４，ｐｐ．８４３
〜８４６）には、強誘電体としてＰＺＴ（Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ3）を用い、これを上下の電極で挟んでコンデ
ンサを構成して、トランジスタと集積した構造が開示さ
れている。以下、本明細書において、このような強誘電
体により情報を記憶するコンデンサを記憶容量という。
この記憶容量の電極材料は、一方は白金、他方は白金と
チタン又は白金と窒化チタンである。記憶容量構成後に
は、シリコン酸化物を被覆し、記憶容量下部のトランジ
スタに対する信号線をアルミニウムを含む金属材料で形
成している。
【０００４】また、ジャパニーズ・ジャーナル・オブ・
アプライド・フィジクス１９８６年第３２巻４号５９０
頁から５９４頁（Ｊａｐ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖ
ｏｌ．３２，ｐｐ．５９０〜５９４（１９８６））によ
ると、有機強誘電体である弗化ビニリデンと三弗化エチ
レンの共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））をシリコン
基板上に形成し、電界効果トランジスタの制御ゲート用
絶縁膜を作成してメモリ効果を得ている。
アプライド・フィジクス１９８６年第３２巻４号５９０
頁から５９４頁（Ｊａｐ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖ
ｏｌ．３２，ｐｐ．５９０〜５９４（１９８６））によ
ると、有機強誘電体である弗化ビニリデンと三弗化エチ
レンの共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））をシリコン
基板上に形成し、電界効果トランジスタの制御ゲート用
絶縁膜を作成してメモリ効果を得ている。
【０００５】
【発明が解決しようとする課題】上記ＰＺＴを用いる第
１の従来技術は、メモリ構造に起因する問題があった。
即ち、記憶容量を形成後に配線を形成することが必要で
あるが、この配線形成工程では一般に水素を含むガス中
での加熱が必要になる。ＰＺＴのような酸化物強誘電体
は、還元性雰囲気での加熱に非常に弱く、典型的には、
残留分極が失われて信号が得られなくなってしまうた
め、通常行なわれる４００度程度の水素熱処理ができな
い。このため、記憶容量形成後に形成される配線の信頼
性確保は難しく、強誘電体を使うがための特殊プロセス
開発が必要になる。また、配線の層数が増えると、配線
層間の絶縁膜の形成が、還元性ガス原料を用いたり、水
素ラジカルを含むようなプラズマ処理を含むために、現
状では強誘電体の特性変動を抑えることは困難である。
１の従来技術は、メモリ構造に起因する問題があった。
即ち、記憶容量を形成後に配線を形成することが必要で
あるが、この配線形成工程では一般に水素を含むガス中
での加熱が必要になる。ＰＺＴのような酸化物強誘電体
は、還元性雰囲気での加熱に非常に弱く、典型的には、
残留分極が失われて信号が得られなくなってしまうた
め、通常行なわれる４００度程度の水素熱処理ができな
い。このため、記憶容量形成後に形成される配線の信頼
性確保は難しく、強誘電体を使うがための特殊プロセス
開発が必要になる。また、配線の層数が増えると、配線
層間の絶縁膜の形成が、還元性ガス原料を用いたり、水
素ラジカルを含むようなプラズマ処理を含むために、現
状では強誘電体の特性変動を抑えることは困難である。
【０００６】この特性変動を最小限に抑えるためには、
記憶容量形成工程を配線形成工程の後に行なうようにプ
ロセスを構成することが考えられるが、酸化物強誘電体
の形成には通常６００度を越える酸素雰囲気での熱処理
が必要になり、アルミニウムやタングステンを主成分と
する配線材料は適用できないため、このようなプロセス
工程は実現できない。
記憶容量形成工程を配線形成工程の後に行なうようにプ
ロセスを構成することが考えられるが、酸化物強誘電体
の形成には通常６００度を越える酸素雰囲気での熱処理
が必要になり、アルミニウムやタングステンを主成分と
する配線材料は適用できないため、このようなプロセス
工程は実現できない。
【０００７】さらに、酸化物強誘電体の基本的な課題と
して、電極材料が白金を代表とする貴金属であることか
ら生じる、クロスコンタミネーション対策がある。シリ
コン中に取り込まれた白金は、４００度程度の処理で容
易にシリコンと反応し、トランジスタ特性を劣化させ
る。このため、白金を用いるプロセス装置は専用化する
必要があって、プロセスコストの増大は避けられない。
して、電極材料が白金を代表とする貴金属であることか
ら生じる、クロスコンタミネーション対策がある。シリ
コン中に取り込まれた白金は、４００度程度の処理で容
易にシリコンと反応し、トランジスタ特性を劣化させ
る。このため、白金を用いるプロセス装置は専用化する
必要があって、プロセスコストの増大は避けられない。
【０００８】また、Ｐ（ＶＤＦ／ＴｒＦＥ）を用いる第
２の従来技術は、ゲート絶縁膜の形成後にＣＶＤ（化学
気相成長）法によるゲート配線用ポリシリコンの形成、
ソースドレインのイオン打ち込み部の活性化熱処理等の
ように４００度をはるかに越える高温処理が行なわれる
が、有機材料であるポリ弗化ビニリデン（ＰＶＤＦ）系
強誘電体は、この処理に到底耐え得ないという問題があ
った。従って、高集積のＬＳＩプロセスとの互換性は全
くないことになる。
２の従来技術は、ゲート絶縁膜の形成後にＣＶＤ（化学
気相成長）法によるゲート配線用ポリシリコンの形成、
ソースドレインのイオン打ち込み部の活性化熱処理等の
ように４００度をはるかに越える高温処理が行なわれる
が、有機材料であるポリ弗化ビニリデン（ＰＶＤＦ）系
強誘電体は、この処理に到底耐え得ないという問題があ
った。従って、高集積のＬＳＩプロセスとの互換性は全
くないことになる。
【０００９】本発明の第１の目的は、高速の書換えが可
能な不揮発性の半導体記憶装置を提供することにある。
本発明の第２の目的は、そのような半導体記憶装置を安
価に製造することのできる半導体記憶装置の製造方法を
提供することにある。
能な不揮発性の半導体記憶装置を提供することにある。
本発明の第２の目的は、そのような半導体記憶装置を安
価に製造することのできる半導体記憶装置の製造方法を
提供することにある。
【００１０】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体記憶装置は、記憶容量の誘電
体層として有機強誘電体を含むようにしたものである。
この有機強誘電体としては、ポリ弗化ビニリデン及び弗
化ビニリデンとトリフルオロエチレンの共重合物からな
る群から選ばれた少なくとも一種の有機強誘電体である
ことが好ましい。また、有機強誘電体としてポリ弗化ビ
ニリデンを含むもの、例えば、ポリ弗化ビニリデンとチ
タン酸鉛からなるもの、ポリ弗化ビニリデンとチタン酸
ジルコニウム酸鉛からなるもの等が用いられる。
るために、本発明の半導体記憶装置は、記憶容量の誘電
体層として有機強誘電体を含むようにしたものである。
この有機強誘電体としては、ポリ弗化ビニリデン及び弗
化ビニリデンとトリフルオロエチレンの共重合物からな
る群から選ばれた少なくとも一種の有機強誘電体である
ことが好ましい。また、有機強誘電体としてポリ弗化ビ
ニリデンを含むもの、例えば、ポリ弗化ビニリデンとチ
タン酸鉛からなるもの、ポリ弗化ビニリデンとチタン酸
ジルコニウム酸鉛からなるもの等が用いられる。
【００１１】記憶容量は、記憶容量に接続される配線以
外のすべての配線層よりも上部に配置されることが好ま
しい。例えば、３層から１２層の配線層よりも上部に配
置されることが好ましい。
外のすべての配線層よりも上部に配置されることが好ま
しい。例えば、３層から１２層の配線層よりも上部に配
置されることが好ましい。
【００１２】また、記憶容量を構成する２つの電極の内
の少なくとも一方と記憶容量の誘電体層は、バリア層を
介して配置されていることことが好ましい。バリア層と
しては、バリア層と電極との伝導帯下端のエネルギー差
が、誘電体と電極の間の伝導帯下端のエネルギー差より
も大きい材料とすることが好ましい。例えば、これに該
当するものとしてシリコン酸化物、シリコン窒化物、タ
ンタル酸化物、ニオブ酸化物、イットリウム酸化物、チ
タン酸化物及びジルコニウム酸化物からなる群から選ば
れた少なくとも一種の酸化物等が用いられる。
の少なくとも一方と記憶容量の誘電体層は、バリア層を
介して配置されていることことが好ましい。バリア層と
しては、バリア層と電極との伝導帯下端のエネルギー差
が、誘電体と電極の間の伝導帯下端のエネルギー差より
も大きい材料とすることが好ましい。例えば、これに該
当するものとしてシリコン酸化物、シリコン窒化物、タ
ンタル酸化物、ニオブ酸化物、イットリウム酸化物、チ
タン酸化物及びジルコニウム酸化物からなる群から選ば
れた少なくとも一種の酸化物等が用いられる。
【００１３】また、記憶容量の誘電体層を絶縁層上に配
置し、記憶容量を構成する下部電極を絶縁層に埋め込
み、この下部電極と絶縁層の上部表面が平坦な一つの平
面を構成するようにすることが好ましい。この記憶容量
の誘電体層と下部電極をバリア層を介して配置し、バリ
ア層の上部表面が平坦であるようにすることが好まし
い。
置し、記憶容量を構成する下部電極を絶縁層に埋め込
み、この下部電極と絶縁層の上部表面が平坦な一つの平
面を構成するようにすることが好ましい。この記憶容量
の誘電体層と下部電極をバリア層を介して配置し、バリ
ア層の上部表面が平坦であるようにすることが好まし
い。
【００１４】また、上記第２の目的を達成するために、
本発明の半導体記憶装置の製造方法は、有機強誘電体を
誘電体層として含む記憶容量を５００℃以下の温度で形
成するようにしたものである。この記憶容量の形成は、
半導体基板にトランジスタ層を形成し、このトランジス
タ層の上に３層から１２層程度の配線層とそれらの上下
を電気的に接続するコンタクトプラグを形成して後に行
なうことが好ましい。
本発明の半導体記憶装置の製造方法は、有機強誘電体を
誘電体層として含む記憶容量を５００℃以下の温度で形
成するようにしたものである。この記憶容量の形成は、
半導体基板にトランジスタ層を形成し、このトランジス
タ層の上に３層から１２層程度の配線層とそれらの上下
を電気的に接続するコンタクトプラグを形成して後に行
なうことが好ましい。
【００１５】
【発明の実施の形態】本発明の実施の形態を図面を用い
て説明する。図１は本発明の一実施例の半導体記憶装置
の断面図である。強誘電体として、Ｐ（ＶＤＦ／ＴｒＦ
Ｅ）（４２）は、バリア酸化膜（４１、４３）並びに上
部電極（２６）及び下部電極（２７）で挟まれており、
この構成で記憶容量となっている。下部電極（２７）
は、配線層の配線（１０、１７、２３）及びコンタクト
プラグ（９、１４、２０、２５）を介して、最下層のト
ランジスタのＮ型拡散層（４）に接続される。
て説明する。図１は本発明の一実施例の半導体記憶装置
の断面図である。強誘電体として、Ｐ（ＶＤＦ／ＴｒＦ
Ｅ）（４２）は、バリア酸化膜（４１、４３）並びに上
部電極（２６）及び下部電極（２７）で挟まれており、
この構成で記憶容量となっている。下部電極（２７）
は、配線層の配線（１０、１７、２３）及びコンタクト
プラグ（９、１４、２０、２５）を介して、最下層のト
ランジスタのＮ型拡散層（４）に接続される。
【００１６】この半導体記憶装置の特徴的な点は、強誘
電体記憶容量が、すべての配線（１０、１１、１５、１
６、１７、２１、２２、２３）を含む配線層よりも上部
に配置された構成である点である。この構成を採ること
により、記憶容量より下部層の配線層は、他の製品、例
えばＤＲＡＭと同一の方法で製造することができる。こ
れにより、製品の開発コストと製造コストの大幅な低減
が可能である。また、記憶容量製造工程は、この構成で
は、少なくとも３００度以下のプロセスで構築する必要
があるが、この特殊工程は記憶容量製造工程だけに限ら
れるため、強誘電体メモリ用の特殊製造ラインを用意す
る必要はない。
電体記憶容量が、すべての配線（１０、１１、１５、１
６、１７、２１、２２、２３）を含む配線層よりも上部
に配置された構成である点である。この構成を採ること
により、記憶容量より下部層の配線層は、他の製品、例
えばＤＲＡＭと同一の方法で製造することができる。こ
れにより、製品の開発コストと製造コストの大幅な低減
が可能である。また、記憶容量製造工程は、この構成で
は、少なくとも３００度以下のプロセスで構築する必要
があるが、この特殊工程は記憶容量製造工程だけに限ら
れるため、強誘電体メモリ用の特殊製造ラインを用意す
る必要はない。
【００１７】次に、図１に示した半導体記憶装置を実現
する一方法を図２〜図１２を用いて説明する。半導体基
板（１）の素子分離酸化膜（２）によって分離された能
動領域にＮ型拡散層（４、５）と、ゲート電極（３、
６、７）とが設けられたトランジスタ層を通常の方法で
形成する。さらに配線をトランジスタ層の上に３層形成
する（図２）。
する一方法を図２〜図１２を用いて説明する。半導体基
板（１）の素子分離酸化膜（２）によって分離された能
動領域にＮ型拡散層（４、５）と、ゲート電極（３、
６、７）とが設けられたトランジスタ層を通常の方法で
形成する。さらに配線をトランジスタ層の上に３層形成
する（図２）。
【００１８】この配線層、これらの間を接続するコンタ
クトプラグ（９、１３、１４、１９、２０、２５）及び
層間絶縁膜（８、１２、１８、２４）は、強誘電体層形
成前であるので、従来技術であるポリシリコン埋め込み
プラグや、タングステンの選択ＣＶＤによるコンタクト
ホール埋め込み技術や、プラズマＣＶＤ酸化膜等の絶縁
膜を熱処理してエッチバックする平坦化層間絶縁技術を
そのまま用いることが可能である。例えば、コンタクト
プラグ（９）は、ポリシリコン埋め込みにより形成し、
コンタクトプラグ（１３、１４、１９、２０、２５）
は、タングステンの選択ＣＶＤにより形成する。
クトプラグ（９、１３、１４、１９、２０、２５）及び
層間絶縁膜（８、１２、１８、２４）は、強誘電体層形
成前であるので、従来技術であるポリシリコン埋め込み
プラグや、タングステンの選択ＣＶＤによるコンタクト
ホール埋め込み技術や、プラズマＣＶＤ酸化膜等の絶縁
膜を熱処理してエッチバックする平坦化層間絶縁技術を
そのまま用いることが可能である。例えば、コンタクト
プラグ（９）は、ポリシリコン埋め込みにより形成し、
コンタクトプラグ（１３、１４、１９、２０、２５）
は、タングステンの選択ＣＶＤにより形成する。
【００１９】次に、ＴＥＯＳ（Ｓｉ（Ｃ2Ｈ5Ｏ）4：テ
トラエトキシシラン）を酸素プラズマ中で分解し、Ｓｉ
Ｏ2（４０）を厚さ５０ｎｍ堆積する（図３）。公知の
フォトリソグラフィー技術によりレジストパターンを形
成した後、下部電極となる部分のＳｉＯ2（４０）を緩
衝弗化水素酸を用いて除去する（図４）。この除去工程
にはドライプロセスを用いることも可能である。
トラエトキシシラン）を酸素プラズマ中で分解し、Ｓｉ
Ｏ2（４０）を厚さ５０ｎｍ堆積する（図３）。公知の
フォトリソグラフィー技術によりレジストパターンを形
成した後、下部電極となる部分のＳｉＯ2（４０）を緩
衝弗化水素酸を用いて除去する（図４）。この除去工程
にはドライプロセスを用いることも可能である。
【００２０】次に、下部電極となる銅、シリコン含有の
アルミニウム（２７’）をスパッタ法で約１５０ｎｍ形
成する（図５）。これにより図４で空けたＳｉＯ2（４
０）の孔にアルミニウム（２７’）が埋め込まれる。こ
の状態で、化学機械研磨により、ＳｉＯ2（４０）上の
アルミニウムを除去し、下部電極（２７）を形成する
（図６）。この状態でウェハ面内はすべて均一の厚みに
平坦化されている。なお、下部電極材料はタングステン
の採用も可能で、この場合には、選択ＣＶＤと埋め込み
による形成が可能であり、化学機械研磨プロセスが省略
できる。
アルミニウム（２７’）をスパッタ法で約１５０ｎｍ形
成する（図５）。これにより図４で空けたＳｉＯ2（４
０）の孔にアルミニウム（２７’）が埋め込まれる。こ
の状態で、化学機械研磨により、ＳｉＯ2（４０）上の
アルミニウムを除去し、下部電極（２７）を形成する
（図６）。この状態でウェハ面内はすべて均一の厚みに
平坦化されている。なお、下部電極材料はタングステン
の採用も可能で、この場合には、選択ＣＶＤと埋め込み
による形成が可能であり、化学機械研磨プロセスが省略
できる。
【００２１】この上にバリア酸化膜（４１）をプラズマ
ＣＶＤ法で７ｎｍの厚さに形成する（図７）。ここでの
基板温度は３００度であり、材料はＳｉＯ2である。な
お、本発明中でバリアという場合には、電極から強誘電
体への電荷注入を阻止する意味であり、相互拡散等の反
応防止膜という意味ではない。後に述べるように、界面
バリア酸化膜の材料は、製品仕様から決まる残留分極の
量と動作電圧により、他の材料を選択する場合があるの
で、その堆積方法を述べる。すべての材料について、も
っとも望ましい方法は、反応性スパッタ法であり、スパ
ッタ堆積後に、望ましくは、活性種による後処理を行な
う。ＳｉＯ2以外の材料を選択し、かつ、量産性からＣ
ＶＤ法を選択した場合には、良好なバリア特性を得るた
めに４００度程度の高温プロセスが必要になることがあ
るので、電極の材料の組合せについても述べる。
ＣＶＤ法で７ｎｍの厚さに形成する（図７）。ここでの
基板温度は３００度であり、材料はＳｉＯ2である。な
お、本発明中でバリアという場合には、電極から強誘電
体への電荷注入を阻止する意味であり、相互拡散等の反
応防止膜という意味ではない。後に述べるように、界面
バリア酸化膜の材料は、製品仕様から決まる残留分極の
量と動作電圧により、他の材料を選択する場合があるの
で、その堆積方法を述べる。すべての材料について、も
っとも望ましい方法は、反応性スパッタ法であり、スパ
ッタ堆積後に、望ましくは、活性種による後処理を行な
う。ＳｉＯ2以外の材料を選択し、かつ、量産性からＣ
ＶＤ法を選択した場合には、良好なバリア特性を得るた
めに４００度程度の高温プロセスが必要になることがあ
るので、電極の材料の組合せについても述べる。
【００２２】まず、窒化シリコン膜の場合、厚さは１０
ｎｍとし、窒素とシランを用いたプラズマＣＶＤ法と熱
分解とを併用した５００度程度での形成がよい。従っ
て、下部電極材料は、高融点材料、望ましくはタングス
テンを用いる必要がある。アルミニウムを用いる場合に
は、プラズマのみによる分解反応で２００度〜３００度
での形成するが、この場合の窒化膜は水素を大量に含む
膜となり、バリア膜としての性能は劣る。
ｎｍとし、窒素とシランを用いたプラズマＣＶＤ法と熱
分解とを併用した５００度程度での形成がよい。従っ
て、下部電極材料は、高融点材料、望ましくはタングス
テンを用いる必要がある。アルミニウムを用いる場合に
は、プラズマのみによる分解反応で２００度〜３００度
での形成するが、この場合の窒化膜は水素を大量に含む
膜となり、バリア膜としての性能は劣る。
【００２３】次に、五酸化タンタル膜を用いる場合、厚
さは１５ｎｍとし、五塩化タンタルと酸素によるプラズ
マＣＶＤ法、若しくは、アルコレートであるペンタエト
キシタンタルと酸素による熱ＣＶＤ法が有効である。五
酸化タンタルを用いる場合、いずれの形成方法でも、反
応温度は高いほどバリア性に優れた膜を形成できるが、
本発明では、下層の配線層へのダメージを避けるため
に、最高温度を５００度程度とする必要があり、十分な
バリア性を有する膜を形成することが困難である。この
ため、活性酸素（オゾン、酸素ラジカル、酸素プラズ
マ）による後熱処理（５００度以下）が必要であった。
五酸化タンタルをＣＶＤ法で形成する場合には、窒化シ
リコンを高温で形成する場合と同様に、高融点金属、望
ましくはタングステンを電極材料とする必要がある。他
の材料、ニオブ、イットリウム、ジルコニウム、チタン
の各酸化物をバリア層とする場合にも、同様に、ＣＶＤ
で形成する場合には、アルコレートと酸素によるプラズ
マ、若しくは、熱を併用した分解を用い、活性酸素によ
る後処理を行なう必要がある。
さは１５ｎｍとし、五塩化タンタルと酸素によるプラズ
マＣＶＤ法、若しくは、アルコレートであるペンタエト
キシタンタルと酸素による熱ＣＶＤ法が有効である。五
酸化タンタルを用いる場合、いずれの形成方法でも、反
応温度は高いほどバリア性に優れた膜を形成できるが、
本発明では、下層の配線層へのダメージを避けるため
に、最高温度を５００度程度とする必要があり、十分な
バリア性を有する膜を形成することが困難である。この
ため、活性酸素（オゾン、酸素ラジカル、酸素プラズ
マ）による後熱処理（５００度以下）が必要であった。
五酸化タンタルをＣＶＤ法で形成する場合には、窒化シ
リコンを高温で形成する場合と同様に、高融点金属、望
ましくはタングステンを電極材料とする必要がある。他
の材料、ニオブ、イットリウム、ジルコニウム、チタン
の各酸化物をバリア層とする場合にも、同様に、ＣＶＤ
で形成する場合には、アルコレートと酸素によるプラズ
マ、若しくは、熱を併用した分解を用い、活性酸素によ
る後処理を行なう必要がある。
【００２４】また、バリア酸化膜は、当該バリア酸化膜
と電極との伝導帯下端のエネルギー差が、強誘電体と電
極の間の伝導帯下端のエネルギー差よりも大きい材料を
選ぶことが好ましい。強誘電体材料をＰ（ＶＤＦ／Ｔｒ
ＦＥ）としたとき、上記の電極材料とバリア酸化膜材料
との組み合わせは、すべてこの条件を満たしている。
と電極との伝導帯下端のエネルギー差が、強誘電体と電
極の間の伝導帯下端のエネルギー差よりも大きい材料を
選ぶことが好ましい。強誘電体材料をＰ（ＶＤＦ／Ｔｒ
ＦＥ）としたとき、上記の電極材料とバリア酸化膜材料
との組み合わせは、すべてこの条件を満たしている。
【００２５】これらバリア酸化膜の堆積の後に、強誘電
体であるＰ（ＶＤＦ／ＴｒＦＥ）（４２）の層を形成し
た。ここではスピンコート法により膜厚１０ｎｍ形成し
た後、大気中で２００度６０分の熱処理により溶剤を蒸
発させる（図８）。
体であるＰ（ＶＤＦ／ＴｒＦＥ）（４２）の層を形成し
た。ここではスピンコート法により膜厚１０ｎｍ形成し
た後、大気中で２００度６０分の熱処理により溶剤を蒸
発させる（図８）。
【００２６】この上に、さらにバリア酸化膜（４３）を
ＲＦスパッタ法で厚さ７ｎｍ形成した（図９）。ここで
も、製品仕様から定まる残留分極量と電源電圧により、
窒化シリコン、五酸化タンタル、酸化ニオブ、酸化イッ
トリウム、酸化ジルコニウムを採用する場合があるが、
ここで用いる製法は、反応性スパッタ法が望ましく、ま
た、活性種処理、特に、活性酸素処理は、Ｐ（ＶＤＦ／
ＴｒＦＥ）を分解する可能性が高いので望ましくない。
ＲＦスパッタ法で厚さ７ｎｍ形成した（図９）。ここで
も、製品仕様から定まる残留分極量と電源電圧により、
窒化シリコン、五酸化タンタル、酸化ニオブ、酸化イッ
トリウム、酸化ジルコニウムを採用する場合があるが、
ここで用いる製法は、反応性スパッタ法が望ましく、ま
た、活性種処理、特に、活性酸素処理は、Ｐ（ＶＤＦ／
ＴｒＦＥ）を分解する可能性が高いので望ましくない。
【００２７】この状態で、フォトリソグラフィー工程に
よりパターン形成したレジストをマスクとして、まず、
弗素プラズマ又は塩素プラズマにより、上部のバリア酸
化膜（４３）のＳｉＯ2を加工する。この状態で上部レ
ジストを除去するアッシング工程をまず行なう。これは
Ｐ（ＶＤＦ／ＴｒＦＥ）が酸素プラズマに侵されるため
で、上部レジスト除去工程がＰ（ＶＤＦ／ＴｒＦＥ）加
工後となると、側壁部分のサイドエッチング等の望まし
くない効果が現れるためである。
よりパターン形成したレジストをマスクとして、まず、
弗素プラズマ又は塩素プラズマにより、上部のバリア酸
化膜（４３）のＳｉＯ2を加工する。この状態で上部レ
ジストを除去するアッシング工程をまず行なう。これは
Ｐ（ＶＤＦ／ＴｒＦＥ）が酸素プラズマに侵されるため
で、上部レジスト除去工程がＰ（ＶＤＦ／ＴｒＦＥ）加
工後となると、側壁部分のサイドエッチング等の望まし
くない効果が現れるためである。
【００２８】次に上部のバリア酸化膜（４３）をマスク
として、酸素プラズマによりＰ（ＶＤＦ／ＴｒＦＥ）
（４２）を加工する（図１０）。下層のバリア酸化膜
（４１）は特にエッチングの必要はないが、五酸化タン
タルやチタン酸化物を用いた場合には表面に導電層がで
きるので、この場合は下層バリア層をハロゲンを用いる
プラズマエッチングにより除去する必要がある。
として、酸素プラズマによりＰ（ＶＤＦ／ＴｒＦＥ）
（４２）を加工する（図１０）。下層のバリア酸化膜
（４１）は特にエッチングの必要はないが、五酸化タン
タルやチタン酸化物を用いた場合には表面に導電層がで
きるので、この場合は下層バリア層をハロゲンを用いる
プラズマエッチングにより除去する必要がある。
【００２９】引続き上部電極（２６）となる窒化チタ
ン、アルミニウム、窒化チタンの３層構造の金属薄膜を
スパッタ法により形成した（図１１）。この上部電極も
上部のバリア酸化膜（４３）と同様にスパッタ法による
形成が望ましく、後熱処理等の熱工程は可能な限り避け
なくてはならない。公知なフォトリソグラフィープロセ
スにより形成したパターン化されたレジストをマスクと
して、この上部電極を加工する（図１２）。この際、Ｐ
（ＶＤＦ／ＴｒＦＥ）（４２）及びバリア酸化膜（４
１、４３）の周辺部よりも、上部電極（２６）の周辺部
が内側に来るように加工することが記憶容量特性を保持
する上で重要である。
ン、アルミニウム、窒化チタンの３層構造の金属薄膜を
スパッタ法により形成した（図１１）。この上部電極も
上部のバリア酸化膜（４３）と同様にスパッタ法による
形成が望ましく、後熱処理等の熱工程は可能な限り避け
なくてはならない。公知なフォトリソグラフィープロセ
スにより形成したパターン化されたレジストをマスクと
して、この上部電極を加工する（図１２）。この際、Ｐ
（ＶＤＦ／ＴｒＦＥ）（４２）及びバリア酸化膜（４
１、４３）の周辺部よりも、上部電極（２６）の周辺部
が内側に来るように加工することが記憶容量特性を保持
する上で重要である。
【００３０】なお、この周辺部処理により、記憶容量の
平面面積は、フォトリソグラフィーの層間合わせ誤差を
見込むために大きくなる。これを避けるために、周辺部
分を上部バリア層で覆うプロセスも有効であったが、プ
ロセス上若干の制約がある（図１５）。
平面面積は、フォトリソグラフィーの層間合わせ誤差を
見込むために大きくなる。これを避けるために、周辺部
分を上部バリア層で覆うプロセスも有効であったが、プ
ロセス上若干の制約がある（図１５）。
【００３１】このプロセスについて、図１６〜２１を用
いて説明する。上部のバリア酸化膜（４３）の形成前
に、予めドライエッチングのマスクを形成するためにス
ピンオングラスを用いてチタンシリカ膜（４５）を形成
する（図１６）。このチタンシリカ膜を公知なフォトリ
ソグラフィー工程により、まず、弗素プラズマによりパ
ターン形成し、アッシング工程によりレジストを除去す
る（図１７）。次にこのチタンシリカ膜をマスクとし
て、Ｐ（ＶＤＦ／ＴｒＦＥ）（４２）を酸素プラズマに
よりドライエッチングする（図１８）。
いて説明する。上部のバリア酸化膜（４３）の形成前
に、予めドライエッチングのマスクを形成するためにス
ピンオングラスを用いてチタンシリカ膜（４５）を形成
する（図１６）。このチタンシリカ膜を公知なフォトリ
ソグラフィー工程により、まず、弗素プラズマによりパ
ターン形成し、アッシング工程によりレジストを除去す
る（図１７）。次にこのチタンシリカ膜をマスクとし
て、Ｐ（ＶＤＦ／ＴｒＦＥ）（４２）を酸素プラズマに
よりドライエッチングする（図１８）。
【００３２】次にチタンシリカ膜を、緩衝弗化水素酸に
より除去すると、Ｐ（ＶＤＦ／ＴｒＦＥ）（４２）のみ
がパターン形成されて残る（図１９）。この際、Ｐ（Ｖ
ＤＦ／ＴｒＦＥ）膜のない部分の下部のバリア酸化膜
（４１）もややエッチングを受ける（下部のバリア酸化
膜としてＳｉＯ2を用いた場合）。
より除去すると、Ｐ（ＶＤＦ／ＴｒＦＥ）（４２）のみ
がパターン形成されて残る（図１９）。この際、Ｐ（Ｖ
ＤＦ／ＴｒＦＥ）膜のない部分の下部のバリア酸化膜
（４１）もややエッチングを受ける（下部のバリア酸化
膜としてＳｉＯ2を用いた場合）。
【００３３】次に、上部のバリア酸化膜（４４）をＣＶ
Ｄ法により形成することで、Ｐ（ＶＤＦ／ＴｒＦＥ）
（４２）の側面に保護膜を形成する（図２０）。このバ
リア酸化膜形成は、２００度以下で行なうことが要求さ
れるので、プラズマＣＶＤ法により行なう必要があり、
また、バリア性はスパッタ法により形成したバリア層と
比較すると劣るので、膜厚を増加してバリア性を確保す
る必要がある。例えば、膜厚が１０ｎｍ程度は必要であ
る。これが、先に示したプロセスと比較した上での制限
である。膜厚が増えることにより、強誘電体記憶容量駆
動の電圧を高くすることが求められるので、低電圧駆動
は難しい。上部電極を前記と同様に形成し、公知のフォ
トリソグラフィー技術による加工を経て、図２１に示し
た構造とする。ここで、強誘電体の周辺部分が上部のバ
リア酸化膜により覆われているため、上部電極と強誘電
体周辺部分の位置関係に制約はなく、平面面積を節約す
ることが可能である。
Ｄ法により形成することで、Ｐ（ＶＤＦ／ＴｒＦＥ）
（４２）の側面に保護膜を形成する（図２０）。このバ
リア酸化膜形成は、２００度以下で行なうことが要求さ
れるので、プラズマＣＶＤ法により行なう必要があり、
また、バリア性はスパッタ法により形成したバリア層と
比較すると劣るので、膜厚を増加してバリア性を確保す
る必要がある。例えば、膜厚が１０ｎｍ程度は必要であ
る。これが、先に示したプロセスと比較した上での制限
である。膜厚が増えることにより、強誘電体記憶容量駆
動の電圧を高くすることが求められるので、低電圧駆動
は難しい。上部電極を前記と同様に形成し、公知のフォ
トリソグラフィー技術による加工を経て、図２１に示し
た構造とする。ここで、強誘電体の周辺部分が上部のバ
リア酸化膜により覆われているため、上部電極と強誘電
体周辺部分の位置関係に制約はなく、平面面積を節約す
ることが可能である。
【００３４】最後にパッシベーション膜として、３００
ｎｍの燐ガラス膜（３２）をＲＦスパッタ法で形成する
と、図１に示した構造となる。このパッシベーション膜
はすべてＲＦスパッタ法である必要はなく、Ｐ（ＶＤＦ
／ＴｒＦＥ）（４２）の側面を１００ｎｍ程度覆った後
に、通常のプラズマＣＶＤ法により２００度程度で残り
の膜厚を形成することも可能である。
ｎｍの燐ガラス膜（３２）をＲＦスパッタ法で形成する
と、図１に示した構造となる。このパッシベーション膜
はすべてＲＦスパッタ法である必要はなく、Ｐ（ＶＤＦ
／ＴｒＦＥ）（４２）の側面を１００ｎｍ程度覆った後
に、通常のプラズマＣＶＤ法により２００度程度で残り
の膜厚を形成することも可能である。
【００３５】これらプロセスを通じ、従来の半導体プロ
セスに有害な重金属元素を含まないので、製造装置は一
般仕様の製品と共用できる。また、本構成をとること
で、配線層の性能を上げることができ、ロジック製品と
メモリ製品のプロセス共用化が図れ、製造コストの大幅
低減につながるとともに、１チップ化等、新機能デバイ
スが可能である。
セスに有害な重金属元素を含まないので、製造装置は一
般仕様の製品と共用できる。また、本構成をとること
で、配線層の性能を上げることができ、ロジック製品と
メモリ製品のプロセス共用化が図れ、製造コストの大幅
低減につながるとともに、１チップ化等、新機能デバイ
スが可能である。
【００３６】次に、本発明による記憶容量特性を示す。
図１３は、本プロセスで形成した記憶容量の分極−電界
特性である。抗電界は４００ｋＶ／ｃｍ、残留分極は４
μＣ／ｃｍ2であった。Ｐ（ＶＤＦ／ＴｒＦＥ）の比誘
電率はおよそ１５であり、バリア酸化膜と積層した記憶
容量の実効容量は、０．２５μＦ／ｃｍ2であった。本
記憶容量を動作させるのに必要な電圧は、残留分極の発
生しはじめる抗電圧が約２．５Ｖ、残留分極が飽和する
電圧は、約５Ｖであった（図１４）。このため、この記
憶容量を用いた不揮発性メモリの動作には、電源電圧を
５Ｖとして駆動する必要がある。より低電圧化を図るに
は、界面バリア酸化膜の薄膜化が有効であることも分か
った。例えば、バリア酸化膜の膜厚を５ｎｍとすると、
残留分極の発生しはじめる抗電圧は２Ｖ、残留分極が飽
和する電圧は約４Ｖとなる。さらに、バリアとしてシリ
コン酸化膜の代わりにシリコン窒化膜を用いると、５ｎ
ｍのバリア窒化膜では、残留分極の発生しはじめる抗電
圧が１．２Ｖ程度となり、残留分極が飽和する電圧が
２．５Ｖ程度とできる。このように、物理的な薄膜化
や、高誘電率化により、界面バリア酸化膜の実効的な厚
さを薄くすれば、駆動電圧を下げることが可能である。
バリア酸化膜の構成としては、以上の例の他に、酸化タ
ンタル、酸化イットリウム、酸化ニオブも有効である。
また、これら材料を適宜選択し、積層する構造により、
製品仕様の電源電圧（１．５Ｖ〜５Ｖ）に対応する絶縁
耐圧と動作電圧を設定することができる。
図１３は、本プロセスで形成した記憶容量の分極−電界
特性である。抗電界は４００ｋＶ／ｃｍ、残留分極は４
μＣ／ｃｍ2であった。Ｐ（ＶＤＦ／ＴｒＦＥ）の比誘
電率はおよそ１５であり、バリア酸化膜と積層した記憶
容量の実効容量は、０．２５μＦ／ｃｍ2であった。本
記憶容量を動作させるのに必要な電圧は、残留分極の発
生しはじめる抗電圧が約２．５Ｖ、残留分極が飽和する
電圧は、約５Ｖであった（図１４）。このため、この記
憶容量を用いた不揮発性メモリの動作には、電源電圧を
５Ｖとして駆動する必要がある。より低電圧化を図るに
は、界面バリア酸化膜の薄膜化が有効であることも分か
った。例えば、バリア酸化膜の膜厚を５ｎｍとすると、
残留分極の発生しはじめる抗電圧は２Ｖ、残留分極が飽
和する電圧は約４Ｖとなる。さらに、バリアとしてシリ
コン酸化膜の代わりにシリコン窒化膜を用いると、５ｎ
ｍのバリア窒化膜では、残留分極の発生しはじめる抗電
圧が１．２Ｖ程度となり、残留分極が飽和する電圧が
２．５Ｖ程度とできる。このように、物理的な薄膜化
や、高誘電率化により、界面バリア酸化膜の実効的な厚
さを薄くすれば、駆動電圧を下げることが可能である。
バリア酸化膜の構成としては、以上の例の他に、酸化タ
ンタル、酸化イットリウム、酸化ニオブも有効である。
また、これら材料を適宜選択し、積層する構造により、
製品仕様の電源電圧（１．５Ｖ〜５Ｖ）に対応する絶縁
耐圧と動作電圧を設定することができる。
【００３７】なお、これまでの実施例中では、有機系強
誘電体膜としてＰ（ＶＤＦ／ＴｒＦＥ）を用いたが、他
に、トリフルオロエチレンを含まないＰＶＤＦ及び公知
なセラミック材料（望ましくはＰＺＴ）を組織中に含む
ＰＶＤＦコンポジットでも本発明の効果は得られる。
誘電体膜としてＰ（ＶＤＦ／ＴｒＦＥ）を用いたが、他
に、トリフルオロエチレンを含まないＰＶＤＦ及び公知
なセラミック材料（望ましくはＰＺＴ）を組織中に含む
ＰＶＤＦコンポジットでも本発明の効果は得られる。
【００３８】また、本発明の顕著な特徴として、強誘電
体層のＰ（ＶＤＦ／ＴｒＦＥ）（４２）の形成には、通
常のアルミニウム配線のプロセス温度を越えるような温
度が必要でない（前述した五酸化タンタル等の特殊なバ
リア層形成が必要な場合を除く）。このため、通常のＰ
ＺＴ等のセラミクス系材料で要求される白金等の特殊金
属が不要である。言い換えると、本発明によれば少なく
とも３００度の耐熱性のある導電性材料は、すべて用い
ることができ、実施例中のアルミニウム、タングステン
は、すべて別の材料であっても本発明を実施することは
可能である。
体層のＰ（ＶＤＦ／ＴｒＦＥ）（４２）の形成には、通
常のアルミニウム配線のプロセス温度を越えるような温
度が必要でない（前述した五酸化タンタル等の特殊なバ
リア層形成が必要な場合を除く）。このため、通常のＰ
ＺＴ等のセラミクス系材料で要求される白金等の特殊金
属が不要である。言い換えると、本発明によれば少なく
とも３００度の耐熱性のある導電性材料は、すべて用い
ることができ、実施例中のアルミニウム、タングステン
は、すべて別の材料であっても本発明を実施することは
可能である。
【００３９】
【発明の効果】以上述べたように、本発明によれば、高
速書き込み可能な不揮発性半導体記憶装置を安価に製造
することができた。
速書き込み可能な不揮発性半導体記憶装置を安価に製造
することができた。
【図１】本発明の一実施例の半導体記憶装置の断面図。
【図２】本発明の一実施例の半導体記憶装置の製造工程
を示すためのその断面図。
を示すためのその断面図。
【図３】本発明の一実施例の半導体記憶装置の製造工程
を示すためのその断面図。
を示すためのその断面図。
【図４】本発明の一実施例の半導体記憶装置の製造工程
を示すためのその断面図。
を示すためのその断面図。
【図５】本発明の一実施例の半導体記憶装置の製造工程
を示すためのその断面図。
を示すためのその断面図。
【図６】本発明の一実施例の半導体記憶装置の製造工程
を示すためのその断面図。
を示すためのその断面図。
【図７】本発明の一実施例の半導体記憶装置の製造工程
を示すためのその断面図。
を示すためのその断面図。
【図８】本発明の一実施例の半導体記憶装置の製造工程
を示すためのその断面図。
を示すためのその断面図。
【図９】本発明の一実施例の半導体記憶装置の製造工程
を示すためのその断面図。
を示すためのその断面図。
【図１０】本発明の一実施例の半導体記憶装置の製造工
程を示すためのその断面図。
程を示すためのその断面図。
【図１１】本発明の一実施例の半導体記憶装置の製造工
程を示すためのその断面図。
程を示すためのその断面図。
【図１２】本発明の一実施例の半導体記憶装置の製造工
程を示すためのその断面図。
程を示すためのその断面図。
【図１３】本発明の半導体記憶装置のコンデンサの分極
−電界特性図。
−電界特性図。
【図１４】本発明の半導体記憶装置のコンデンサの残留
分極−電圧特性図。
分極−電圧特性図。
【図１５】本発明の他の実施例の半導体記憶装置の断面
図。
図。
【図１６】本発明の他の実施例の半導体記憶装置の製造
工程を示すためのその断面図。
工程を示すためのその断面図。
【図１７】本発明の他の実施例の半導体記憶装置の製造
工程を示すためのその断面図。
工程を示すためのその断面図。
【図１８】本発明の他の実施例の半導体記憶装置の製造
工程を示すためのその断面図。
工程を示すためのその断面図。
【図１９】本発明の他の実施例の半導体記憶装置の製造
工程を示すためのその断面図。
工程を示すためのその断面図。
【図２０】本発明の他の実施例の半導体記憶装置の製造
工程を示すためのその断面図。
工程を示すためのその断面図。
【図２１】本発明の他の実施例の半導体記憶装置の製造
工程を示すためのその断面図。
工程を示すためのその断面図。
１…半導体基板 ２…素子分離酸化膜 ３、６、７…ゲート電極 ４、５…Ｎ型拡散層 ８、１２、１８、２４…層間絶縁膜 ９、１３、１４、１９、２０、２５…コンタクトプラグ １０、１１、１５、１６、１７、２１、２２、２３…配
線 ２６…上部電極 ２７…下部電極 ２７’…アルミニウム ３２…燐ガラス膜 ４０…ＳｉＯ2 ４１、４３、４４…バリア酸化膜 ４２…Ｐ（ＶＤＦ／ＴｒＦＥ） ４５…チタンシリカ膜
線 ２６…上部電極 ２７…下部電極 ２７’…アルミニウム ３２…燐ガラス膜 ４０…ＳｉＯ2 ４１、４３、４４…バリア酸化膜 ４２…Ｐ（ＶＤＦ／ＴｒＦＥ） ４５…チタンシリカ膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 (72)発明者 小林 伸好 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (17)
- 【請求項１】記憶容量の誘電体層として有機強誘電体を
含むことを特徴とする半導体記憶装置。 - 【請求項２】上記有機強誘電体は、ポリ弗化ビニリデン
及び弗化ビニリデンとトリフルオロエチレンの共重合物
からなる群から選ばれた少なくとも一種の有機強誘電体
であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】上記誘電体層は、チタン酸鉛とポリ弗化ビ
ニリデンとを含むことを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項４】上記誘電体層は、チタン酸ジルコニウム酸
鉛とポリ弗化ビニリデンとを含むことを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項５】上記記憶容量は、該記憶容量に接続される
配線以外のすべての配線層よりも上部に配置されたこと
を特徴とする請求項１から４のいずれか一に記載の半導
体記憶装置。 - 【請求項６】上記記憶容量は、少なくとも３層の配線層
よりも上部に配置されたことを特徴とする請求項１から
４のいずれか一に記載の半導体記憶装置。 - 【請求項７】上記記憶容量を構成する２つの電極の内の
少なくとも一方と上記記憶容量の誘電体層は、バリア層
を介して配置されていることを特徴とする請求項１から
６のいずれか一に記載の半導体記憶装置。 - 【請求項８】上記バリア層は、上記バリア層と上記電極
との伝導帯下端のエネルギー差が、上記誘電体と上記電
極の間の伝導帯下端のエネルギー差よりも大きい材料か
らなることを特徴とする請求項７記載の半導体記憶装
置。 - 【請求項９】上記バリア層は、シリコン酸化物からなる
ことを特徴とする請求項７又は８記載の半導体記憶装
置。 - 【請求項１０】上記バリア層は、シリコン窒化物からな
ることを特徴とする請求項７又は８記載の半導体記憶装
置。 - 【請求項１１】上記バリア層は、タンタル酸化物、ニオ
ブ酸化物、イットリウム酸化物、チタン酸化物及びジル
コニウム酸化物からなる群から選ばれた少なくとも一種
の酸化物又はこれらの酸化物、シリコン酸化物及びシリ
コン窒化物なる群から選ばれた少なくとも一種の酸化物
からなることを特徴とする請求項７又は８記載の半導体
記憶装置。 - 【請求項１２】上記記憶容量の誘電体層は、絶縁層上に
配置され、上記記憶容量を構成する下部電極は、該絶縁
層に埋め込まれ、上記下部電極と上記絶縁層の上部表面
が平坦な一つの平面を構成することを特徴とする請求項
１から１１のいずれか一に記載の半導体記憶装置。 - 【請求項１３】上記記憶容量の誘電体層と上記下部電極
は、バリア層を介して配置され、該バリア層の上部表面
が平坦であることを特徴とする請求項１２記載の半導体
記憶装置。 - 【請求項１４】上記記憶容量を構成する電極の少なくと
も一方は、アルミニウムを主成分とする層、タングステ
ンを主成分とする層及び窒化チタンを主成分とする層か
らなる群から選ばれた少なくとも１つの層を有すること
を特徴とする請求項１から１３のいずれか一に記載の半
導体記憶装置。 - 【請求項１５】上記記憶容量を構成する電極の内の上部
電極の周辺部は、上記誘電体層の周辺部よりも内側にあ
ることを特徴とする請求項１から１４のいずれか一に記
載の半導体記憶装置。 - 【請求項１６】有機強誘電体を誘電体層として含む記憶
容量を５００℃以下の温度で形成することを特徴とする
半導体記憶装置の製造方法。 - 【請求項１７】上記記憶容量の形成は、半導体基板にト
ランジスタ層を形成し、該トランジスタ層の上に、少な
くとも３層の配線層とそれらの上下を電気的に接続する
コンタクトプラグを形成して後に行なうことを特徴とす
る請求項１６記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172022A JPH1022470A (ja) | 1996-07-02 | 1996-07-02 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172022A JPH1022470A (ja) | 1996-07-02 | 1996-07-02 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022470A true JPH1022470A (ja) | 1998-01-23 |
Family
ID=15934078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8172022A Pending JPH1022470A (ja) | 1996-07-02 | 1996-07-02 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022470A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1006583A1 (en) * | 1998-12-01 | 2000-06-07 | Rohm Co., Ltd. | Ferroelectric memory device and method for manufacturing same |
| JP2001127259A (ja) * | 1999-10-25 | 2001-05-11 | Seiko Epson Corp | 不揮発性メモリ素子の製造方法 |
| JP2001345431A (ja) * | 2000-05-31 | 2001-12-14 | Japan Science & Technology Corp | 有機強誘電体薄膜及び半導体デバイス |
| KR100335399B1 (ko) * | 1998-10-29 | 2002-07-18 | 박종섭 | 강유전체램 소자의 제조방법 |
| US6603203B2 (en) | 1998-03-04 | 2003-08-05 | Nec Electronics Corporation | Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same |
| JP2004511909A (ja) * | 2000-10-10 | 2004-04-15 | エーエスエム インターナショナル エヌ．ヴェー． | 誘電体界面被膜およびその方法 |
| US6878980B2 (en) | 2001-11-23 | 2005-04-12 | Hans Gude Gudesen | Ferroelectric or electret memory circuit |
| JP2005510078A (ja) * | 2001-11-23 | 2005-04-14 | シン フイルム エレクトロニクス エイエスエイ | 強誘電体又はエレクトレットメモリ回路 |
| JP2005311312A (ja) * | 2004-04-23 | 2005-11-04 | Hynix Semiconductor Inc | 不揮発性強誘電体垂直電極セルと垂直電極セルを利用した不揮発性強誘電体メモリ装置、及びその垂直電極セルの製造方法 |
| US7126176B2 (en) | 2002-03-01 | 2006-10-24 | Hans Gude Gudesen | Memory cell |
| JP2007531329A (ja) * | 2004-03-31 | 2007-11-01 | インテル コーポレイション | ポリマーメモリ装置の金属窒化物電極及び金属酸化物電極内への電子トラップ生成 |
| JP2008527690A (ja) * | 2004-12-30 | 2008-07-24 | シン フイルム エレクトロニクス エイエスエイ | メモリ・デバイス製造方法 |
| KR100955841B1 (ko) | 2008-06-12 | 2010-05-04 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| US7727777B2 (en) | 2002-05-31 | 2010-06-01 | Ebrahim Andideh | Forming ferroelectric polymer memories |
| JP2010251770A (ja) * | 2002-06-28 | 2010-11-04 | Palo Alto Research Center Inc | 有機強誘電メモリーセル |
| JP2011508963A (ja) * | 2007-12-21 | 2011-03-17 | ウードゥヴェ セミコンダクターズ | Ｐ（ＶＤＦ／ＴｒＦＥ）共重合体層センサの製造方法および対応するセンサ |
-
1996
- 1996-07-02 JP JP8172022A patent/JPH1022470A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603203B2 (en) | 1998-03-04 | 2003-08-05 | Nec Electronics Corporation | Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same |
| KR100335399B1 (ko) * | 1998-10-29 | 2002-07-18 | 박종섭 | 강유전체램 소자의 제조방법 |
| EP1006583A1 (en) * | 1998-12-01 | 2000-06-07 | Rohm Co., Ltd. | Ferroelectric memory device and method for manufacturing same |
| US6903397B2 (en) | 1999-10-25 | 2005-06-07 | Seiko Epson Corporation | Method for manufacturing non-volatile memory device and non-volatile memory device and semiconductor device |
| JP2001127259A (ja) * | 1999-10-25 | 2001-05-11 | Seiko Epson Corp | 不揮発性メモリ素子の製造方法 |
| JP2001345431A (ja) * | 2000-05-31 | 2001-12-14 | Japan Science & Technology Corp | 有機強誘電体薄膜及び半導体デバイス |
| JP2004511909A (ja) * | 2000-10-10 | 2004-04-15 | エーエスエム インターナショナル エヌ．ヴェー． | 誘電体界面被膜およびその方法 |
| US6878980B2 (en) | 2001-11-23 | 2005-04-12 | Hans Gude Gudesen | Ferroelectric or electret memory circuit |
| JP2005510078A (ja) * | 2001-11-23 | 2005-04-14 | シン フイルム エレクトロニクス エイエスエイ | 強誘電体又はエレクトレットメモリ回路 |
| US7126176B2 (en) | 2002-03-01 | 2006-10-24 | Hans Gude Gudesen | Memory cell |
| US7727777B2 (en) | 2002-05-31 | 2010-06-01 | Ebrahim Andideh | Forming ferroelectric polymer memories |
| JP2010251770A (ja) * | 2002-06-28 | 2010-11-04 | Palo Alto Research Center Inc | 有機強誘電メモリーセル |
| JP2007531329A (ja) * | 2004-03-31 | 2007-11-01 | インテル コーポレイション | ポリマーメモリ装置の金属窒化物電極及び金属酸化物電極内への電子トラップ生成 |
| JP4750103B2 (ja) * | 2004-03-31 | 2011-08-17 | インテル コーポレイション | ポリマーメモリ装置の金属窒化物電極及び金属酸化物電極内への電子トラップ生成 |
| JP2005311312A (ja) * | 2004-04-23 | 2005-11-04 | Hynix Semiconductor Inc | 不揮発性強誘電体垂直電極セルと垂直電極セルを利用した不揮発性強誘電体メモリ装置、及びその垂直電極セルの製造方法 |
| US8372662B2 (en) | 2004-04-23 | 2013-02-12 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric perpendicular electrode cell, FeRAM having the cell and method for manufacturing the cell |
| JP2008527690A (ja) * | 2004-12-30 | 2008-07-24 | シン フイルム エレクトロニクス エイエスエイ | メモリ・デバイス製造方法 |
| JP2011508963A (ja) * | 2007-12-21 | 2011-03-17 | ウードゥヴェ セミコンダクターズ | Ｐ（ＶＤＦ／ＴｒＦＥ）共重合体層センサの製造方法および対応するセンサ |
| KR100955841B1 (ko) | 2008-06-12 | 2010-05-04 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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