JPH0658912B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH0658912B2 JPH0658912B2 JP60096422A JP9642285A JPH0658912B2 JP H0658912 B2 JPH0658912 B2 JP H0658912B2 JP 60096422 A JP60096422 A JP 60096422A JP 9642285 A JP9642285 A JP 9642285A JP H0658912 B2 JPH0658912 B2 JP H0658912B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は各種半導体集積回路等に使用されるバイポーラ
トランジスタの製造方法に関するものである。
トランジスタの製造方法に関するものである。
従来半導体集積回路の高密度化・高速化を目的としたバ
イポーラトランジスタとして第２７図に示すようなもの
がある（エレクトロニクス・レター（Ｅlectronics Ｌe
tter）４月１４日号、Vol.19，No.８，ｐ．283−284，1
983）。同図において、１はＰ−シリコン基板、２はソ
ース領域を構成するＮ形エピタキシヤル層、３はＮ＋埋
め込み層、４Ａ〜４Ｅは酸化膜、５はＰ＋チヤネルカツ
ト層、６はベース領域、７はベース補償領域、８はエミ
ツタ領域、破線で囲んだ領域９は真性トランジスタ領
域、１０はベース電極、１１はエミツタ電極、１２はコ
レクタ電極、１３はＰ形不純物を含んだ多結晶シリコン
層、14Ａ，14ＢはＮ形不純物を含んだ多結晶シリコン
層、１５は窒化膜である。
イポーラトランジスタとして第２７図に示すようなもの
がある（エレクトロニクス・レター（Ｅlectronics Ｌe
tter）４月１４日号、Vol.19，No.８，ｐ．283−284，1
983）。同図において、１はＰ−シリコン基板、２はソ
ース領域を構成するＮ形エピタキシヤル層、３はＮ＋埋
め込み層、４Ａ〜４Ｅは酸化膜、５はＰ＋チヤネルカツ
ト層、６はベース領域、７はベース補償領域、８はエミ
ツタ領域、破線で囲んだ領域９は真性トランジスタ領
域、１０はベース電極、１１はエミツタ電極、１２はコ
レクタ電極、１３はＰ形不純物を含んだ多結晶シリコン
層、14Ａ，14ＢはＮ形不純物を含んだ多結晶シリコン
層、１５は窒化膜である。
第２７図の構成において、トランジスタの動作に本来必
要不可欠なのは領域９の範囲であり、ベース、コレク
タ、エミツタの各電極をこの領域のできるだけ近くから
引き出せれば、寄性容量・抵抗を小さくできる。ところ
が、各電極間の絶縁、マスク合せの余裕を見込むと、ト
ランジスタの大きさは領域９よりもはるかに大きくなつ
てしまう。第２７図は１μｍルールを適用した例である
が、多結晶シリコン層14Ａからなるエミツタ引き出し電
極および多結晶シリコン層１３からなるベース引き出し
電極とはセルフアライン化され、特性を損うことなく基
板表面から相互に近接して引き出されているものの、エ
ミツタとコレクタ電極間は、電極形成前の下地を形成す
る際のホトリソグラフイパターン形成ルールで決まるた
め小さくできず、コレクタ領域を構成するＮ＋埋め込み
層３とＰ−シリコン基板１間の接合容量およびトランジ
スタ全体の占有面積が増大し、十分な高速化および高密
度化ができなかつた。さらに、従来同一の基板上にＮＰ
ＮとＰＮＰの両トランジスタを形成してコンプリメンタ
リーバイポーラトランジスタを構成しようとする場合に
は、高性能化のために両トランジスタを第１図に示すよ
うなバーテイカル構造とするとプロセスが繁雑になり、
他方プロセスを繁雑にしないようにＮＰＮトランジスタ
をバーテイカル、ＰＮＰトランジスタをラテラル構造と
すると、ＰＮＰトランジスタの性能を高くできないとい
う問題があつた。
要不可欠なのは領域９の範囲であり、ベース、コレク
タ、エミツタの各電極をこの領域のできるだけ近くから
引き出せれば、寄性容量・抵抗を小さくできる。ところ
が、各電極間の絶縁、マスク合せの余裕を見込むと、ト
ランジスタの大きさは領域９よりもはるかに大きくなつ
てしまう。第２７図は１μｍルールを適用した例である
が、多結晶シリコン層14Ａからなるエミツタ引き出し電
極および多結晶シリコン層１３からなるベース引き出し
電極とはセルフアライン化され、特性を損うことなく基
板表面から相互に近接して引き出されているものの、エ
ミツタとコレクタ電極間は、電極形成前の下地を形成す
る際のホトリソグラフイパターン形成ルールで決まるた
め小さくできず、コレクタ領域を構成するＮ＋埋め込み
層３とＰ−シリコン基板１間の接合容量およびトランジ
スタ全体の占有面積が増大し、十分な高速化および高密
度化ができなかつた。さらに、従来同一の基板上にＮＰ
ＮとＰＮＰの両トランジスタを形成してコンプリメンタ
リーバイポーラトランジスタを構成しようとする場合に
は、高性能化のために両トランジスタを第１図に示すよ
うなバーテイカル構造とするとプロセスが繁雑になり、
他方プロセスを繁雑にしないようにＮＰＮトランジスタ
をバーテイカル、ＰＮＰトランジスタをラテラル構造と
すると、ＰＮＰトランジスタの性能を高くできないとい
う問題があつた。
このような問題点を解決するために、本発明によるバイ
ポーラトランジスタの製造方法は、半導体基板上にフイ
ールド絶縁膜を介して形成した第１の多結晶シリコン層
の一部に第２導電形の不純物を導入し、この不純物添加
領域に隣接する部分の無添加領域を除去して溝を形成し
た後、残つた無添加領域に第１導電形の不純物を導入
し、溝からフイールド絶縁膜をサイドエツチして第１の
多結晶シリコン層の第１および第２導電形不純物添加領
域下面の一部を露出させた後、サイドエツチ部の第１お
よび第２導電形不純物添加領域下の部分を第２の多結晶
シリコン層で埋めるとともに溝下の第１導電形を有する
第１の半導体領域表面に第２導電形の不純物を導入して
第２の半導体領域を形成し、異方性エツチングの利用に
より溝側面部のみに第３の多結晶シリコン層を形成する
とともに第２の半導体領域表面を露出させ、そこに第１
導電形の第４の多結晶シリコン層を埋めた後、当該第４
の多結晶シリコン層から第２の半導体領域表面に第１の
不純物を導入して第３の半導体領域を形成するものであ
る。なお、多結晶シリコンの代りにシリサイドを用いて
もよい。
ポーラトランジスタの製造方法は、半導体基板上にフイ
ールド絶縁膜を介して形成した第１の多結晶シリコン層
の一部に第２導電形の不純物を導入し、この不純物添加
領域に隣接する部分の無添加領域を除去して溝を形成し
た後、残つた無添加領域に第１導電形の不純物を導入
し、溝からフイールド絶縁膜をサイドエツチして第１の
多結晶シリコン層の第１および第２導電形不純物添加領
域下面の一部を露出させた後、サイドエツチ部の第１お
よび第２導電形不純物添加領域下の部分を第２の多結晶
シリコン層で埋めるとともに溝下の第１導電形を有する
第１の半導体領域表面に第２導電形の不純物を導入して
第２の半導体領域を形成し、異方性エツチングの利用に
より溝側面部のみに第３の多結晶シリコン層を形成する
とともに第２の半導体領域表面を露出させ、そこに第１
導電形の第４の多結晶シリコン層を埋めた後、当該第４
の多結晶シリコン層から第２の半導体領域表面に第１の
不純物を導入して第３の半導体領域を形成するものであ
る。なお、多結晶シリコンの代りにシリサイドを用いて
もよい。
第１の多結晶シリコンまたはシリサイド層に形成した溝
を利用し、当該溝からフイールド絶縁膜をサイドエツチ
してその部分の所定の領域を選択的に第２の多結晶シリ
コンまたはシリサイド層で埋めることによりコレクタお
よびベース各引き出し電極が形成され、また上記溝を覆
つて形成した第３の絶縁膜および第３の多結晶シリコン
またはシリサイド層に異方性エツチングを施し、溝側面
部のみ残して他は除去するとともに溝中央部に半導体表
面を露出させ、そこに第４の多結晶シリコンまたはシリ
サイド層を埋めることによりエミツタ引き出し電極が形
成され、相互に絶縁膜で分離された各引き出し電極がセ
ルフアラインで同一開口部に形成されることとなる。
を利用し、当該溝からフイールド絶縁膜をサイドエツチ
してその部分の所定の領域を選択的に第２の多結晶シリ
コンまたはシリサイド層で埋めることによりコレクタお
よびベース各引き出し電極が形成され、また上記溝を覆
つて形成した第３の絶縁膜および第３の多結晶シリコン
またはシリサイド層に異方性エツチングを施し、溝側面
部のみ残して他は除去するとともに溝中央部に半導体表
面を露出させ、そこに第４の多結晶シリコンまたはシリ
サイド層を埋めることによりエミツタ引き出し電極が形
成され、相互に絶縁膜で分離された各引き出し電極がセ
ルフアラインで同一開口部に形成されることとなる。
第１図(A)は本発明により製造されるバイポーラトラン
ジスタの一例を示す断面図、同図(B)は電極の配置を示
す平面図であり、同図(B)は同図(A)のＢ−Ｂ断面図に相
当する。同図において、第２７図中の各部と対応する部
分は同一記号を用いて示してあるが、両図を対比して明
らかなように、本実施例では酸化膜４Ａおよび窒化膜１
５に形成された同一の開口部の対抗する縁部からＰ形不
純物を含んだ多結晶シリコン層１３によりベース、Ｎ形
不純物を含んだ多結晶シリコン層１４Ｂによりコレクタ
がそれぞれ引き出され、さらに同一開口部の上記ベース
およびコレクタ引き出し部の間からＮ形不純物を含んだ
多結晶シリコン層１４Ａによりエミツタがそれぞれ引き
出されており、各引き出し電極間は、酸化膜４Ｂ，４
Ｄ，４Ｅにより相互に絶縁されている。しかもこれらは
以下に詳述するようにすべてセルフアラインで形成さ
れ、多結晶シリコン層１４Ａがエミツタ領域８形成のた
めの拡散源となつており、ベース、コレクタのコンタク
ト幅が０．５μｍ以下にできるとともに、エミツタの幅
も容易に０．５μｍ以下にできる。このため、エミツ
タ、コレクタ、ベースを含めたトランジスタの幅を従来
構造の約１／２にでき、トランジスタの動作に不要な領
域は極力小さくできる。したがつてベース−コレクタ容
易およびコレクタ−基板間容易を減少でき、高速動作が
可能となる。なおコレクタ拡散層１６は本実施例では多
結晶シリコン層１４Ｂを拡散源としてＮ形エピタキシヤ
ル層２中に形成される。
ジスタの一例を示す断面図、同図(B)は電極の配置を示
す平面図であり、同図(B)は同図(A)のＢ−Ｂ断面図に相
当する。同図において、第２７図中の各部と対応する部
分は同一記号を用いて示してあるが、両図を対比して明
らかなように、本実施例では酸化膜４Ａおよび窒化膜１
５に形成された同一の開口部の対抗する縁部からＰ形不
純物を含んだ多結晶シリコン層１３によりベース、Ｎ形
不純物を含んだ多結晶シリコン層１４Ｂによりコレクタ
がそれぞれ引き出され、さらに同一開口部の上記ベース
およびコレクタ引き出し部の間からＮ形不純物を含んだ
多結晶シリコン層１４Ａによりエミツタがそれぞれ引き
出されており、各引き出し電極間は、酸化膜４Ｂ，４
Ｄ，４Ｅにより相互に絶縁されている。しかもこれらは
以下に詳述するようにすべてセルフアラインで形成さ
れ、多結晶シリコン層１４Ａがエミツタ領域８形成のた
めの拡散源となつており、ベース、コレクタのコンタク
ト幅が０．５μｍ以下にできるとともに、エミツタの幅
も容易に０．５μｍ以下にできる。このため、エミツ
タ、コレクタ、ベースを含めたトランジスタの幅を従来
構造の約１／２にでき、トランジスタの動作に不要な領
域は極力小さくできる。したがつてベース−コレクタ容
易およびコレクタ−基板間容易を減少でき、高速動作が
可能となる。なおコレクタ拡散層１６は本実施例では多
結晶シリコン層１４Ｂを拡散源としてＮ形エピタキシヤ
ル層２中に形成される。
次に、上記構成を実現するための製造プロセスの一例を
第２図ないし第１８図を用いて説明する。各図とも(A)
は第１図(B)のＡ−Ａ断面図に相当する断面図（第９図
(A)ないし第１８図(A)）または同断面を斜め上方から見
た断面斜視図（第２図(A)ないし第８図(A)）であり、
(B)は第１図(B)のＢ−Ｂ断面図に相当する断面図であ
る。
第２図ないし第１８図を用いて説明する。各図とも(A)
は第１図(B)のＡ−Ａ断面図に相当する断面図（第９図
(A)ないし第１８図(A)）または同断面を斜め上方から見
た断面斜視図（第２図(A)ないし第８図(A)）であり、
(B)は第１図(B)のＢ−Ｂ断面図に相当する断面図であ
る。
Ｐ−シリコン基板１に対し、通常の方法によりＮ＋埋め
込み層３およびＮ形エピタキシヤル層２ならびにＰ＋チ
ヤネルカツト層５を形成し、平坦化ＬＯＣＯＳ法を用い
て厚い酸化膜（ＳiＯ2膜）１７を形成するとともにフイ
ールド絶縁膜となる薄い酸化膜１７Ａを形成する。さら
に全面に窒化膜（Ｓi3Ｎ4膜）１８を形成する（第２
図）。
込み層３およびＮ形エピタキシヤル層２ならびにＰ＋チ
ヤネルカツト層５を形成し、平坦化ＬＯＣＯＳ法を用い
て厚い酸化膜（ＳiＯ2膜）１７を形成するとともにフイ
ールド絶縁膜となる薄い酸化膜１７Ａを形成する。さら
に全面に窒化膜（Ｓi3Ｎ4膜）１８を形成する（第２
図）。
次に、全面に無添加多結晶シリコン層１９を形成し、不
要な領域を選択的に酸化して酸化膜２０とする（第３
図）。次いでＣＶＤ法により酸化膜２１、窒化膜２２お
よび多結晶シリコン層２３を順次形成し、多結晶シリコ
ン層２３および窒化膜２２をその一端が薄いフイールド
絶縁膜下のＮ形エピタキシヤル層２上に位置するように
パターニングしてイオン注入マスクを形成する（第４
図）。次に、全面にＰ形不純物であるボロンをイオン注
入すると、多結晶シリコン層２３および窒化膜22でマス
クされない領域の多結晶シリコン層１９のみにボロンが
注入されＰ形不純物添加多結晶シリコン層１９Ａとな
る。なお多結晶シリコン層２３にはポロンが注入されて
ポロン添加多結晶シリコン層２３Ａとなる（第５図）。
このボロン添加多結晶シリコン層２３Ａをウエツトエツ
チングまたはドライエツチングで除去した後に、窒化膜
２２をマスクとして酸化膜２１をエツチングし、無添加
多結晶シリコン層１９の表面が一部露出するようにす
る。この露出部分を２４で示す（第６図）。次に、窒化
膜２２を除去した後、無添加多結晶シリコンの方がボロ
ン添加多結晶シリコンに比してエツチング速度が１桁程
度早くなるエツチング液、例えば水酸化カリウムを用い
てエツチングを行ない、トランジスタの活性領域の範囲
を決める溝25を形成し、その後酸化膜２１を除去する
（第７図）。
要な領域を選択的に酸化して酸化膜２０とする（第３
図）。次いでＣＶＤ法により酸化膜２１、窒化膜２２お
よび多結晶シリコン層２３を順次形成し、多結晶シリコ
ン層２３および窒化膜２２をその一端が薄いフイールド
絶縁膜下のＮ形エピタキシヤル層２上に位置するように
パターニングしてイオン注入マスクを形成する（第４
図）。次に、全面にＰ形不純物であるボロンをイオン注
入すると、多結晶シリコン層２３および窒化膜22でマス
クされない領域の多結晶シリコン層１９のみにボロンが
注入されＰ形不純物添加多結晶シリコン層１９Ａとな
る。なお多結晶シリコン層２３にはポロンが注入されて
ポロン添加多結晶シリコン層２３Ａとなる（第５図）。
このボロン添加多結晶シリコン層２３Ａをウエツトエツ
チングまたはドライエツチングで除去した後に、窒化膜
２２をマスクとして酸化膜２１をエツチングし、無添加
多結晶シリコン層１９の表面が一部露出するようにす
る。この露出部分を２４で示す（第６図）。次に、窒化
膜２２を除去した後、無添加多結晶シリコンの方がボロ
ン添加多結晶シリコンに比してエツチング速度が１桁程
度早くなるエツチング液、例えば水酸化カリウムを用い
てエツチングを行ない、トランジスタの活性領域の範囲
を決める溝25を形成し、その後酸化膜２１を除去する
（第７図）。
次に熱酸化を行なつて酸化膜２６を形成した後、Ｎ形不
純物を導入するための窓２７をあける加工を行なう（第
８図）。次いで全面にＮ形不純物としてヒ素またはリン
をイオン注入またはドープドオキサイド法で導入し無添
加多結晶シリコン層19をＮ形不純物添加多結晶シリコン
層１９Ｂとし、熱処理後、追加の酸化を行なつて酸化膜
２８を形成する。次いで全面に窒化膜２９および多結晶
シリコン層３０を順次形成し、引続きＢ−Ｂ断面につい
ては活性領域となる溝の端部が十分露出するように、他
方Ａ−Ａ断面については溝の端部がカバーされるよう
に、多結晶シリコン層３０の窓あけを行なう（第９
図）。次に多結晶シリコン層30をマスクとして窒化膜２
９のエツチングを行なつた後（第１０図）、多結晶シリ
コン層３０を除去する。このとき、活性領域となる溝の
底部は酸化膜１７Ａで保護されており、またベース、コ
レクタの引き出し電極となる多結晶シリコン層19Ａ，１
９Ｂもこの段階ではまだ露出しない状態で窒化膜１８，
酸化膜２８により保護されている。
純物を導入するための窓２７をあける加工を行なう（第
８図）。次いで全面にＮ形不純物としてヒ素またはリン
をイオン注入またはドープドオキサイド法で導入し無添
加多結晶シリコン層19をＮ形不純物添加多結晶シリコン
層１９Ｂとし、熱処理後、追加の酸化を行なつて酸化膜
２８を形成する。次いで全面に窒化膜２９および多結晶
シリコン層３０を順次形成し、引続きＢ−Ｂ断面につい
ては活性領域となる溝の端部が十分露出するように、他
方Ａ−Ａ断面については溝の端部がカバーされるよう
に、多結晶シリコン層３０の窓あけを行なう（第９
図）。次に多結晶シリコン層30をマスクとして窒化膜２
９のエツチングを行なつた後（第１０図）、多結晶シリ
コン層３０を除去する。このとき、活性領域となる溝の
底部は酸化膜１７Ａで保護されており、またベース、コ
レクタの引き出し電極となる多結晶シリコン層19Ａ，１
９Ｂもこの段階ではまだ露出しない状態で窒化膜１８，
酸化膜２８により保護されている。
次いで、Ａ−Ａ断面上で溝部分の窒化膜１８，２９が１
０％程度オーバーエツチングされる条件で窒化膜のエツ
チングを行なう。このとき、Ｂ−Ｂ断面上では窒化膜１
８が３１で示すようにサイドエツチングされ、ベース、
コレクタ引き出し電極となる多結晶シリコン層19Ａ，１
９Ｂの下面が露出する（第１１図）。次に、露出した酸
化膜１７Ａを除去した後、サイドエツチング部３１を埋
めるため、減圧ＣＶＤ法等により全面に無添加多結晶シ
リコン層３２を形成する（第１２図）。次いで等方的な
エツチングによりこの多結晶シリコン層３２を除去する
が、このときオーバーエツチングを１０％程度とすれ
ば、Ｂ−Ｂ断面上で上記サイドエツチング部３１は多結
晶シリコン層32で埋められるが、Ａ−Ａ断面上には多結
晶シリコン層３２が残らない（第１３図）。このように
してベース、コレクタの各引き出し電極となる多結晶シ
リコン層が、同一の開口部の対向する縁部に形成され
る。
０％程度オーバーエツチングされる条件で窒化膜のエツ
チングを行なう。このとき、Ｂ−Ｂ断面上では窒化膜１
８が３１で示すようにサイドエツチングされ、ベース、
コレクタ引き出し電極となる多結晶シリコン層19Ａ，１
９Ｂの下面が露出する（第１１図）。次に、露出した酸
化膜１７Ａを除去した後、サイドエツチング部３１を埋
めるため、減圧ＣＶＤ法等により全面に無添加多結晶シ
リコン層３２を形成する（第１２図）。次いで等方的な
エツチングによりこの多結晶シリコン層３２を除去する
が、このときオーバーエツチングを１０％程度とすれ
ば、Ｂ−Ｂ断面上で上記サイドエツチング部３１は多結
晶シリコン層32で埋められるが、Ａ−Ａ断面上には多結
晶シリコン層３２が残らない（第１３図）。このように
してベース、コレクタの各引き出し電極となる多結晶シ
リコン層が、同一の開口部の対向する縁部に形成され
る。
次に、熱酸化により溝内面に薄い酸化膜３３を形成す
る。このときの熱処理により不純物添加多結晶シリコン
19Ａ，１９Ｂに接する無添加多結晶シリコン層３２には
不純物が導入され、それぞれＰ形不純物添加多結晶シリ
コン層３２ＡおよびＮ形不純物添加多結晶シリコン層３
２Ｂとなる。次いで上記酸化膜３３を介してボロンをイ
オン注入することによりベース領域３４を形成した後、
エミツタの窓あけをセルフアラインで行なうために、Ｃ
ＶＤ法により酸化膜３５および多結晶シリコン層３６を
順次形成する（第１４図）。次に、まず多結晶シリコン
層３６を異方性エツチング、例えばＲＩＥ（Reactive I
on Etching ）法によりエツチングし、溝側面部のみを
残して除去する（第１５図）。引続き異方性エツチング
および異方性エツチングによるダメージの回復をはかる
ためウエツトエツチングを併用して酸化膜３５，３３に
窓あけを行ない、ベース領域３４のシリコン表面を露出
させた後、全面にＮ形不純物として例えばヒ素を添加し
た多結晶シリコン層３７を形成する（第１６図）。次い
でドライエツチング法により余分なＮ形不純物添加多結
晶シリコン層３７を除去する加工を行なつた後、熱処理
を行ない、多結晶シリコン層３７からベース領域３４の
単結晶シリコン中にＮ形不純物を拡散させエミツタ拡散
領域３８を形成する。このときの熱処理により、多結晶
シリコン層19Ｂ，３２Ｂを拡散源としてコレクタ拡散領
域３９が、また多結晶シリコン層19Ａ，３２Ａを拡散源
としてベース補償領域４０がそれぞれ形成されるととも
に、多結晶シリコン層３７に接した多結晶シリコン層３
６にもヒ素が導入されてＮ形不純物添加多結晶シリコン
層36Ａとなる。その後、酸化膜２８にベース、コレクタ
電極取り出し用の窓４１，４２をあける（第１７図）。
さらにＣＶＤ法により酸化膜４３を形成し、これにエミ
ツタ、ベース、コレクタ電極取り出し用の窓あけを行な
つた後、アルミニウム等の金属からなるコレクタ電極４
４、エミツタ電極４５およびベース電極４６を形成する
（第１８図）。
る。このときの熱処理により不純物添加多結晶シリコン
19Ａ，１９Ｂに接する無添加多結晶シリコン層３２には
不純物が導入され、それぞれＰ形不純物添加多結晶シリ
コン層３２ＡおよびＮ形不純物添加多結晶シリコン層３
２Ｂとなる。次いで上記酸化膜３３を介してボロンをイ
オン注入することによりベース領域３４を形成した後、
エミツタの窓あけをセルフアラインで行なうために、Ｃ
ＶＤ法により酸化膜３５および多結晶シリコン層３６を
順次形成する（第１４図）。次に、まず多結晶シリコン
層３６を異方性エツチング、例えばＲＩＥ（Reactive I
on Etching ）法によりエツチングし、溝側面部のみを
残して除去する（第１５図）。引続き異方性エツチング
および異方性エツチングによるダメージの回復をはかる
ためウエツトエツチングを併用して酸化膜３５，３３に
窓あけを行ない、ベース領域３４のシリコン表面を露出
させた後、全面にＮ形不純物として例えばヒ素を添加し
た多結晶シリコン層３７を形成する（第１６図）。次い
でドライエツチング法により余分なＮ形不純物添加多結
晶シリコン層３７を除去する加工を行なつた後、熱処理
を行ない、多結晶シリコン層３７からベース領域３４の
単結晶シリコン中にＮ形不純物を拡散させエミツタ拡散
領域３８を形成する。このときの熱処理により、多結晶
シリコン層19Ｂ，３２Ｂを拡散源としてコレクタ拡散領
域３９が、また多結晶シリコン層19Ａ，３２Ａを拡散源
としてベース補償領域４０がそれぞれ形成されるととも
に、多結晶シリコン層３７に接した多結晶シリコン層３
６にもヒ素が導入されてＮ形不純物添加多結晶シリコン
層36Ａとなる。その後、酸化膜２８にベース、コレクタ
電極取り出し用の窓４１，４２をあける（第１７図）。
さらにＣＶＤ法により酸化膜４３を形成し、これにエミ
ツタ、ベース、コレクタ電極取り出し用の窓あけを行な
つた後、アルミニウム等の金属からなるコレクタ電極４
４、エミツタ電極４５およびベース電極４６を形成する
（第１８図）。
このように形成されるバイポーラトランジスタの各種の
構造パラメータを第１８図に定義した。すなわちＷＦは
Ａ−Ａ断面上でのベース縁取り領域幅、Ｗccはコレクタ
拡散領域の幅、ＷＥＣはエミツタ拡散領域の幅、ＷBOC
はベース補償領域の幅、ＷＢＣはベース領域の幅、
ＷF′はＢ−Ｂ断面上でのベース縁取り領域の幅、ＷＥ
はエミツタ拡散窓の幅、Ｗｃはコレクタ拡散窓の幅、Ｗ
Ｂはベース補償拡散窓の幅、ＷOX1はエミツタ拡散窓と
コレクタ拡散窓との間隔、ＷOX2はエミツタ拡散窓とベ
ース補償拡散窓との間隔である。
構造パラメータを第１８図に定義した。すなわちＷＦは
Ａ−Ａ断面上でのベース縁取り領域幅、Ｗccはコレクタ
拡散領域の幅、ＷＥＣはエミツタ拡散領域の幅、ＷBOC
はベース補償領域の幅、ＷＢＣはベース領域の幅、
ＷF′はＢ−Ｂ断面上でのベース縁取り領域の幅、ＷＥ
はエミツタ拡散窓の幅、Ｗｃはコレクタ拡散窓の幅、Ｗ
Ｂはベース補償拡散窓の幅、ＷOX1はエミツタ拡散窓と
コレクタ拡散窓との間隔、ＷOX2はエミツタ拡散窓とベ
ース補償拡散窓との間隔である。
また、第１９図に、半導体基板とその上に形成された多
結晶シリコン層および絶縁膜との界面部分を上方から見
た場合に相当する断面構造を示した。図中短い破線で囲
んだ範囲はベース領域を示し、１点鎖線がエミツタ領
域、長い破線がＰ＋多結晶シリコンからの拡散領域、２
点鎖線がＮ＋多結晶シリコンからの拡散領域を示す。ま
た細かい×印を付した部分がＮ＋多結晶シリコンの部
分、つまりエミツタ引き出し電極としての多結晶シリコ
ン層３７およびコレクタ引き出し電極としての多結晶シ
リコン層32Ｂ、・印を付した部分がＰ＋多結晶シリコン
の部分、つまりベース引き出し電極としての多結晶シリ
コン層32Ａを示し、斜線を付した部分がこれらを絶縁す
る酸化膜を示している。
結晶シリコン層および絶縁膜との界面部分を上方から見
た場合に相当する断面構造を示した。図中短い破線で囲
んだ範囲はベース領域を示し、１点鎖線がエミツタ領
域、長い破線がＰ＋多結晶シリコンからの拡散領域、２
点鎖線がＮ＋多結晶シリコンからの拡散領域を示す。ま
た細かい×印を付した部分がＮ＋多結晶シリコンの部
分、つまりエミツタ引き出し電極としての多結晶シリコ
ン層３７およびコレクタ引き出し電極としての多結晶シ
リコン層32Ｂ、・印を付した部分がＰ＋多結晶シリコン
の部分、つまりベース引き出し電極としての多結晶シリ
コン層32Ａを示し、斜線を付した部分がこれらを絶縁す
る酸化膜を示している。
これらの図から明らかなように、ベース拡散領域に対
し、コレクタ拡散領域、エミツタ拡散領域がセルフアラ
インで形成され、同一の開口部からエミツタを挾んでベ
ースおよびコレクタが対向して引き出される構造を有す
るため、第２７図に示したような従来構造に比較してト
ランジスタの占有面積が縮小しコレクタ−基板間容量が
小さくなつて、高速化が達成できる。
し、コレクタ拡散領域、エミツタ拡散領域がセルフアラ
インで形成され、同一の開口部からエミツタを挾んでベ
ースおよびコレクタが対向して引き出される構造を有す
るため、第２７図に示したような従来構造に比較してト
ランジスタの占有面積が縮小しコレクタ−基板間容量が
小さくなつて、高速化が達成できる。
以上、ＮＰＮトランジスタについて説明したが、導電形
を逆にすればＰＮＰトランジスタも全く同様に形成で
き、しかも工程のわずかの変更・追加によつて、ＮＰＮ
トランジスタと同一チツプ上に形成することも可能であ
る。次に、第２０図および第２１図を用いてその一例を
説明する。なお、両図はＢ−Ｂ断面図に相当する断面図
である。
を逆にすればＰＮＰトランジスタも全く同様に形成で
き、しかも工程のわずかの変更・追加によつて、ＮＰＮ
トランジスタと同一チツプ上に形成することも可能であ
る。次に、第２０図および第２１図を用いてその一例を
説明する。なお、両図はＢ−Ｂ断面図に相当する断面図
である。
ＬＯＣＯＳ工程前に、薄い酸化膜を介してＮ形エピタキ
シヤル層２にＰ形不純物をイオン注入し、ＰＮＰトラン
ジスタのＰ形エピタキシヤル層５１を形成する。その
後、ＬＯＣＯＳ工程、薄い酸化膜１７Ａおよび窒化膜１
８の形成を行なう（第２０図）。その後は、第１４図の
薄い酸化膜３３を形成するまでＮＰＮトランジスタの製
造プロセスと共通であるが、酸化膜３３を介してリンを
イオン注入し、ベース領域５２を形成する。次に酸化膜
３５および多結晶シリコン層を順次形成し、異方性エツ
チングおよび酸化膜３５についてはウエツトエツチング
の併用によりエミツタ領域となるべきシリコン表面を露
出させる。次いでボロンを添加した多結晶シリコン層を
形成後、熱処理によりボロンのイオン注入を行なつてエ
ミツタ拡散領域５３を形成するとともにコレクタ拡散領
域５４およびベース補償領域５５を形成する。その後は
ＮＰＮトランジスタの製造プロセスと同様である。金属
電極形成後の構造を第２１図に示す。図中５６，５７が
エミツタ引き出し電極としてのボロン、すなわちＰ形不
純物を含む多結晶シリコン層である。また、本実施例で
はＰ形不純物添加多結晶シリコン19Ａ，３２Ａはコレク
タ引き出し電極を構成しＮ形不純物添加多結晶シリコン
１９Ｂ，３２Ｂがベース引き出し電極を構成している。
シヤル層２にＰ形不純物をイオン注入し、ＰＮＰトラン
ジスタのＰ形エピタキシヤル層５１を形成する。その
後、ＬＯＣＯＳ工程、薄い酸化膜１７Ａおよび窒化膜１
８の形成を行なう（第２０図）。その後は、第１４図の
薄い酸化膜３３を形成するまでＮＰＮトランジスタの製
造プロセスと共通であるが、酸化膜３３を介してリンを
イオン注入し、ベース領域５２を形成する。次に酸化膜
３５および多結晶シリコン層を順次形成し、異方性エツ
チングおよび酸化膜３５についてはウエツトエツチング
の併用によりエミツタ領域となるべきシリコン表面を露
出させる。次いでボロンを添加した多結晶シリコン層を
形成後、熱処理によりボロンのイオン注入を行なつてエ
ミツタ拡散領域５３を形成するとともにコレクタ拡散領
域５４およびベース補償領域５５を形成する。その後は
ＮＰＮトランジスタの製造プロセスと同様である。金属
電極形成後の構造を第２１図に示す。図中５６，５７が
エミツタ引き出し電極としてのボロン、すなわちＰ形不
純物を含む多結晶シリコン層である。また、本実施例で
はＰ形不純物添加多結晶シリコン19Ａ，３２Ａはコレク
タ引き出し電極を構成しＮ形不純物添加多結晶シリコン
１９Ｂ，３２Ｂがベース引き出し電極を構成している。
このようにバーテイカル構造のＰＮＰトランジスタとＰ
ＮＰトランジスタとを同一チツプ上に容易に形成でき、
性能の良いコンプリメンタリーバイポーラトランジスタ
を構成することができる。
ＮＰトランジスタとを同一チツプ上に容易に形成でき、
性能の良いコンプリメンタリーバイポーラトランジスタ
を構成することができる。
さらに、上述した実施例では各引き出し電極を多結晶シ
リコンで形成したが、低抵抗化をはかるために、多結晶
シリコンの一部または全部をシリサイドに置き換えても
よいし、金属を単結晶または多結晶のシリコン上のみの
成長させる選択成長法を利用して一部を金属で形成する
ようにしてもよい。
リコンで形成したが、低抵抗化をはかるために、多結晶
シリコンの一部または全部をシリサイドに置き換えても
よいし、金属を単結晶または多結晶のシリコン上のみの
成長させる選択成長法を利用して一部を金属で形成する
ようにしてもよい。
第２２図ないし第２４図は、一部にシリサイドを用いた
例を示し、いずれもＢ−Ｂ断面に相当する断面図であ
る。図において、エミツタの引き出し電極となるＮ形不
純物添加多結晶シリコン層37を加工した後、これをマス
クとしてエツチングを行ない、ベース引き出し電極とな
るＰ形不純物添加多結晶シリコン層１９Ａおよびコレク
タ引き出し電極となるＮ形不純物添加多結晶シリコン層
１９Ｂの表面を露出させる（第２２図）。その後、熱処
理によりエミツタ拡散領域３８を形成した後、ＣＶＤ法
により酸化膜６１を形成し、異方性エツチング法を施し
てエミツタ引き出し電極の周辺にのみ残るようにする
（第２３図）。次に、Ｐｔなどの金属層を形成し、熱処
理によりシリサイド層６２を形成した後、酸化膜上のシ
リサイド化されずに残つた金属層を除去する（第２４
図）。次に酸化膜４３を形成し、コンタクトの窓あけを
行ない、アルミニウム等のコレクタ電極６３、エミツタ
電極６４およびベース電極６５を形成する（第２５
図）。
例を示し、いずれもＢ−Ｂ断面に相当する断面図であ
る。図において、エミツタの引き出し電極となるＮ形不
純物添加多結晶シリコン層37を加工した後、これをマス
クとしてエツチングを行ない、ベース引き出し電極とな
るＰ形不純物添加多結晶シリコン層１９Ａおよびコレク
タ引き出し電極となるＮ形不純物添加多結晶シリコン層
１９Ｂの表面を露出させる（第２２図）。その後、熱処
理によりエミツタ拡散領域３８を形成した後、ＣＶＤ法
により酸化膜６１を形成し、異方性エツチング法を施し
てエミツタ引き出し電極の周辺にのみ残るようにする
（第２３図）。次に、Ｐｔなどの金属層を形成し、熱処
理によりシリサイド層６２を形成した後、酸化膜上のシ
リサイド化されずに残つた金属層を除去する（第２４
図）。次に酸化膜４３を形成し、コンタクトの窓あけを
行ない、アルミニウム等のコレクタ電極６３、エミツタ
電極６４およびベース電極６５を形成する（第２５
図）。
同様に第２６図は金属の選択成長を用いる例を示す。第
２３図の段階で露出した多結晶シリコン層19Ａ，19Ｂ，
３７の表面に金属層７１を選択成長により形成する。配
線用としては、酸化膜43を形成しコンタクトの窓あけを
行なつた後にアルミニウム等からなる厚い金属層を形成
・加工してコレクタ電極７２、エミツタ電極７３、ベー
ス電極７４とする。
２３図の段階で露出した多結晶シリコン層19Ａ，19Ｂ，
３７の表面に金属層７１を選択成長により形成する。配
線用としては、酸化膜43を形成しコンタクトの窓あけを
行なつた後にアルミニウム等からなる厚い金属層を形成
・加工してコレクタ電極７２、エミツタ電極７３、ベー
ス電極７４とする。
以上説明したように、本発明によれば、同一開口部から
コレクタとベースとを対向させて、かつ、接触すること
無く引き出し、両者の間からエミツタを引き出し、各引
き出し電極間は相互に絶縁膜の厚みのみで分離されるよ
うにしたことにより、トランジスタの占有面積が従来構
造の１／３〜１／４程度に縮小できる。このため、高密
度・高集積のＬＳＩの製造が可能になるとともに、特に
コレクタ−基板間容量が小さくなることから高速動作が
可能となる。また多結晶シリコンまたはシリサイドを引
き出し電極とすることにより、エミツタ、ベース、コレ
クタの各領域が多結晶シリコンまたはシリサイドを介し
て金属電極と接することとなつて金属による食われ現象
から保護されるため、浅い接合を安定して形成すること
ができ、この点でも高速動作に有利となる。さらに、プ
ロセスのわずかな変更・追加のみで、高性能なバーテイ
カル構造のＰＮＰトランジスタとＮＰＮトランジスタと
を同一チツプ上に容易に形成することができるため、従
来工程の複雑さから、あるいは工程の複雑化を避けてラ
テラル構造のＰＮＰトランジスタを使用した場合の性能
の悪さからほとんど注目されていなかつた、高速で低消
費電力化が可能なコンプリメンタリーバイポーラＬＳＩ
の実現が可能となる。
コレクタとベースとを対向させて、かつ、接触すること
無く引き出し、両者の間からエミツタを引き出し、各引
き出し電極間は相互に絶縁膜の厚みのみで分離されるよ
うにしたことにより、トランジスタの占有面積が従来構
造の１／３〜１／４程度に縮小できる。このため、高密
度・高集積のＬＳＩの製造が可能になるとともに、特に
コレクタ−基板間容量が小さくなることから高速動作が
可能となる。また多結晶シリコンまたはシリサイドを引
き出し電極とすることにより、エミツタ、ベース、コレ
クタの各領域が多結晶シリコンまたはシリサイドを介し
て金属電極と接することとなつて金属による食われ現象
から保護されるため、浅い接合を安定して形成すること
ができ、この点でも高速動作に有利となる。さらに、プ
ロセスのわずかな変更・追加のみで、高性能なバーテイ
カル構造のＰＮＰトランジスタとＮＰＮトランジスタと
を同一チツプ上に容易に形成することができるため、従
来工程の複雑さから、あるいは工程の複雑化を避けてラ
テラル構造のＰＮＰトランジスタを使用した場合の性能
の悪さからほとんど注目されていなかつた、高速で低消
費電力化が可能なコンプリメンタリーバイポーラＬＳＩ
の実現が可能となる。
第１図(A)は本発明により製造されるバイポーラトラン
ジスタの一例を示す断面図、同図(B)は平面図、第２図
ないし第１８図は製造プロセスの一例を示す工程図で第
２図ないし第８図の各(A)は断面斜視図、他は断面図、
第１９図は方向の異なる断面図、第２０図および第２１
図は本発明の他の実施例を示す工程断面図、第２２図な
いし第２５図は本発明のさらに他の実施例を示す工程断
面図、第２６図は本発明の他の実施例を示す断面図、第
２７図は従来例を示す断面図である。 １……Ｐ−シリコン基板、２……Ｎ形エピタキシヤル
層、３……Ｎ＋埋め込み層、４Ａ〜４Ｅ、１７，１７
Ａ，２０，２１，２６，２８，３３，３５，４３，６１
……酸化膜、６，３４，５２……ベース領域、８……エ
ミツタ領域、１０，４６，６５，７４……ベース電極、
１１，４５，６４，７３……エミツタ電極、１２，４
４，６３，７２……コレクタ電極、１３，１９Ａ，３２
Ａ，５６，５７……Ｐ形不純物添加多結晶シリコン層、
１４Ａ，１４Ｂ，１９Ｂ，３２Ｂ，３６Ａ，３７……Ｎ
形不純物添加多結晶シリコン層、１５，１８，２２，２
９……窒化膜、１９，３２，３６……無添加多結晶シリ
コン層、２５……溝、３１……サイドエツチング部、３
８……エミツタ拡散領域、５１……Ｐ形エピタキシヤル
層、６２……シリサイド層、７１……金属層。
ジスタの一例を示す断面図、同図(B)は平面図、第２図
ないし第１８図は製造プロセスの一例を示す工程図で第
２図ないし第８図の各(A)は断面斜視図、他は断面図、
第１９図は方向の異なる断面図、第２０図および第２１
図は本発明の他の実施例を示す工程断面図、第２２図な
いし第２５図は本発明のさらに他の実施例を示す工程断
面図、第２６図は本発明の他の実施例を示す断面図、第
２７図は従来例を示す断面図である。 １……Ｐ−シリコン基板、２……Ｎ形エピタキシヤル
層、３……Ｎ＋埋め込み層、４Ａ〜４Ｅ、１７，１７
Ａ，２０，２１，２６，２８，３３，３５，４３，６１
……酸化膜、６，３４，５２……ベース領域、８……エ
ミツタ領域、１０，４６，６５，７４……ベース電極、
１１，４５，６４，７３……エミツタ電極、１２，４
４，６３，７２……コレクタ電極、１３，１９Ａ，３２
Ａ，５６，５７……Ｐ形不純物添加多結晶シリコン層、
１４Ａ，１４Ｂ，１９Ｂ，３２Ｂ，３６Ａ，３７……Ｎ
形不純物添加多結晶シリコン層、１５，１８，２２，２
９……窒化膜、１９，３２，３６……無添加多結晶シリ
コン層、２５……溝、３１……サイドエツチング部、３
８……エミツタ拡散領域、５１……Ｐ形エピタキシヤル
層、６２……シリサイド層、７１……金属層。
Claims (2)
- 【請求項１】第１導電形の第１の半導体領域を有する半
導体基板上にフィールド絶縁膜として第１の絶縁膜を形
成し、その上に第１の多結晶シリコンまたはシリサイド
層を形成する工程と、 この第１の多結晶シリコンまたはシリサイド層の内上記
第１の半導体領域の一部を覆う前記第１の多結晶シリコ
ンまたはシリサイド層の一部領域に第２導電形の不純物
を導入して第１の導電層領域を形成する工程と、 この第１の導電層領域に隣接し、上記第１の半導体領域
の一部を覆う無添加の第１の多結晶シリコンまたはシリ
サイドの一部を除去することにより、当該第１の多結晶
シリコンまたはシリサイド層に上記第１の半導体領域上
に位置し、上記第１の導電層領域と無添加の第１の多結
晶シリコンまたはシリサイド層領域とに接し、これらを
分離する溝を形成する工程と、 上記溝に接し、上記無添加の第１の多結晶シリコンまた
はシリサイド層に第１導電形の不純物を導入して第２の
導電層領域を形成する工程と、 上記溝から第１の絶縁膜をサイドエッチし、第１の導電
層領域および第２の導電層領域の前記溝に隣接する辺の
下面の一部をそれぞれ露出させ、この第１の導電層領域
および第２の導電層領域の下面が露出したサイドエッチ
部を選択的に第２の多結晶シリコンまたはシリサイドで
埋めるとともに、上記溝部の第１の半導体領域表面に第
２導電形の不純物を導入して第２の半導体領域を形成す
る工程と、 全面に第３の絶縁膜および第３の多結晶シリコンまたは
シリサイド層を順次積層した後、異方性エッチングを利
用してこの第３の絶縁膜および第３の多結晶シリコンま
たはシリサイド層を溝側面部を残して除去するとともに
溝中央部に前記第２の半導体領域表面を露出させる工程
と、 これら第２の半導体領域表面ならびに第３の絶縁膜およ
び第３の多結晶シリコンまたはシリサイド層に囲まれた
領域に第１導電形の不純物を含む第４の多結晶シリコン
またはシリサイド層を埋める工程と、 第４の多結晶シリコンまたはシリサイド層から第２の半
導体領域表面に第１導電形の不純物を拡散して第３の半
導体領域を形成する工程と を少なくとも含むことを特徴とするバイポーラトランジ
スタの製造方法。 - 【請求項２】上記溝が上記第１の導電層領域あるいは第
２の導電層領域のどれにも接しない領域を覆い、かつ、
上記溝が第１の導電層領域に隣接する領域の一部および
上記第２の導電層領域に隣接する領域に一部を露出する
マスクを形成する工程を有し、 このマスクを利用して上記溝からの第１の絶縁膜のサイ
ドエッチを行うことを特徴とする特許請求の範囲第１項
記載のバイポーラトランジスタの製造方法。
Priority Applications (8)
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|---|---|---|---|
| JP60096422A JPH0658912B2 (ja) | 1985-05-07 | 1985-05-07 | バイポーラトランジスタの製造方法 |
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| DE8686106270T DE3679862D1 (de) | 1985-05-07 | 1986-05-07 | Verfahren zur herstellung eines bipolaren transistors. |
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|---|---|---|---|
| JP60096422A JPH0658912B2 (ja) | 1985-05-07 | 1985-05-07 | バイポーラトランジスタの製造方法 |
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Non-Patent Citations (1)
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