JPS5898964A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS5898964A JPS5898964A JP56198935A JP19893581A JPS5898964A JP S5898964 A JPS5898964 A JP S5898964A JP 56198935 A JP56198935 A JP 56198935A JP 19893581 A JP19893581 A JP 19893581A JP S5898964 A JPS5898964 A JP S5898964A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置およびその製造方法に関するもの
である。
である。
バイポーラトランジスタおよびこれを含む集積回路の高
密度化、および高速化はここ数年著しく進歩しており、
それらの−例を第１図に示す。第１図において、１ｔｉ
ｎ形基板からなシコレツタの一部を、２はｐ層からなり
高濃度外部ベースを。
密度化、および高速化はここ数年著しく進歩しており、
それらの−例を第１図に示す。第１図において、１ｔｉ
ｎ形基板からなシコレツタの一部を、２はｐ層からなり
高濃度外部ベースを。
３はｐ層からなり活性ベースを、４ｔｉｎ＋層からなり
エミッタを、５は多結晶Ｓ１の１層からな９ベ一ス引出
ｍをそれぞれ形成している。６はベース引出ｆ！５の上
に形成された絶縁膜、７もベース２の側面を被覆する絶
縁物である。８．９はそれぞれベースおよびエミッタの
電極である。
エミッタを、５は多結晶Ｓ１の１層からな９ベ一ス引出
ｍをそれぞれ形成している。６はベース引出ｆ！５の上
に形成された絶縁膜、７もベース２の側面を被覆する絶
縁物である。８．９はそれぞれベースおよびエミッタの
電極である。
このように第１図のトランジスタにおいては。
ベース引出線５として多結晶５ｆｔ−利用し、その多結
晶Ｓｉ上にベース電極８ｔ−形成している。
晶Ｓｉ上にベース電極８ｔ−形成している。
この構成では、ベース電極８直下にベース領域を形成す
る必要がないので、ベース面積が小さくなり、これによ
ってコレクタ・ベース容量が小さくなり高速化をはかる
ことができる。
る必要がないので、ベース面積が小さくなり、これによ
ってコレクタ・ベース容量が小さくなり高速化をはかる
ことができる。
しかしながら、このトランジスタの構造においては、多
結晶Ｓｉからなるベース引出線５のシート抵抗が約１０
０〜３００Ω／口と大きいため、直列にこの抵抗がベー
ス抵抗として加算されることになり。
結晶Ｓｉからなるベース引出線５のシート抵抗が約１０
０〜３００Ω／口と大きいため、直列にこの抵抗がベー
ス抵抗として加算されることになり。
ベース抵抗が高くなる欠点を有する。
したがって、この発明の目的は、バイポーラトランジス
タを含む半導体集積回路において、そのベース抵抗を低
減して高速化をはかり、しかも製造歩留りを向上させる
ことのできる半導体装置およびその製造方法を提供する
ことである。
タを含む半導体集積回路において、そのベース抵抗を低
減して高速化をはかり、しかも製造歩留りを向上させる
ことのできる半導体装置およびその製造方法を提供する
ことである。
この発明の一実施例を第２図（イ）ないしり）に示す。
すなわち、この半導体装置は、バイポーラトランジスタ
を含む半導体集積回路装置であって、その構造を第２図
（Ｇ）に示すように構成したものである。
を含む半導体集積回路装置であって、その構造を第２図
（Ｇ）に示すように構成したものである。
同図において、１０はダ分離領域、１１はｎ＋堀込領域
、１２はｐ形基板である。次に、ベース引出１＄ １４
Ｆｉ、ヘー ス領域１３から’！ｆ多ｔｓ 晶Ｓ １
１４ｇによって垂直方向に引き出されている。そして、
この多結晶Ｓｉ １４ａは５１０２膜１５ｍおよびＭｏ
膜１６の側面と接するように形成されている。
、１２はｐ形基板である。次に、ベース引出１＄ １４
Ｆｉ、ヘー ス領域１３から’！ｆ多ｔｓ 晶Ｓ １
１４ｇによって垂直方向に引き出されている。そして、
この多結晶Ｓｉ １４ａは５１０２膜１５ｍおよびＭｏ
膜１６の側面と接するように形成されている。
次に、このベース引出線１４は、 Ｍｏ膜１６ｔ−被覆
して水平方向に引き出された多結晶Ｓｉ １４ｂにより
ベース電極１７と接している。そして、 Ｓｉｎ２１５
ｍ、１５ｂからなる絶縁膜によって多結晶Ｓ（１４ａ。
して水平方向に引き出された多結晶Ｓｉ １４ｂにより
ベース電極１７と接している。そして、 Ｓｉｎ２１５
ｍ、１５ｂからなる絶縁膜によって多結晶Ｓ（１４ａ。
１４ｂ ｔ−被覆している。図中、１８．１９，２０．
２１はそれぞれエミッタ、コレクタ、エミッタ電極。
２１はそれぞれエミッタ、コレクタ、エミッタ電極。
コレクタ電極である。
この半導体集積回路装置の製造は、第２装置ないしり）
に示す工程順序により行う。
に示す工程順序により行う。
（１） ｎ形巣結晶Ｓｉ基板２２上にそれぞれＳｉＯ
□２３、高融点金属であるＭｏ１６．多結晶Ｓｉ １４
ｂ。
□２３、高融点金属であるＭｏ１６．多結晶Ｓｉ １４
ｂ。
５ｓ０２膜１５ａ ｔ−堆積する（同装置）。ただし、
多結晶５ｉ１４ｂはｐ形の高濃度にドープされている。
多結晶５ｉ１４ｂはｐ形の高濃度にドープされている。
ここで、Ｍｏ１６のかわりにＭｏ５ｔ２に用いてもよい
。
。
（２）通常のホトエッチ技術、ドライエツチング技術、
ケミカルエツチング技術の組合せにより。
ケミカルエツチング技術の組合せにより。
ベース用窓２４およびコレクタコンタクト窓２５全開口
する。この時、５１０２２３ 、 Ｍｏ １６ 、多結
晶Ｓｉ１．４ｂは５ｉＯ２１５ａの開口窓よりも大きく
なるようにサイドエツチングにより開口処理する（同図
＠）。
する。この時、５１０２２３ 、 Ｍｏ １６ 、多結
晶Ｓｉ１．４ｂは５ｉＯ２１５ａの開口窓よりも大きく
なるようにサイドエツチングにより開口処理する（同図
＠）。
（３）全面に多結晶Ｓｉ １４ａ ｆｔ堆積させる。こ
の時、多結晶Ｓｉ １４ａは５ｉ０２膜１５ａの開口窓
のひさし状部直下に入り込むように堆積される（同図（
Ｑ Ｊ ０ （４）異方性のドライエツチングにより、５ｉ０２２３
、Ｍｏ１６．多結晶Ｓｔ １４ｂの側面に堆積された多
結晶Ｓｉ １４ｍのみを残して他の多結晶Ｓｉ １４ｍ
を除去する（同図（２））。
の時、多結晶Ｓｉ １４ａは５ｉ０２膜１５ａの開口窓
のひさし状部直下に入り込むように堆積される（同図（
Ｑ Ｊ ０ （４）異方性のドライエツチングにより、５ｉ０２２３
、Ｍｏ１６．多結晶Ｓｔ １４ｂの側面に堆積された多
結晶Ｓｉ １４ｍのみを残して他の多結晶Ｓｉ １４ｍ
を除去する（同図（２））。
（５）全面にＣＶＤ Ｓ １０２１５ ｂ ｋ堆積した
後、酸化性雰囲気で熱処理を行う。この時、多結、＃＆
Ｓｉ １４ａｓ１４ｂの嚢内が酸化され熱酸化膜が形成
される。また、この時多結晶Ｓｉ １４ｂ中のポロンが
多結品別１４ａへ拡散し、多結晶５ｉ １４ａ Ｉｄ高
濃度のｐ形になる。次に異方性のドライエツチング法を
用いて。
後、酸化性雰囲気で熱処理を行う。この時、多結、＃＆
Ｓｉ １４ａｓ１４ｂの嚢内が酸化され熱酸化膜が形成
される。また、この時多結晶Ｓｉ １４ｂ中のポロンが
多結品別１４ａへ拡散し、多結晶５ｉ １４ａ Ｉｄ高
濃度のｐ形になる。次に異方性のドライエツチング法を
用いて。
ベース用窓２４およびコレクタコンタクト窓２５の５ｉ
０２’を除去する。この時、多結晶Ｓｉ １４ｂ 上
の５ｊ０２１５ｂも除去されるが、もともと下地のＳｉ
０２１５ｍがあるので５ｉ０２は厚く形成されており
、多結晶Ｓｌ １４ｂの表面は露出しない。また、多結
晶５１１４ｍの側面はエツチングされないため、 ＣＶ
Ｄ ５ｉ０２１５ｂで被覆されたｔま残る（同図＠））
。
０２’を除去する。この時、多結晶Ｓｉ １４ｂ 上
の５ｊ０２１５ｂも除去されるが、もともと下地のＳｉ
０２１５ｍがあるので５ｉ０２は厚く形成されており
、多結晶Ｓｌ １４ｂの表面は露出しない。また、多結
晶５１１４ｍの側面はエツチングされないため、 ＣＶ
Ｄ ５ｉ０２１５ｂで被覆されたｔま残る（同図＠））
。
（６） レジストなどでコレクタコンタクト窓２５を
被覆した後、ボロンのイオン注入によりベース１３ｉ形
成する。次にレジストヲ除去した後、 ＡｓあるいはＰ
のイオン注入によリエミソタ１８．コレクタ１９ｉ形成
する。さらに、ベース１３とコレクタ１９ｉ分離するた
めに、多結晶５ｉ１４ｂ。
被覆した後、ボロンのイオン注入によりベース１３ｉ形
成する。次にレジストヲ除去した後、 ＡｓあるいはＰ
のイオン注入によリエミソタ１８．コレクタ１９ｉ形成
する。さらに、ベース１３とコレクタ１９ｉ分離するた
めに、多結晶５ｉ１４ｂ。
Ｍｏ １６．５１０２１５！ｌ ｆ一部エッチングする
（同図（Ｆ） ）。
（同図（Ｆ） ）。
（７） ベース電極用窓２６を開口した後、ベース電
極１７．エミッタ電極２０．コレクタ［極２１を形成す
る（同図４Ｇ））。
極１７．エミッタ電極２０．コレクタ［極２１を形成す
る（同図４Ｇ））。
第２図帖）においてはベース電極１７とＭｏ１６は多結
晶Ｓｉ １４ｂを介して形成されているが、ベース電極
１７下の多結晶Ｓｉ １４ｂ ｆ除去して、直接ベース
電極１７とＭｏ １６ ′ｔ−コンタクトさせてもよい
ことは言うまでも々い。第２図６）において、 １０は
ｐ＋分離領域、１１はｎ＋埋込領域、１２はｐ形基板で
ある。
晶Ｓｉ １４ｂを介して形成されているが、ベース電極
１７下の多結晶Ｓｉ １４ｂ ｆ除去して、直接ベース
電極１７とＭｏ １６ ′ｔ−コンタクトさせてもよい
ことは言うまでも々い。第２図６）において、 １０は
ｐ＋分離領域、１１はｎ＋埋込領域、１２はｐ形基板で
ある。
このように、ペース引出＠１４ｔ−、多結晶５ｉ１４１
１によって垂直方向に引出形成し、さらに水平方向に多
結晶Ｓｌ １４ｂおよびＭｏ１６ の２層膜によって
ベース電極１７まで引出形成した構造としたため、ベー
ス抵抗を非常に小さくすることができ、高速化をはかる
ことができる。
１によって垂直方向に引出形成し、さらに水平方向に多
結晶Ｓｌ １４ｂおよびＭｏ１６ の２層膜によって
ベース電極１７まで引出形成した構造としたため、ベー
ス抵抗を非常に小さくすることができ、高速化をはかる
ことができる。
しかも、抵抗率の低いＭｏ１６でベース電極１７が引き
出されているため、ベース抵抗が一層低減化される。
出されているため、ベース抵抗が一層低減化される。
なお、垂直方向への多結晶Ｓｉ １４ａの長さは１μｍ
以下であるので、この領域による抵抗増加分は小さく、
この部分によるベース抵抗の増加分はほとんど無視でき
る。
以下であるので、この領域による抵抗増加分は小さく、
この部分によるベース抵抗の増加分はほとんど無視でき
る。
また、この実施例では、ペース面積を大幅に低減化する
ことができる。すなわち、エミッタ１８トヘース１３は
同じ窓２４から拡散しているので。
ことができる。すなわち、エミッタ１８トヘース１３は
同じ窓２４から拡散しているので。
拡散深さの差だけベース１３がエミッタ１８より大きい
だけである。拡散深さの差は約０．２〜０．５μｍに設
定されているので、大幅にベース面積を縮小でき、その
結果ベース書コレクタ間の容量を下げることができ、一
層の高速化をはかることができる。
だけである。拡散深さの差は約０．２〜０．５μｍに設
定されているので、大幅にベース面積を縮小でき、その
結果ベース書コレクタ間の容量を下げることができ、一
層の高速化をはかることができる。
また、前記製造方法によるときは、１回のマスク合わせ
工程だけでトランジスタのベース１３およびエミッタ１
８の位置決めを行っているので。
工程だけでトランジスタのベース１３およびエミッタ１
８の位置決めを行っているので。
工程が簡単になる。
前記半導体集積回路装置のより具体的な効果について以
下に絆述する。
下に絆述する。
すなわち、この半導体集積回路装置では、ベース引出線
１４としてＭｏ １６ ＠るいはＭｏ５ｉ２ｔ−使って
いるので、ベース抵抗が大幅に低減化される。
１４としてＭｏ １６ ＠るいはＭｏ５ｉ２ｔ−使って
いるので、ベース抵抗が大幅に低減化される。
例として、Ｍｏ （あるいはＭｏＳｉ２ ）の比抵抗１
１ｔｌＯ’〜ｌＯΩ・ａで、厚みが０．２μｍとした場
合、シート抵抗に換算すると０．５〜５Ω／口になる。
１ｔｌＯ’〜ｌＯΩ・ａで、厚みが０．２μｍとした場
合、シート抵抗に換算すると０．５〜５Ω／口になる。
従来の多結晶Ｓｉ引出線のシート抵抗が約１００〜３０
０Ω／口であるので、外部ベース抵抗で約１／２０以下
に低減化されることになる。
０Ω／口であるので、外部ベース抵抗で約１／２０以下
に低減化されることになる。
また、 Ｍｏ ’？ ＭｏＳｉ２の替りに、 Ｔｉ 、
Ｗ、Ｎｉ 、Ｔａなどの高融点金属膜あるいはＴｉＳ
ｉ２ 、 ＷＳｉ２ 、ＴａＳｉ２などのシリサイド膜
を用いても同様の効果を得ることができる。
Ｗ、Ｎｉ 、Ｔａなどの高融点金属膜あるいはＴｉＳ
ｉ２ 、 ＷＳｉ２ 、ＴａＳｉ２などのシリサイド膜
を用いても同様の効果を得ることができる。
前記実施例のようにＭｏ膜などの高融点金属膜の表面に
多結晶Ｓｉ膜が形成されていると、酸化性雰囲気中で熱
処理することができ、さらに多結晶Ｓｉ宍画面上は熱酸
化膜が形成されることになるので。
多結晶Ｓｉ膜が形成されていると、酸化性雰囲気中で熱
処理することができ、さらに多結晶Ｓｉ宍画面上は熱酸
化膜が形成されることになるので。
層間絶縁膜としてピンホールの非常に少ない５１０２膜
を利用することができ、集積回路の歩留が向上する。例
えば、 Ｍｏ膜の表面に多結晶Ｓｉ膜を形成しないまま
酸素雰囲気中で熱処理を行うと、Ｍｏが酸化され、昇華
性の高い物質に変換してしまうことになる。
を利用することができ、集積回路の歩留が向上する。例
えば、 Ｍｏ膜の表面に多結晶Ｓｉ膜を形成しないまま
酸素雰囲気中で熱処理を行うと、Ｍｏが酸化され、昇華
性の高い物質に変換してしまうことになる。
この実施例では、ＭＯなどの高融点金属膜の表面に多結
品別を被覆する例を示したが、例えば耐酸化性膜である
５ｔ３Ｎ、１に形成すると、多結晶Ｓｉｇｈｔｉ成し九
場合と同様に酸素雰囲気中で熱処理することができる。
品別を被覆する例を示したが、例えば耐酸化性膜である
５ｔ３Ｎ、１に形成すると、多結晶Ｓｉｇｈｔｉ成し九
場合と同様に酸素雰囲気中で熱処理することができる。
しかしながら、高融点金属膜の表面に前記の多結晶Ｓｉ
や５ｉ３Ｎ、膜を形成しない場合においても、この発明
の半導体装ｉｌｌ形成することができる。その場合は、
高融点金属膜を形成した後、Ｎ２などの不活性ガス中で
熱処理する必要性がある。
や５ｉ３Ｎ、膜を形成しない場合においても、この発明
の半導体装ｉｌｌ形成することができる。その場合は、
高融点金属膜を形成した後、Ｎ２などの不活性ガス中で
熱処理する必要性がある。
ところで、この実施例では高融点金属膜としてＭｏある
いＦｉＭｏｓｉ２を用いたが、これらの物質は半導体プ
ロセス上微細加工が容易である特徴を有しており、製造
工程が一層容易になるという効果を有する。
いＦｉＭｏｓｉ２を用いたが、これらの物質は半導体プ
ロセス上微細加工が容易である特徴を有しており、製造
工程が一層容易になるという効果を有する。
さらに、前記の製造方法では、ベース領域の単結晶Ｓｉ
層と高融点金属膜とが直に接していないの゛で、高温で
熱処理しても高融点金属膜と単結晶８１層が反応するこ
とがない。よって、エミッタとベース間の接合を破壊す
ることなく、高歩留りで製造することができる。
層と高融点金属膜とが直に接していないの゛で、高温で
熱処理しても高融点金属膜と単結晶８１層が反応するこ
とがない。よって、エミッタとベース間の接合を破壊す
ることなく、高歩留りで製造することができる。
その上、ベースから垂直方向に引き出されている多結晶
Ｓｉ １４ａの長さは、第２図（Ｇ）において。
Ｓｉ １４ａの長さは、第２図（Ｇ）において。
５１０２２３の絶縁膜およびＭｏ膜１６の厚み分のみで
めり、そのためＣの垂直部分の多結晶Ｓｉ １４ａの長
さは約０２〜１μｍとなり非常に短く、この部分の抵抗
値は非常に小さい。
めり、そのためＣの垂直部分の多結晶Ｓｉ １４ａの長
さは約０２〜１μｍとなり非常に短く、この部分の抵抗
値は非常に小さい。
以上のように、この発明の半導体装置は、半導体基板上
に形成したコレクタ、ベースおよび工きツタと、前記半
導体基板上の前記ベースと異なる位置に形成したベース
電極と、前記半導体基板上に選択的に積層形成した絶縁
膜上に形成され前記ベース形成部から前記ベース電極形
成部に向けて水平方向に引き出した高融点金属膜と、前
記高融点金属膜を被覆して前記ベース形成部から前記ベ
ース電極にかけて水平方向に引き出され前記高融点金属
膜との２層膜でベース引出線水平部を形成する第１多結
晶Ｓｉ膜と、前記絶縁膜、高融点金属膜および第１多結
晶Ｓｉ膜の各側面に接して前記ベースから垂直方向に向
けて引き出されベース引出線垂直部を形成する第２多結
晶Ｓｉ膜と倉備えたものであるため、ベース抵抗を大幅
に低減化でき高速化をはかることができ、また、この発
明の半導体装置の製造方法は、半導体基板上に順次Ｍｌ
絶縁膜、高融点金属膜、第１多結晶Ｓｉ膜、第２絶縁属
ｔ−積層形成する第１多結晶Ｓｉ展形成工程と、＊配路
２絶縁膜の開口縁が他の積層膜の開口側面よりひさし状
に内方に張り出すようにサイドエツチングにより前記各
膜の積層部にベース用窓を凹陥形成するベース用窓形成
工程と、半導体基板上に第２多結晶Ｓｉ膜をその一部が
前記ａｌ！２絶縁膜の開口縁裏面部にもゆきわたるよう
に積層形成する第２多結晶Ｓ１膜形成工程と、異方性ド
ライエツチングにより前記第１絶縁膜、高融点金輌膜、
第１多結晶Ｓｉ膜の＠面に堆積した第２多結晶Ｓ１膜を
残して絡２多結晶Ｓｉ膜の他部領域を除去する第２多結
晶ＳｉＭ除去工程と、半導体基板上に第３絶縁膜全積層
形成したあと前記ベース用窓の底面部に堆積し丸前記第
３絶縁膜を除去する第３絶縁膜形成工程と、前記ベース
用窓の底面部にベースを形成するベース形成工程と、前
記ベースの上層部にエミッタを形成するエミッタ形成工
程と、前記半導体基板上にコレクタを形成するコレクタ
形成工程と。
に形成したコレクタ、ベースおよび工きツタと、前記半
導体基板上の前記ベースと異なる位置に形成したベース
電極と、前記半導体基板上に選択的に積層形成した絶縁
膜上に形成され前記ベース形成部から前記ベース電極形
成部に向けて水平方向に引き出した高融点金属膜と、前
記高融点金属膜を被覆して前記ベース形成部から前記ベ
ース電極にかけて水平方向に引き出され前記高融点金属
膜との２層膜でベース引出線水平部を形成する第１多結
晶Ｓｉ膜と、前記絶縁膜、高融点金属膜および第１多結
晶Ｓｉ膜の各側面に接して前記ベースから垂直方向に向
けて引き出されベース引出線垂直部を形成する第２多結
晶Ｓｉ膜と倉備えたものであるため、ベース抵抗を大幅
に低減化でき高速化をはかることができ、また、この発
明の半導体装置の製造方法は、半導体基板上に順次Ｍｌ
絶縁膜、高融点金属膜、第１多結晶Ｓｉ膜、第２絶縁属
ｔ−積層形成する第１多結晶Ｓｉ展形成工程と、＊配路
２絶縁膜の開口縁が他の積層膜の開口側面よりひさし状
に内方に張り出すようにサイドエツチングにより前記各
膜の積層部にベース用窓を凹陥形成するベース用窓形成
工程と、半導体基板上に第２多結晶Ｓｉ膜をその一部が
前記ａｌ！２絶縁膜の開口縁裏面部にもゆきわたるよう
に積層形成する第２多結晶Ｓ１膜形成工程と、異方性ド
ライエツチングにより前記第１絶縁膜、高融点金輌膜、
第１多結晶Ｓｉ膜の＠面に堆積した第２多結晶Ｓ１膜を
残して絡２多結晶Ｓｉ膜の他部領域を除去する第２多結
晶ＳｉＭ除去工程と、半導体基板上に第３絶縁膜全積層
形成したあと前記ベース用窓の底面部に堆積し丸前記第
３絶縁膜を除去する第３絶縁膜形成工程と、前記ベース
用窓の底面部にベースを形成するベース形成工程と、前
記ベースの上層部にエミッタを形成するエミッタ形成工
程と、前記半導体基板上にコレクタを形成するコレクタ
形成工程と。
前記ベース用窓と異、する半導体基板上の前記第１多結
晶Ｓｉ膜の配役領域相当部に開口を形成しこの開口にベ
ース電極を充填形成するベース電極形成工程とを含むも
のであるため、Ｒ起生導体装置を歩留りよく製造するこ
とができるという効果を有する。
晶Ｓｉ膜の配役領域相当部に開口を形成しこの開口にベ
ース電極を充填形成するベース電極形成工程とを含むも
のであるため、Ｒ起生導体装置を歩留りよく製造するこ
とができるという効果を有する。
第１図は従来例の断面図、第２図（イ）ないし句はこの
発明の一実施例を示す工程説明図である。 １２・・・ｐ形基板、１３・・ベース、１４・・・ベー
ス引出線、 １４ａ−・多結晶Ｓｉ （＃！ ２ ）
、 １４ｂ・・多結晶Ｓｉ（第１ ） 、 １５ａ 、
１５ｂ ・・５ｉ０２（絶縁膜）、１６・・Ｍｏ
（高融点金属膜）、１７ ベース電極、１８エミツタ、
１９・・コレクタ、２０・・エミツタ電極、２１川コレ
クタ電極、２２・・・ｎ形単結晶８１基板（半導体基板
）、２３・・５ｉ０２（絶縁膜）、２４・・・ベース用
窓、２５・・・コレクタコンタクトｌｉ！、２６・・・
ベース電極用窓 第１図 第２図
発明の一実施例を示す工程説明図である。 １２・・・ｐ形基板、１３・・ベース、１４・・・ベー
ス引出線、 １４ａ−・多結晶Ｓｉ （＃！ ２ ）
、 １４ｂ・・多結晶Ｓｉ（第１ ） 、 １５ａ 、
１５ｂ ・・５ｉ０２（絶縁膜）、１６・・Ｍｏ
（高融点金属膜）、１７ ベース電極、１８エミツタ、
１９・・コレクタ、２０・・エミツタ電極、２１川コレ
クタ電極、２２・・・ｎ形単結晶８１基板（半導体基板
）、２３・・５ｉ０２（絶縁膜）、２４・・・ベース用
窓、２５・・・コレクタコンタクトｌｉ！、２６・・・
ベース電極用窓 第１図 第２図
Claims (2)
- （１） 半導体基板上に形成したコレクタ、ベースお
よびエミッタと、前記半導体基板上の前記ベースと異な
る位置に形成したベース電極と、前記半導体基板上に選
択的に積層形成した絶縁膜上に形成され前記ベース形成
部から前記ベース電極形成部に向けて水平方向に引き出
した高融点金属膜と。 前記高融点金属膜を被覆して前記ペース形成部から前記
ベース電極Ｋかけて水平方向に引き出され前記高融点金
属膜との２層膜でベース引出線水平部を形成する第１多
結晶Ｓｉ膜と、前記絶縁膜、高融点金属膜および第１多
結晶Ｓｉ膜の各側面に接して前記ベースから垂直方向に
向けて引き出されベース引出線垂直部を形成する第２多
結晶ＳＩ膜とを備えた半導体装置。 - （２）半導体基板上に順次第１絶縁膜、高融点金属膜、
第１多結晶Ｓｉ膜、第２絶縁膜を積層形成する第１多結
晶Ｓｔ膜形成工程と、前記第２絶縁膜の開口縁が他の積
層膜の開口側面よりひさし状に内方に張り出すようにサ
イドエツチングにより前記各膜の積層部にベース用窓を
凹陥形成するベース用窓形成工程と、半導体基板上に第
２多結晶６１膜をその一部が前記第２絶縁膜の開口縁裏
面部にもゆきわたるように積層形成する第２多結晶Ｓｉ
膜形成工程と、異方性ドライエツチングにより前記總１
絶縁膜、高融点金属膜、第１多結晶Ｓｉ膜の側面に堆積
した第２多結晶Ｓｉ膜を残して第２多結晶Ｓ！膜の他部
領域を除去する第２多結晶Ｓｉ膜除去工程と、半導体基
板上に第３絶縁膜を積層形成したあと前記ペース用窓の
底面部に堆積した前記第３絶縁膜を除去する第３絶縁膜
形成工程と、前記ベース用窓の底面部にベースを形成す
るベース形成工程と、前記ベースの上層部にエミッタを
形成するエミッタ形成工程と、前記半導体基板上にコレ
クタを形成するコレクタ形成工程と、前記ベース用窓と
異なる半導体基板上の前記第１多結晶Ｓｒ膜の配設領域
相当部に開口を形成しこの開口にペース電ｉｔ充填形成
するベース電極形成工程とを含む半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198935A JPS5898964A (ja) | 1981-12-08 | 1981-12-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198935A JPS5898964A (ja) | 1981-12-08 | 1981-12-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5898964A true JPS5898964A (ja) | 1983-06-13 |
Family
ID=16399410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198935A Pending JPS5898964A (ja) | 1981-12-08 | 1981-12-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255064A (ja) * | 1985-05-07 | 1986-11-12 | Nippon Telegr & Teleph Corp <Ntt> | バイポーラトランジスタの製造方法 |
-
1981
- 1981-12-08 JP JP56198935A patent/JPS5898964A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255064A (ja) * | 1985-05-07 | 1986-11-12 | Nippon Telegr & Teleph Corp <Ntt> | バイポーラトランジスタの製造方法 |
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