JPS5898964A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS5898964A JPS5898964A JP56198935A JP19893581A JPS5898964A JP S5898964 A JPS5898964 A JP S5898964A JP 56198935 A JP56198935 A JP 56198935A JP 19893581 A JP19893581 A JP 19893581A JP S5898964 A JPS5898964 A JP S5898964A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置およびその製造方法に関するもの
である。
である。
バイポーラトランジスタおよびこれを含む集積回路の高
密度化、および高速化はここ数年著しく進歩しており、
それらの−例を第1図に示す。第1図において、1ti
n形基板からなシコレツタの一部を、2はp層からなり
高濃度外部ベースを。
密度化、および高速化はここ数年著しく進歩しており、
それらの−例を第1図に示す。第1図において、1ti
n形基板からなシコレツタの一部を、2はp層からなり
高濃度外部ベースを。
3はp層からなり活性ベースを、4tin+層からなり
エミッタを、5は多結晶S1の1層からな9ベ一ス引出
mをそれぞれ形成している。6はベース引出f!5の上
に形成された絶縁膜、7もベース2の側面を被覆する絶
縁物である。8.9はそれぞれベースおよびエミッタの
電極である。
エミッタを、5は多結晶S1の1層からな9ベ一ス引出
mをそれぞれ形成している。6はベース引出f!5の上
に形成された絶縁膜、7もベース2の側面を被覆する絶
縁物である。8.9はそれぞれベースおよびエミッタの
電極である。
このように第1図のトランジスタにおいては。
ベース引出線5として多結晶5ft−利用し、その多結
晶Si上にベース電極8t−形成している。
晶Si上にベース電極8t−形成している。
この構成では、ベース電極8直下にベース領域を形成す
る必要がないので、ベース面積が小さくなり、これによ
ってコレクタ・ベース容量が小さくなり高速化をはかる
ことができる。
る必要がないので、ベース面積が小さくなり、これによ
ってコレクタ・ベース容量が小さくなり高速化をはかる
ことができる。
しかしながら、このトランジスタの構造においては、多
結晶Siからなるベース引出線5のシート抵抗が約10
0〜300Ω/口と大きいため、直列にこの抵抗がベー
ス抵抗として加算されることになり。
結晶Siからなるベース引出線5のシート抵抗が約10
0〜300Ω/口と大きいため、直列にこの抵抗がベー
ス抵抗として加算されることになり。
ベース抵抗が高くなる欠点を有する。
したがって、この発明の目的は、バイポーラトランジス
タを含む半導体集積回路において、そのベース抵抗を低
減して高速化をはかり、しかも製造歩留りを向上させる
ことのできる半導体装置およびその製造方法を提供する
ことである。
タを含む半導体集積回路において、そのベース抵抗を低
減して高速化をはかり、しかも製造歩留りを向上させる
ことのできる半導体装置およびその製造方法を提供する
ことである。
この発明の一実施例を第2図(イ)ないしり)に示す。
すなわち、この半導体装置は、バイポーラトランジスタ
を含む半導体集積回路装置であって、その構造を第2図
(G)に示すように構成したものである。
を含む半導体集積回路装置であって、その構造を第2図
(G)に示すように構成したものである。
同図において、10はダ分離領域、11はn+堀込領域
、12はp形基板である。次に、ベース引出1$ 14
Fi、ヘー ス領域13から’!f多ts 晶S 1
14gによって垂直方向に引き出されている。そして、
この多結晶Si 14aは5102膜15mおよびMo
膜16の側面と接するように形成されている。
、12はp形基板である。次に、ベース引出1$ 14
Fi、ヘー ス領域13から’!f多ts 晶S 1
14gによって垂直方向に引き出されている。そして、
この多結晶Si 14aは5102膜15mおよびMo
膜16の側面と接するように形成されている。
次に、このベース引出線14は、 Mo膜16t−被覆
して水平方向に引き出された多結晶Si 14bにより
ベース電極17と接している。そして、 Sin215
m、15bからなる絶縁膜によって多結晶S(14a。
して水平方向に引き出された多結晶Si 14bにより
ベース電極17と接している。そして、 Sin215
m、15bからなる絶縁膜によって多結晶S(14a。
14b t−被覆している。図中、18.19,20.
21はそれぞれエミッタ、コレクタ、エミッタ電極。
21はそれぞれエミッタ、コレクタ、エミッタ電極。
コレクタ電極である。
この半導体集積回路装置の製造は、第2装置ないしり)
に示す工程順序により行う。
に示す工程順序により行う。
(1) n形巣結晶Si基板22上にそれぞれSiO
□23、高融点金属であるMo16.多結晶Si 14
b。
□23、高融点金属であるMo16.多結晶Si 14
b。
5s02膜15a t−堆積する(同装置)。ただし、
多結晶5i14bはp形の高濃度にドープされている。
多結晶5i14bはp形の高濃度にドープされている。
ここで、Mo16のかわりにMo5t2に用いてもよい
。
。
(2)通常のホトエッチ技術、ドライエツチング技術、
ケミカルエツチング技術の組合せにより。
ケミカルエツチング技術の組合せにより。
ベース用窓24およびコレクタコンタクト窓25全開口
する。この時、510223 、 Mo 16 、多結
晶Si1.4bは5iO215aの開口窓よりも大きく
なるようにサイドエツチングにより開口処理する(同図
@)。
する。この時、510223 、 Mo 16 、多結
晶Si1.4bは5iO215aの開口窓よりも大きく
なるようにサイドエツチングにより開口処理する(同図
@)。
(3)全面に多結晶Si 14a ft堆積させる。こ
の時、多結晶Si 14aは5i02膜15aの開口窓
のひさし状部直下に入り込むように堆積される(同図(
Q J 0 (4)異方性のドライエツチングにより、5i0223
、Mo16.多結晶St 14bの側面に堆積された多
結晶Si 14mのみを残して他の多結晶Si 14m
を除去する(同図(2))。
の時、多結晶Si 14aは5i02膜15aの開口窓
のひさし状部直下に入り込むように堆積される(同図(
Q J 0 (4)異方性のドライエツチングにより、5i0223
、Mo16.多結晶St 14bの側面に堆積された多
結晶Si 14mのみを残して他の多結晶Si 14m
を除去する(同図(2))。
(5)全面にCVD S 10215 b k堆積した
後、酸化性雰囲気で熱処理を行う。この時、多結、#&
Si 14as14bの嚢内が酸化され熱酸化膜が形成
される。また、この時多結晶Si 14b中のポロンが
多結品別14aへ拡散し、多結晶5i 14a Id高
濃度のp形になる。次に異方性のドライエツチング法を
用いて。
後、酸化性雰囲気で熱処理を行う。この時、多結、#&
Si 14as14bの嚢内が酸化され熱酸化膜が形成
される。また、この時多結晶Si 14b中のポロンが
多結品別14aへ拡散し、多結晶5i 14a Id高
濃度のp形になる。次に異方性のドライエツチング法を
用いて。
ベース用窓24およびコレクタコンタクト窓25の5i
02’を除去する。この時、多結晶Si 14b 上
の5j0215bも除去されるが、もともと下地のSi
0215mがあるので5i02は厚く形成されており
、多結晶Sl 14bの表面は露出しない。また、多結
晶5114mの側面はエツチングされないため、 CV
D 5i0215bで被覆されたtま残る(同図@))
。
02’を除去する。この時、多結晶Si 14b 上
の5j0215bも除去されるが、もともと下地のSi
0215mがあるので5i02は厚く形成されており
、多結晶Sl 14bの表面は露出しない。また、多結
晶5114mの側面はエツチングされないため、 CV
D 5i0215bで被覆されたtま残る(同図@))
。
(6) レジストなどでコレクタコンタクト窓25を
被覆した後、ボロンのイオン注入によりベース13i形
成する。次にレジストヲ除去した後、 AsあるいはP
のイオン注入によリエミソタ18.コレクタ19i形成
する。さらに、ベース13とコレクタ19i分離するた
めに、多結晶5i14b。
被覆した後、ボロンのイオン注入によりベース13i形
成する。次にレジストヲ除去した後、 AsあるいはP
のイオン注入によリエミソタ18.コレクタ19i形成
する。さらに、ベース13とコレクタ19i分離するた
めに、多結晶5i14b。
Mo 16.510215!l f一部エッチングする
(同図(F) )。
(同図(F) )。
(7) ベース電極用窓26を開口した後、ベース電
極17.エミッタ電極20.コレクタ[極21を形成す
る(同図4G))。
極17.エミッタ電極20.コレクタ[極21を形成す
る(同図4G))。
第2図帖)においてはベース電極17とMo16は多結
晶Si 14bを介して形成されているが、ベース電極
17下の多結晶Si 14b f除去して、直接ベース
電極17とMo 16 ′t−コンタクトさせてもよい
ことは言うまでも々い。第2図6)において、 10は
p+分離領域、11はn+埋込領域、12はp形基板で
ある。
晶Si 14bを介して形成されているが、ベース電極
17下の多結晶Si 14b f除去して、直接ベース
電極17とMo 16 ′t−コンタクトさせてもよい
ことは言うまでも々い。第2図6)において、 10は
p+分離領域、11はn+埋込領域、12はp形基板で
ある。
このように、ペース引出@14t−、多結晶5i141
1によって垂直方向に引出形成し、さらに水平方向に多
結晶Sl 14bおよびMo16 の2層膜によって
ベース電極17まで引出形成した構造としたため、ベー
ス抵抗を非常に小さくすることができ、高速化をはかる
ことができる。
1によって垂直方向に引出形成し、さらに水平方向に多
結晶Sl 14bおよびMo16 の2層膜によって
ベース電極17まで引出形成した構造としたため、ベー
ス抵抗を非常に小さくすることができ、高速化をはかる
ことができる。
しかも、抵抗率の低いMo16でベース電極17が引き
出されているため、ベース抵抗が一層低減化される。
出されているため、ベース抵抗が一層低減化される。
なお、垂直方向への多結晶Si 14aの長さは1μm
以下であるので、この領域による抵抗増加分は小さく、
この部分によるベース抵抗の増加分はほとんど無視でき
る。
以下であるので、この領域による抵抗増加分は小さく、
この部分によるベース抵抗の増加分はほとんど無視でき
る。
また、この実施例では、ペース面積を大幅に低減化する
ことができる。すなわち、エミッタ18トヘース13は
同じ窓24から拡散しているので。
ことができる。すなわち、エミッタ18トヘース13は
同じ窓24から拡散しているので。
拡散深さの差だけベース13がエミッタ18より大きい
だけである。拡散深さの差は約0.2〜0.5μmに設
定されているので、大幅にベース面積を縮小でき、その
結果ベース書コレクタ間の容量を下げることができ、一
層の高速化をはかることができる。
だけである。拡散深さの差は約0.2〜0.5μmに設
定されているので、大幅にベース面積を縮小でき、その
結果ベース書コレクタ間の容量を下げることができ、一
層の高速化をはかることができる。
また、前記製造方法によるときは、1回のマスク合わせ
工程だけでトランジスタのベース13およびエミッタ1
8の位置決めを行っているので。
工程だけでトランジスタのベース13およびエミッタ1
8の位置決めを行っているので。
工程が簡単になる。
前記半導体集積回路装置のより具体的な効果について以
下に絆述する。
下に絆述する。
すなわち、この半導体集積回路装置では、ベース引出線
14としてMo 16 @るいはMo5i2t−使って
いるので、ベース抵抗が大幅に低減化される。
14としてMo 16 @るいはMo5i2t−使って
いるので、ベース抵抗が大幅に低減化される。
例として、Mo (あるいはMoSi2 )の比抵抗1
1tlO’〜lOΩ・aで、厚みが0.2μmとした場
合、シート抵抗に換算すると0.5〜5Ω/口になる。
1tlO’〜lOΩ・aで、厚みが0.2μmとした場
合、シート抵抗に換算すると0.5〜5Ω/口になる。
従来の多結晶Si引出線のシート抵抗が約100〜30
0Ω/口であるので、外部ベース抵抗で約1/20以下
に低減化されることになる。
0Ω/口であるので、外部ベース抵抗で約1/20以下
に低減化されることになる。
また、 Mo ’? MoSi2の替りに、 Ti 、
W、Ni 、Taなどの高融点金属膜あるいはTiS
i2 、 WSi2 、TaSi2などのシリサイド膜
を用いても同様の効果を得ることができる。
W、Ni 、Taなどの高融点金属膜あるいはTiS
i2 、 WSi2 、TaSi2などのシリサイド膜
を用いても同様の効果を得ることができる。
前記実施例のようにMo膜などの高融点金属膜の表面に
多結晶Si膜が形成されていると、酸化性雰囲気中で熱
処理することができ、さらに多結晶Si宍画面上は熱酸
化膜が形成されることになるので。
多結晶Si膜が形成されていると、酸化性雰囲気中で熱
処理することができ、さらに多結晶Si宍画面上は熱酸
化膜が形成されることになるので。
層間絶縁膜としてピンホールの非常に少ない5102膜
を利用することができ、集積回路の歩留が向上する。例
えば、 Mo膜の表面に多結晶Si膜を形成しないまま
酸素雰囲気中で熱処理を行うと、Moが酸化され、昇華
性の高い物質に変換してしまうことになる。
を利用することができ、集積回路の歩留が向上する。例
えば、 Mo膜の表面に多結晶Si膜を形成しないまま
酸素雰囲気中で熱処理を行うと、Moが酸化され、昇華
性の高い物質に変換してしまうことになる。
この実施例では、MOなどの高融点金属膜の表面に多結
品別を被覆する例を示したが、例えば耐酸化性膜である
5t3N、1に形成すると、多結晶Sighti成し九
場合と同様に酸素雰囲気中で熱処理することができる。
品別を被覆する例を示したが、例えば耐酸化性膜である
5t3N、1に形成すると、多結晶Sighti成し九
場合と同様に酸素雰囲気中で熱処理することができる。
しかしながら、高融点金属膜の表面に前記の多結晶Si
や5i3N、膜を形成しない場合においても、この発明
の半導体装ill形成することができる。その場合は、
高融点金属膜を形成した後、N2などの不活性ガス中で
熱処理する必要性がある。
や5i3N、膜を形成しない場合においても、この発明
の半導体装ill形成することができる。その場合は、
高融点金属膜を形成した後、N2などの不活性ガス中で
熱処理する必要性がある。
ところで、この実施例では高融点金属膜としてMoある
いFiMosi2を用いたが、これらの物質は半導体プ
ロセス上微細加工が容易である特徴を有しており、製造
工程が一層容易になるという効果を有する。
いFiMosi2を用いたが、これらの物質は半導体プ
ロセス上微細加工が容易である特徴を有しており、製造
工程が一層容易になるという効果を有する。
さらに、前記の製造方法では、ベース領域の単結晶Si
層と高融点金属膜とが直に接していないの゛で、高温で
熱処理しても高融点金属膜と単結晶81層が反応するこ
とがない。よって、エミッタとベース間の接合を破壊す
ることなく、高歩留りで製造することができる。
層と高融点金属膜とが直に接していないの゛で、高温で
熱処理しても高融点金属膜と単結晶81層が反応するこ
とがない。よって、エミッタとベース間の接合を破壊す
ることなく、高歩留りで製造することができる。
その上、ベースから垂直方向に引き出されている多結晶
Si 14aの長さは、第2図(G)において。
Si 14aの長さは、第2図(G)において。
510223の絶縁膜およびMo膜16の厚み分のみで
めり、そのためCの垂直部分の多結晶Si 14aの長
さは約02〜1μmとなり非常に短く、この部分の抵抗
値は非常に小さい。
めり、そのためCの垂直部分の多結晶Si 14aの長
さは約02〜1μmとなり非常に短く、この部分の抵抗
値は非常に小さい。
以上のように、この発明の半導体装置は、半導体基板上
に形成したコレクタ、ベースおよび工きツタと、前記半
導体基板上の前記ベースと異なる位置に形成したベース
電極と、前記半導体基板上に選択的に積層形成した絶縁
膜上に形成され前記ベース形成部から前記ベース電極形
成部に向けて水平方向に引き出した高融点金属膜と、前
記高融点金属膜を被覆して前記ベース形成部から前記ベ
ース電極にかけて水平方向に引き出され前記高融点金属
膜との2層膜でベース引出線水平部を形成する第1多結
晶Si膜と、前記絶縁膜、高融点金属膜および第1多結
晶Si膜の各側面に接して前記ベースから垂直方向に向
けて引き出されベース引出線垂直部を形成する第2多結
晶Si膜と倉備えたものであるため、ベース抵抗を大幅
に低減化でき高速化をはかることができ、また、この発
明の半導体装置の製造方法は、半導体基板上に順次Ml
絶縁膜、高融点金属膜、第1多結晶Si膜、第2絶縁属
t−積層形成する第1多結晶Si展形成工程と、*配路
2絶縁膜の開口縁が他の積層膜の開口側面よりひさし状
に内方に張り出すようにサイドエツチングにより前記各
膜の積層部にベース用窓を凹陥形成するベース用窓形成
工程と、半導体基板上に第2多結晶Si膜をその一部が
前記al!2絶縁膜の開口縁裏面部にもゆきわたるよう
に積層形成する第2多結晶S1膜形成工程と、異方性ド
ライエツチングにより前記第1絶縁膜、高融点金輌膜、
第1多結晶Si膜の@面に堆積した第2多結晶S1膜を
残して絡2多結晶Si膜の他部領域を除去する第2多結
晶SiM除去工程と、半導体基板上に第3絶縁膜全積層
形成したあと前記ベース用窓の底面部に堆積し丸前記第
3絶縁膜を除去する第3絶縁膜形成工程と、前記ベース
用窓の底面部にベースを形成するベース形成工程と、前
記ベースの上層部にエミッタを形成するエミッタ形成工
程と、前記半導体基板上にコレクタを形成するコレクタ
形成工程と。
に形成したコレクタ、ベースおよび工きツタと、前記半
導体基板上の前記ベースと異なる位置に形成したベース
電極と、前記半導体基板上に選択的に積層形成した絶縁
膜上に形成され前記ベース形成部から前記ベース電極形
成部に向けて水平方向に引き出した高融点金属膜と、前
記高融点金属膜を被覆して前記ベース形成部から前記ベ
ース電極にかけて水平方向に引き出され前記高融点金属
膜との2層膜でベース引出線水平部を形成する第1多結
晶Si膜と、前記絶縁膜、高融点金属膜および第1多結
晶Si膜の各側面に接して前記ベースから垂直方向に向
けて引き出されベース引出線垂直部を形成する第2多結
晶Si膜と倉備えたものであるため、ベース抵抗を大幅
に低減化でき高速化をはかることができ、また、この発
明の半導体装置の製造方法は、半導体基板上に順次Ml
絶縁膜、高融点金属膜、第1多結晶Si膜、第2絶縁属
t−積層形成する第1多結晶Si展形成工程と、*配路
2絶縁膜の開口縁が他の積層膜の開口側面よりひさし状
に内方に張り出すようにサイドエツチングにより前記各
膜の積層部にベース用窓を凹陥形成するベース用窓形成
工程と、半導体基板上に第2多結晶Si膜をその一部が
前記al!2絶縁膜の開口縁裏面部にもゆきわたるよう
に積層形成する第2多結晶S1膜形成工程と、異方性ド
ライエツチングにより前記第1絶縁膜、高融点金輌膜、
第1多結晶Si膜の@面に堆積した第2多結晶S1膜を
残して絡2多結晶Si膜の他部領域を除去する第2多結
晶SiM除去工程と、半導体基板上に第3絶縁膜全積層
形成したあと前記ベース用窓の底面部に堆積し丸前記第
3絶縁膜を除去する第3絶縁膜形成工程と、前記ベース
用窓の底面部にベースを形成するベース形成工程と、前
記ベースの上層部にエミッタを形成するエミッタ形成工
程と、前記半導体基板上にコレクタを形成するコレクタ
形成工程と。
前記ベース用窓と異、する半導体基板上の前記第1多結
晶Si膜の配役領域相当部に開口を形成しこの開口にベ
ース電極を充填形成するベース電極形成工程とを含むも
のであるため、R起生導体装置を歩留りよく製造するこ
とができるという効果を有する。
晶Si膜の配役領域相当部に開口を形成しこの開口にベ
ース電極を充填形成するベース電極形成工程とを含むも
のであるため、R起生導体装置を歩留りよく製造するこ
とができるという効果を有する。
第1図は従来例の断面図、第2図(イ)ないし句はこの
発明の一実施例を示す工程説明図である。 12・・・p形基板、13・・ベース、14・・・ベー
ス引出線、 14a−・多結晶Si (#! 2 )
、 14b・・多結晶Si(第1 ) 、 15a 、
15b ・・5i02(絶縁膜)、16・・Mo
(高融点金属膜)、17 ベース電極、18エミツタ、
19・・コレクタ、20・・エミツタ電極、21川コレ
クタ電極、22・・・n形単結晶81基板(半導体基板
)、23・・5i02(絶縁膜)、24・・・ベース用
窓、25・・・コレクタコンタクトli!、26・・・
ベース電極用窓 第1図 第2図
発明の一実施例を示す工程説明図である。 12・・・p形基板、13・・ベース、14・・・ベー
ス引出線、 14a−・多結晶Si (#! 2 )
、 14b・・多結晶Si(第1 ) 、 15a 、
15b ・・5i02(絶縁膜)、16・・Mo
(高融点金属膜)、17 ベース電極、18エミツタ、
19・・コレクタ、20・・エミツタ電極、21川コレ
クタ電極、22・・・n形単結晶81基板(半導体基板
)、23・・5i02(絶縁膜)、24・・・ベース用
窓、25・・・コレクタコンタクトli!、26・・・
ベース電極用窓 第1図 第2図
Claims (2)
- (1) 半導体基板上に形成したコレクタ、ベースお
よびエミッタと、前記半導体基板上の前記ベースと異な
る位置に形成したベース電極と、前記半導体基板上に選
択的に積層形成した絶縁膜上に形成され前記ベース形成
部から前記ベース電極形成部に向けて水平方向に引き出
した高融点金属膜と。 前記高融点金属膜を被覆して前記ペース形成部から前記
ベース電極Kかけて水平方向に引き出され前記高融点金
属膜との2層膜でベース引出線水平部を形成する第1多
結晶Si膜と、前記絶縁膜、高融点金属膜および第1多
結晶Si膜の各側面に接して前記ベースから垂直方向に
向けて引き出されベース引出線垂直部を形成する第2多
結晶SI膜とを備えた半導体装置。 - (2)半導体基板上に順次第1絶縁膜、高融点金属膜、
第1多結晶Si膜、第2絶縁膜を積層形成する第1多結
晶St膜形成工程と、前記第2絶縁膜の開口縁が他の積
層膜の開口側面よりひさし状に内方に張り出すようにサ
イドエツチングにより前記各膜の積層部にベース用窓を
凹陥形成するベース用窓形成工程と、半導体基板上に第
2多結晶61膜をその一部が前記第2絶縁膜の開口縁裏
面部にもゆきわたるように積層形成する第2多結晶Si
膜形成工程と、異方性ドライエツチングにより前記總1
絶縁膜、高融点金属膜、第1多結晶Si膜の側面に堆積
した第2多結晶Si膜を残して第2多結晶S!膜の他部
領域を除去する第2多結晶Si膜除去工程と、半導体基
板上に第3絶縁膜を積層形成したあと前記ペース用窓の
底面部に堆積した前記第3絶縁膜を除去する第3絶縁膜
形成工程と、前記ベース用窓の底面部にベースを形成す
るベース形成工程と、前記ベースの上層部にエミッタを
形成するエミッタ形成工程と、前記半導体基板上にコレ
クタを形成するコレクタ形成工程と、前記ベース用窓と
異なる半導体基板上の前記第1多結晶Sr膜の配設領域
相当部に開口を形成しこの開口にペース電it充填形成
するベース電極形成工程とを含む半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56198935A JPS5898964A (ja) | 1981-12-08 | 1981-12-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56198935A JPS5898964A (ja) | 1981-12-08 | 1981-12-08 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5898964A true JPS5898964A (ja) | 1983-06-13 |
Family
ID=16399410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56198935A Pending JPS5898964A (ja) | 1981-12-08 | 1981-12-08 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5898964A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61255064A (ja) * | 1985-05-07 | 1986-11-12 | Nippon Telegr & Teleph Corp <Ntt> | バイポーラトランジスタの製造方法 |
-
1981
- 1981-12-08 JP JP56198935A patent/JPS5898964A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61255064A (ja) * | 1985-05-07 | 1986-11-12 | Nippon Telegr & Teleph Corp <Ntt> | バイポーラトランジスタの製造方法 |
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