JPH0654873B2 - プログラマブル型論理装置 - Google Patents

プログラマブル型論理装置

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JPH0654873B2
JPH0654873B2 JP1228833A JP22883389A JPH0654873B2 JP H0654873 B2 JPH0654873 B2 JP H0654873B2 JP 1228833 A JP1228833 A JP 1228833A JP 22883389 A JP22883389 A JP 22883389A JP H0654873 B2 JPH0654873 B2 JP H0654873B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はプログラム可能なスイッチング手段を有する
プログラマブル型論理装置に関する。
（従来の技術） 近年、論理ゲートをユーザーが作り変えることができる
集積回路が良く用いられるようになってきた。このよう
な集積回路は一般にプログラマブル型論理装置（プログ
ラマブル・ロジック・デバイス、略してＰＬＤ）と称さ
れている。このＰＬＤの特徴は、その中に実質的にスイ
ッチとして動作する能動素子又は受動素子が多数作り込
まれていることにあり、その多数のスイッチ素子のそれ
ぞれをオンさせるか、オフさせるかを選択することによ
り所望の論理機能を得ることができるようにしたことで
ある。
ＰＬＤの従来例として、例えば米国特許公報第４６９５
７４０号に開示されているＣＭＯＳトランスミッション
・ゲートを用いたものが知られている。この構成を第７
図に示す。このゲートは４個のＣＭＯＳトランスミッシ
ョン・ゲート81〜84と、これら４個のＣＭＯＳトランス
ミッション・ゲートを選択的にオン状態に設定するため
の制御データを保持する１個のフリップフロップ回路85
及び１個のバッファ回路86とから構成されている。上記
４個の各ＣＭＯＳトランスミッション・ゲート81〜84は
それぞれＰチャネルのＭＯＳトランジスタとＮチャネル
のＭＯＳトランジスタとを並列接続して構成されてお
り、これらの各ゲート端子は上記フリップフロップ回路
85のＱ信号端子、もしくは信号端子に選択的に接続さ
れている。
このような構成の回路において、Ｑ信号が“１”、信
号が“０”となるように予め上記フリップフロップ回路
85をプログラムしておけば、トランスミッション・ゲー
ト81、82がオン、トランスミッション・ゲート83、84が
オフとなり、ノードＡの信号がバッファ回路86を介して
ノードＢに伝達される。逆にＱ信号が“０”、信号が
“１”となるように上記フリップフロップ回路85をプロ
グラムしておけば、トランスミッション・ゲート83、84
がオン、トランスミッション・ゲート81、82がオフとな
り、ノードＢの信号がバッファ回路86を介してノードＡ
に伝達される。このように、このＰＬＤでは、フリップ
フロップ回路の保持データに応じて信号の伝達方向を選
択的に決定することができる。
（発明が解決しようとする課題） ところで、上記従来のＰＬＤのように、スイッチ素子と
してＣＭＯＳトランスミッション・ゲートを用いると、
１個のスイッチ素子を構成するために２個のトランジス
タが必要になる。そのため、例えばＮチャネルのＭＯＳ
トランジスタ１個だけからなるスイッチ素子に比べ、回
路が複雑になり、かつゲート端子を接続するための配線
も煩わしくなり、しかもパターン面積は２倍以上とな
る。このため、集積度が上らず、多数のスイッチ素子を
有するＰＬＤにおいては、チップ面積が非常に大きいも
のになる。周知のように、チップ面積の増大は１ウエー
ハ当たりのチップ数を減らし、さらに、歩留まりの低下
をもたらし、結果としてコストの増加を招く。さらに大
きなチップ面積を持つ集積回路は、パッケージも大きな
ものとなり、プリント基板上での実装個数をも低減さ
せ、さらにコストが増加することになる。
一方、スイッチ素子をＮチャネルのＭＯＳトランジスタ
１個だけで構成した場合には上記とは異なる新たな問題
が生じる。それは、ＮチャネルのＭＯＳトランジスタ固
有の特性であり、バックゲート・バイアス効果として良
く知られているものである。すなわち、ＮチャネルのＭ
ＯＳトランジスタをオンさせるためには、ゲート端子を
高電位の電源電圧、例えばＶDDに設定するが、この状態
では、ＶDD近傍の信号レベルを伝達することができな
い。よく知られているように、ＮチャネルのＭＯＳトラ
ンジスタは、ゲート端子の電位がソース端子の電位より
しきい値（Ｖth）以上大きくないとオンしない。従っ
て、ゲート端子の電位がＶDDのときは、伝達できる最大
の電位は（ＶDD−Ｖth）でしかない。しかも、この電位
に近くになると、ＮチャネルのＭＯＳトランジスタはオ
ン状態とはいえ、そのオン抵抗値が著しく高く、高速動
作は見込めない。これでは、動作電源電圧範囲が狭くな
り、信頼性を減少させるばかりでなく、高速のプログラ
マブル型論理装置を実現することは困難となる。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、集積度及び信頼性が高く、高速動作
が可能なプログラマブル型論理装置を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） この発明のプログラマブル型論理装置は、２個のＣＭＯ
Ｓインバータをカスケード接続してなるフリップフロッ
プで構成され、１ビットの制御データを記憶するデータ
保持手段と、上記データ保持手段で保持させるべきデー
タが伝達される一対のデータ伝達線と、上記データ保持
手段を選択するための選択信号が伝達される選択線と、
上記データ保持手段の保持データに応じてスイッチ制御
されるＭＯＳ型スイッチ手段と、上記ＭＯＳ型スイッチ
手段を介して結合された２本の信号線と、上記データ保
持手段で上記制御データの書き込みを行う時には第１の
電源電圧を上記データ保持手段に供給し、上記データ保
持手段の保持データを読み出して上記ＭＯＳ型スイッチ
手段のスイッチ制御を行う時には上記第１の電源電圧よ
りも高い値を持つ第２の電源電圧を上記データ保持手段
に供給する電源電圧供給手段とを具備したことを特徴と
する。
（作用） この発明のプログラマブル型論理装置では、ＭＯＳ型ス
イッチ素子のオン、オフ動作を制御するための制御デー
タがデータ保持手段に保持される。そして、このデータ
保持手段に保持されている制御データに基づいて上記Ｍ
ＯＳ型スイッチ制御のオン・オフ制御する際に、上記デ
ータ保持手段で保持されているデータの電位振幅が拡大
される。これによって、ＭＯＳ型スイッチ制御のオン抵
抗が十分に低くなり、２本の信号線間での信号の授受が
信号レベルの低下を伴わずに行われる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明に係るプログラマブル型論理装置の実
施例装置における最小の構成を示す回路図である。この
実施例装置はスイッチ用のＮチャネルＭＯＳトランジス
タ10と、このＭＯＳトランジスタ10をオン、オフ制御す
るために使用される１ビットの制御データを保持するデ
ータ記憶回路20とから構成されており、かつこれらは一
つの集積回路チップ上に構成されている。
上記ＭＯＳトランジスタ10のソース端子、ドレイン端子
は２本の信号線11、12にそれぞれ接続されており、この
ＭＯＳトランジスタ10のゲート端子には上記データ記憶
回路20の保持データが供給される。上記２本の信号線1
1、12には“１”レベルが通常の電源電圧ＶDD、“０”
レベルが接地電圧である信号が伝達されるようになって
いる。
さらに、上記データ記憶回路20には２個のインバータ2
1、22をカスケード接続してなるフリップフロップ23が
設けられている。このフリップフロップ23にデータを書
き込むために、書き込み用データ線24及び25が選択用の
ＮチャネルのＭＯＳトランジスタ26、27を介してこのフ
リップフロップ23に接続されている。上記両ＭＯＳトラ
ンジスタ26、27のゲート端子は選択線28に共通に接続さ
れている。そして、このフリップフロップ23のインバー
タ21の出力が記憶データとして上記スイッチ用のＭＯＳ
トランジスタ10のゲート端子に供給される。
このような構成のデータ記憶回路は、周知のランダム・
アクセス・メモリ（ＲＡＭ）の記憶セル回路として使用
されているものに類似している。しかし、上記フリップ
フロップ23の２個のインバータ21、22に供給される電源
電圧が通常のＶDDではなく、ＶEEとなっている点で異な
っている。なお、この電源電圧ＶEEについては後に説明
する。
次に上記回路の動作を説明する。まず、データ記憶回路
20に所望の制御データを書き込む動作について説明す
る。スイッチ用のＭＯＳトランジスタ10をオンさせる時
は、書き込み用データ線24に“０”レベルのデータを、
データ線25には“１”レベルのデータをそれぞれ与え
る。ここで上記データの“１”レベルは電源電位ＶDD、
“０”レベルは接地電位であるとする。この状態で選択
線28に“１”レベルの信号を与えると、選択用のＭＯＳ
トランジスタ26、27がオンしてこのデータ記憶回路が選
択され、データ線24、25のデータがフリップフロップ23
に伝達される。この時、フリップフロップ23に供給され
る電源電圧ＶEEは通常のＶDDレベルにされている。従っ
て、フリップフロップ23には、周知のＲＡＭの記憶セル
回路の場合と同様に“１”レベルのデータが書き込まれ
る。すなわち、インバータ21の出力が“１”レベル、イ
ンバータ22の出力が“０”レベルとなるような状態でデ
ータが書き込まれる。
これに対し、書き込み用データ線24、25に“１”レベ
ル、“０”レベルのデータを与え、かつ選択線28に
“１”レベルの信号を与えると、フリップフロップ23に
は“０”レベルのデータが書き込まれる。この時も、フ
リップフロップ23に供給される電源電圧ＶEEは通常のＶ
DDレベルにされている。
データの書き込み動作が終了したら、選択線28に“０”
レベルの信号を与える。これにより、選択用のＭＯＳト
ランジスタ26、27がオフするため、フリップフロップ23
の記憶データは電源電圧ＶEEを供給している間は、書き
込み用データ線24、25のデータに係わりなく、常に保持
される。
次に、電源電圧ＶEEをＶDDよりも高い電位ＶPPとする。
このようにフリップフロップ23の電源電圧を上昇させる
と、このフリップフロップ23が“１”レベルを保持して
いる場合、インバータ22の“１”レベル電位もＶDDから
ＶPPに上昇する。この結果、このフリップフロップ23の
保持データが供給されるスイッチ用のＭＯＳトランジス
タ10は十分オン状態になり、そのオン抵抗は十分に低い
ものとなるため、２本の信号線11、12相互間ではＶDDレ
ベルが減少せずに信号の授受が可能となる。
一方、フリップフロップ23の保持データが“０”レベル
の場合は、インバータ22の“０”レベル電位は接地電圧
のままであるから、スイッチ用のＭＯＳトランジスタ10
はオフ状態になり、２本の信号線11、12相互間は遮断さ
れる。
このように上記実施例によれば、１個のＭＯＳトランジ
スタのみをスイッチとして用いたプログラマブルな論理
装置が実現できる。しかも、２本の信号線11、12のレベ
ルがＶDD近傍のときでも、そのレベルを減少させないで
授受させることができ、かつ高速動作が可能である。こ
の結果、動作電源電圧範囲が広くなり、信頼性が向上す
ると共に高速のプログラマブル型論理装置が実現でき
る。
第２図は上記実施例装置のフリップフロップ23における
２個のインバータ21、22それぞれをＣＭＯＳインバータ
で実現した場合の詳細な構成を示す回路図である。上記
両インバータ21、22はＰチャネルのＭＯＳトランジスタ
31、33それぞれとＮチャネルのＭＯＳトランジスタ32、
34それぞれとから構成されている。上記ＰチャネルのＭ
ＯＳトランジスタ31、33の各ソース端子は前記電源電圧
ＶEEが供給されているノードに接続されており、これら
ＭＯＳトランジスタ31、33の各サブストレート端子も電
源電圧ＶEEが供給されているノードに接続されている。
上記両ＭＯＳトランジスタ31、33の各ドレイン端子には
上記ＮチャネルのＭＯＳトランジスタ32、34の各ドレイ
ン端子が接続されており、これらＭＯＳトランジスタ3
2、34の各ソース端子は接地電圧が供給されているノー
ドに接続されている。また、これらＭＯＳトランジスタ
32、34の各サブストレート端子も接地電圧が供給されて
いるノードに接続されている。さらに上記両ＭＯＳトラ
ンジスタ31、32のゲート端子が共通に接続され、このゲ
ート共通接続点がインバータ21の入力端子にされてお
り、同様に上記両ＭＯＳトランジスタ33、34のゲート端
子が共通に接続され、このゲート共通接続点がインバー
タ22の入力端子にされている。また、前記選択用のＭＯ
Ｓトランジスタ26、27の各サブストレート端子も、接地
電圧が供給されているノードに接続されている。
上記構成でなる装置は、ＣＭＯＳ構造でなる２個のイン
バータ21、22を構成するＰチャネルのＭＯＳトランジス
タ31、33のソース端子及びサブストレート端子がＶEEの
ノードに接続されていることが特徴である。これはＣＭ
ＯＳ−Ｎウエル・プロセスにおいて、ＶDD系のＮウエル
領域とＶEE系のＮウエル領域とが同一半導体チップ上に
混在していることを示唆している。つまり、スイッチ用
のＭＯＳトランジスタ10を介して信号の授受が行われる
信号線11、12に接続された図示しない他の回路のＮウエ
ル領域は電圧ＶDDにバイアスされ、スイッチ用のＭＯＳ
トランジスタ10のオン、オフ制御を行うデータ記憶回路
20のＮウエル領域は電圧ＶEEにバイアスされる。
ところで、上記スイッチ用のＭＯＳトランジスタ10が多
数集積される場合、それらの制御回路、つまりデータ記
憶回路20も多数となり、制御用の信号線の数も多くな
る。そこで、スイッチ用のＭＯＳトランジスタ10及びデ
ータ記憶回路20を多数集積する場合には工夫が必要であ
る。
第３図は上記実施例装置の応用例装置の回路図であり、
上記スイッチ用のＭＯＳトランジスタ10及びデータ記憶
回路20を多数集積する場合の全体の構成を示すものであ
る。図示のように多数のデータ記憶回路20を集積する場
合には、これら多数のデータ記憶回路20をマトリックス
状に配置して書き込み用データ線24、25及び選択線28を
複数のデータ記憶回路20で共有することにより、制御用
の信号線の数を減少させることができる。なお、スイッ
チ用のＭＯＳトランジスタ10は前記信号線11、12（第３
図では図示せず）を介して他のスイッチ用のＭＯＳトラ
ンジスタ10と接続されており、任意の信号線間には信号
の方向を決定するためのインバータ35が挿入されてい
る。
上記実施例装置及び応用例装置において、前記電源電圧
ＶEEは集積回路チップの外部から供給するようにしても
よいが、この場合にはチップの端子が増加することにな
り好ましくない。従って、同一チップ内に前記電源電圧
ＶEEを発生する回路を構成することが考えられる。
次に前記第１図もしくは第３図の回路で使用される前記
電源電圧ＶEEを発生する回路を集積回路チップに内蔵さ
せる場合について以下に説明する。
第４図は、通常の電源電圧ＶDDから前記電源電圧ＶPPを
発生し、これを切り替えて出力するＶEE発生回路の構成
を示す回路図である。図において、端子41には外部から
通常の電源電圧ＶDDが印加される。この端子41に印加さ
れた電圧ＶDDはＶPP発生回路42及び切り替え回路43に供
給される。ＶPP発生回路42は電源電圧ＶDDを昇圧して電
圧ＶPPを発生する。この電圧ＶPPは上記切り替え回路43
に供給される。切り替え回路43は図示しない制御信号に
応じて上記両電圧ＶDD、ＶPPを切り替え、前記電圧ＶEE
として出力する。
第５図は上記第４図中のＶPP発生回路42の詳細な構成を
示す回路図である。インバータ51〜56には電圧ＶDDが電
源電圧として供給されており、このうちの５個のインバ
ータ51〜55によってリング発振回路57が構成されてい
る。このリング発振回路57の発振出力はインバータ56を
介してコンデンサ58の一方電極側に印加される。このコ
ンデンサ58の他方電極側にはダイオード59を順方向に介
して通常の電源電圧ＶDDが印加されている。また、上記
コンデンサ58の他方電極側にはダイオード60の正極性側
が接続されている。
このような構成の回路はチャージポンプ回路として良く
知られており、リング発振回路57が発振を開始してから
所定の時間の経過後に、ダイオード60の負極性側に電圧
ＶDDよりも高い電圧ＶPPを得ることができる。
第６図は上記第４図中の切り替え回路33の詳細な構成を
示す回路図である。図中の制御信号は、前記データ記憶
回路20（第１図に図示）にデータの書き込みを行う際及
び書き込み後にデータを保持している期間には“０”レ
ベルにされ、保持データに応じて前記スイッチ用のＭＯ
Ｓトランジスタ（同じく第１図中に図示）のオン、オフ
制御を行い際には“１”レベルにされるものである。こ
の制御信号はインバータ61及びレベル変換回路62を介し
てＰチャネルのＭＯＳトランジスタ63のゲート端子に供
給されると共に、インバータ64，65及びレベル変換回路
66を介してもう１個のＰチャネルのＭＯＳトランジスタ
67のゲート端子に供給される。上記両レベル変換回路6
2、66はそれぞれ、電圧ＶDDと接地電圧との間の論理振
幅を、電圧ＶPPと接地電圧との間の論理振幅に変換する
ものである。また、上記ＭＯＳトランジスタ63のソース
端子及びサブストレート端子は共に電源電圧ＶDDのノー
ドに接続されており、上記ＭＯＳトランジスタ67のソー
ス端子及びサブストレート端子は共に電源電圧ＶPPのノ
ードに接続されている。そして、上記両ＭＯＳトランジ
スタ63、67のドレイン端子は共通に接続され、そのドレ
イン共通接続点から前記電圧ＶEEが出力されるようにな
っている。
この切り替え回路33において、制御信号が“０”レベル
にされているときにはＭＯＳトランジスタ63がオンし、
ＭＯＳトランジスタ67がオフするため、電圧ＶDDが電圧
ＶEEとして出力される。一方、制御信号が“１”レベル
にされているときにはＭＯＳトランジスタ67がオンし、
ＭＯＳトランジスタ63がオフするため、電圧ＶPPが電圧
ＶEEとして出力される。
［発明の効果］ 以上説明したように、この発明によれば集積度及び信頼
性が高く、高速動作が可能なプログラマブル型論理装置
及びこれに用いられる記憶回路を提供することができ
る。
【図面の簡単な説明】
第１図はこの発明の実施例に係る構成を示す回路図、第
２図は上記実施例装置の一部回路を具体的な回路で実現
した場合の詳細な構成を示す回路図、第３図は上記実施
例装置の応用例装置の回路図、第４図は上記実施例装置
で使用されるＶEE発生回路の構成を示す回路図、第５図
は上記実施例装置で使用されるＶPP発生回路の詳細な構
成を示す回路図、第６図は上記実施例装置で使用される
切り替え回路の詳細な構成を示す回路図、第７図は従来
装置の回路図である。 10……スイッチ用のＮチャネルＭＯＳトランジスタ、1
1，12……信号線、20……データ記憶回路、21，22……
インバータ、23……フリップフロップ、24，25……書き
込み用データ線、26，27……選択用のＮチャネルのＭＯ
Ｓトランジスタ、28……選択線、31，33……Ｐチャネル
のＭＯＳトランジスタ、32，34……ＮチャネルのＭＯＳ
トランジスタ、35……インバータ、41……端子、42……
ＶPP発生回路、43……切り替え回路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】２個のＣＭＯＳインバータをカスケード接
    続してなるフリップフロップで構成され、１ビットの制
    御データを記憶するデータ保持手段と、 上記データ保持手段で保持させるべきデータが伝達され
    る一対のデータ伝達線と、 上記データ保持手段を選択するための選択信号が伝達さ
    れる選択線と、 上記データ保持手段の保持データに応じてスイッチ制御
    されるＭＯＳ型スイッチ手段と、 上記ＭＯＳ型スイッチ手段を介して結合された２本の信
    号線と、 上記データ保持手段で上記制御データの書き込みを行う
    時には第１の電源電圧を上記データ保持手段に供給し、
    上記データ保持手段の保持データを読み出して上記ＭＯ
    Ｓ型スイッチ手段のスイッチ制御を行う時には上記第１
    の電源電圧よりも高い値を持つ第２の電源電圧を上記デ
    ータ保持手段に供給する電源電圧供給手段 とを具備したことを特徴とするプログラマブル型論理装
    置。
  2. 【請求項２】前記データ保持手段がマトリックス状に配
    置されている請求項１記載のプログラマブル型論理装
    置。
  3. 【請求項３】前記電源電圧供給手段は、前記第１、第２
    の電源電圧を切り替えて出力する電源電圧切り替え手段
    を含んでいる請求項１記載のプログラマブル型論理装
    置。
  4. 【請求項４】前記第２の電源電圧が、前記第１の電源電
    圧を用いて同一集積回路内部で形成されることを特徴と
    する請求項１記載のプログラマブル型論理装置。
  5. 【請求項５】前記データ保持手段を構成する２個のイン
    バータがＰウエル領域もしくはＮウエル領域を有するＣ
    ＭＯＳインバータであり、このＰウエル領域もしくはＮ
    ウエル領域に対して前記電源電圧切り替え手段の出力電
    圧が供給されている請求項３記載のプログラマブル型論
    理装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001056160A1 (fr) * 2000-01-28 2001-08-02 Hitachi, Ltd. Circuit logique variable, circuit integre a semiconducteur, et procede de fabrication dudit circuit integre

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001215A (ko) * 1991-06-03 1993-01-16 프레데릭 얀 스미트 프로그램 가능한 셀을 포함하는 전자 회로
JP2672740B2 (ja) * 1991-10-07 1997-11-05 三菱電機株式会社 マイクロコンピュータ
TW229341B (ja) * 1992-06-22 1994-09-01 Advanced Micro Devices Inc
US5319261A (en) * 1992-07-30 1994-06-07 Aptix Corporation Reprogrammable interconnect architecture using fewer storage cells than switches
GB9303084D0 (en) * 1993-02-16 1993-03-31 Inmos Ltd Programmable logic circuit
US5612892A (en) * 1993-12-16 1997-03-18 Intel Corporation Method and structure for improving power consumption on a component while maintaining high operating frequency
US5808942A (en) * 1995-06-09 1998-09-15 Advanced Micro Devices, Inc. Field programmable gate array (FPGA) having an improved configuration memory and look up table
US5760602A (en) * 1996-01-17 1998-06-02 Hewlett-Packard Company Time multiplexing a plurality of configuration settings of a programmable switch element in a FPGA
US5831896A (en) * 1996-12-17 1998-11-03 International Business Machines Corporation Memory cell
US6057704A (en) * 1997-12-12 2000-05-02 Xilinx, Inc. Partially reconfigurable FPGA and method of operating same
US6425077B1 (en) * 1999-05-14 2002-07-23 Xilinx, Inc. System and method for reading data from a programmable logic device
KR100560948B1 (ko) * 2004-03-31 2006-03-14 매그나칩 반도체 유한회사 6 트랜지스터 듀얼 포트 에스램 셀
TWI306251B (en) * 2004-06-18 2009-02-11 Tian Holdings Llc System of sampleing interface for pick-up head
TWI303821B (en) * 2004-06-30 2008-12-01 Tian Holdings Llc System and circuit for the sampling interface of pick-up head
US7411853B2 (en) * 2005-11-17 2008-08-12 Altera Corporation Volatile memory elements with elevated power supply levels for programmable logic device integrated circuits
US7430148B2 (en) * 2005-11-17 2008-09-30 Altera Corporation Volatile memory elements with boosted output voltages for programmable logic device integrated circuits
US7957177B2 (en) * 2008-06-05 2011-06-07 Altera Corporation Static random-access memory with boosted voltages
US8081503B1 (en) 2009-02-27 2011-12-20 Altera Corporation Volatile memory elements with minimized area and leakage current
JP4857367B2 (ja) * 2009-07-06 2012-01-18 株式会社沖データ 駆動回路及び画像形成装置
SG182272A1 (en) 2010-01-20 2012-08-30 Semiconductor Energy Lab Semiconductor device
US8669781B2 (en) 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6156151B2 (ja) * 2012-01-11 2017-07-05 日本電気株式会社 双方向バッファ及びその制御方法
TWI633650B (zh) * 2013-06-21 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
TW201513128A (zh) * 2013-07-05 2015-04-01 Semiconductor Energy Lab 半導體裝置
US10199105B2 (en) * 2016-05-12 2019-02-05 Crossbar, Inc. Non-volatile resistive memory configuration cell for field programmable gate array

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5564686A (en) * 1978-11-08 1980-05-15 Nec Corp Memory unit
JPS62188419A (ja) * 1986-02-13 1987-08-18 Matsushita Electronics Corp Ｍｏｓ型半導体集積回路
JPH01126724A (ja) * 1987-11-12 1989-05-18 Kawasaki Steel Corp プログラマブル集積回路
JPH01136415A (ja) * 1987-11-24 1989-05-29 Hitachi Ltd プログラマブル論理回路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3813653A (en) * 1972-12-18 1974-05-28 Rolm Corp Memory cell with reduced voltage supply while writing
US4042841A (en) * 1974-09-20 1977-08-16 Rca Corporation Selectively powered flip-flop
US4063117A (en) * 1977-01-07 1977-12-13 National Semiconductor Corporation Circuit for increasing the output current in MOS transistors
JPS5619676A (en) * 1979-07-26 1981-02-24 Fujitsu Ltd Semiconductor device
US4511811A (en) * 1982-02-08 1985-04-16 Seeq Technology, Inc. Charge pump for providing programming voltage to the word lines in a semiconductor memory array
US4642487A (en) * 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
US4695740A (en) * 1984-09-26 1987-09-22 Xilinx, Inc. Bidirectional buffer amplifier
JPS61117794A (ja) * 1984-11-13 1986-06-05 Fujitsu Ltd 不揮発性半導体記憶装置
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US4694430A (en) * 1985-03-21 1987-09-15 Sprague Electric Company Logic controlled switch to alternate voltage sources
US4750155A (en) * 1985-09-19 1988-06-07 Xilinx, Incorporated 5-Transistor memory cell which can be reliably read and written
US4722075A (en) * 1985-10-15 1988-01-26 Texas Instruments Incorporated Equalized biased array for PROMS and EPROMS
JP2541248B2 (ja) * 1987-11-20 1996-10-09 三菱電機株式会社 プログラマブル・ロジック・アレイ
JPH01166399A (ja) * 1987-12-23 1989-06-30 Toshiba Corp スタティック型ランダムアクセスメモリ
IT1221251B (it) * 1988-02-25 1990-06-27 Sgs Thomson Microelectronics Circuito mos per il pilotaggio di un carico dal lato alto della alimentazione
US5021680A (en) * 1989-07-31 1991-06-04 Advanced Micro Devices, Inc. Voltage supply circuit for programming circuits of programmable logic arrays
US5027003A (en) * 1989-12-29 1991-06-25 Texas Instruments Incorporated Read/write switching circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5564686A (en) * 1978-11-08 1980-05-15 Nec Corp Memory unit
JPS62188419A (ja) * 1986-02-13 1987-08-18 Matsushita Electronics Corp Ｍｏｓ型半導体集積回路
JPH01126724A (ja) * 1987-11-12 1989-05-18 Kawasaki Steel Corp プログラマブル集積回路
JPH01136415A (ja) * 1987-11-24 1989-05-29 Hitachi Ltd プログラマブル論理回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001056160A1 (fr) * 2000-01-28 2001-08-02 Hitachi, Ltd. Circuit logique variable, circuit integre a semiconducteur, et procede de fabrication dudit circuit integre

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