JPH01171321A - プログラマブル論理要素 - Google Patents
プログラマブル論理要素Info
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- JPH01171321A JPH01171321A JP33128087A JP33128087A JPH01171321A JP H01171321 A JPH01171321 A JP H01171321A JP 33128087 A JP33128087 A JP 33128087A JP 33128087 A JP33128087 A JP 33128087A JP H01171321 A JPH01171321 A JP H01171321A
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- 230000006870 function Effects 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 9
- 230000003068 static effect Effects 0.000 description 3
- 101100408471 Rhodocybe pseudopiperita ple5 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07C—ACYCLIC OR CARBOCYCLIC COMPOUNDS
- C07C45/00—Preparation of compounds having >C = O groups bound only to carbon or hydrogen atoms; Preparation of chelates of such compounds
- C07C45/61—Preparation of compounds having >C = O groups bound only to carbon or hydrogen atoms; Preparation of chelates of such compounds by reactions not involving the formation of >C = O groups
- C07C45/63—Preparation of compounds having >C = O groups bound only to carbon or hydrogen atoms; Preparation of chelates of such compounds by reactions not involving the formation of >C = O groups by introduction of halogen; by substitution of halogen atoms by other halogen atoms
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- Chemical & Material Sciences (AREA)
- Organic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、プログラマブル・ロジック・デバイス（ＰＬ
Ｄ）等に用いられる部分的な論理回路に関するものであ
る。
Ｄ）等に用いられる部分的な論理回路に関するものであ
る。
［従来の技術］
従来より論理機能を任意に定義する・ことの可能な論理
回路（以下プログラマブル論理要素）を複数配置し、そ
れらプログラマブル論理要素を相互に配線する構成にな
っているＰＬＤ （プログラマブル・ロジック・デバイ
ス）が知られている。上記ＰＬＤにおける従来のプログ
ラマブル論理要素は入出力の位置が固定されており、該
プログラマブル論理要素の入出力端子間をプログラマブ
ルな配線要素によって接続可能としている。このような
プログラマブル論理要素の例としては、特開昭６１−２
２４５２０号があげられる。
回路（以下プログラマブル論理要素）を複数配置し、そ
れらプログラマブル論理要素を相互に配線する構成にな
っているＰＬＤ （プログラマブル・ロジック・デバイ
ス）が知られている。上記ＰＬＤにおける従来のプログ
ラマブル論理要素は入出力の位置が固定されており、該
プログラマブル論理要素の入出力端子間をプログラマブ
ルな配線要素によって接続可能としている。このような
プログラマブル論理要素の例としては、特開昭６１−２
２４５２０号があげられる。
［発明か解決しようとする問題点］
しかしながら、上記従来技術によるプログラマブル論理
要素を用いてＰＬＤを構成すると、各プログラマブル論
理要素の入出力端子間を接続する際に、多くのスペース
的に限られた配線要素を使用し、結果として全体の配線
自由文を下げてしまう。従って、利用可能なプログラマ
ブル論理要素の数が制限され、ＰＬＤ内の素子使用効率
を下げてしまうことになる。上記の問題は、特に、プロ
グラマブル論理要素が二次元アレイ状に配置されている
場合に顕著である。
要素を用いてＰＬＤを構成すると、各プログラマブル論
理要素の入出力端子間を接続する際に、多くのスペース
的に限られた配線要素を使用し、結果として全体の配線
自由文を下げてしまう。従って、利用可能なプログラマ
ブル論理要素の数が制限され、ＰＬＤ内の素子使用効率
を下げてしまうことになる。上記の問題は、特に、プロ
グラマブル論理要素が二次元アレイ状に配置されている
場合に顕著である。
本発明は、上記問題点を解決するために創案されたもの
で、入出力信号の位置を自由に決定できるようにして、
配線領域の設計上の負担を軽減させることを可能にする
プログラマブル論理要素を提供することを目的とする。
で、入出力信号の位置を自由に決定できるようにして、
配線領域の設計上の負担を軽減させることを可能にする
プログラマブル論理要素を提供することを目的とする。
［問題点を解決するための手段］
上記の目的を達成するための本発明のプログラマブル論
理要素の構成は、 多角形状の各辺に任意に配置した入力端子および出力端
子と、 少なくとも１個の上記入力端子の入力信号をプログラム
することによりに個の内部の信号線に選択する手段と、 上記に個の信号線および／または１個の信号線を受けて
予めプログラムすることにより、任意の組み合わせ論理
を実現しおよび／または記憶素子を備えて複数の機能を
実現する手段と、上記実現する手段の出力信号をプログ
ラムすることにより任意の上記出力端子に出力する手段
とを備えたことを特徴とする。
理要素の構成は、 多角形状の各辺に任意に配置した入力端子および出力端
子と、 少なくとも１個の上記入力端子の入力信号をプログラム
することによりに個の内部の信号線に選択する手段と、 上記に個の信号線および／または１個の信号線を受けて
予めプログラムすることにより、任意の組み合わせ論理
を実現しおよび／または記憶素子を備えて複数の機能を
実現する手段と、上記実現する手段の出力信号をプログ
ラムすることにより任意の上記出力端子に出力する手段
とを備えたことを特徴とする。
［作用コ
本発明は、多角形状にレイアウトされたプログラマブル
論理要素の各辺に入力端子と出力端子を任意に配置し、
入力端子からの入力信号に対しては、プログラマブルに
選択する手段によって、プログラマブルな組み合わせ論
理および複数の機能またはそのいずれかを実現する手段
の入力に対し自由に入力位置を選択可能にするとともに
、上記の実現する手段の出力信号に対しては、プログラ
マブルな出力する手段により、任意の出力端子への出力
を可能にし、プログラマブル論理要素の人出力方向を自
由に設定することを可能にする。このことによって、プ
ログラマブル論理要素間相互の配線の自由度を得る。
論理要素の各辺に入力端子と出力端子を任意に配置し、
入力端子からの入力信号に対しては、プログラマブルに
選択する手段によって、プログラマブルな組み合わせ論
理および複数の機能またはそのいずれかを実現する手段
の入力に対し自由に入力位置を選択可能にするとともに
、上記の実現する手段の出力信号に対しては、プログラ
マブルな出力する手段により、任意の出力端子への出力
を可能にし、プログラマブル論理要素の人出力方向を自
由に設定することを可能にする。このことによって、プ
ログラマブル論理要素間相互の配線の自由度を得る。
［実施例コ
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例を示すプログラマブル論理要
素の回路構成図、第２図は正方形にレイアウトされた上
記プログラマブル論理要素を二次元アレイ状に配置した
プログラマブル・ロジック・デバイスの構成例である。
素の回路構成図、第２図は正方形にレイアウトされた上
記プログラマブル論理要素を二次元アレイ状に配置した
プログラマブル・ロジック・デバイスの構成例である。
本実施例は、プログラマブル論理要素として、４人力４
出力が可能な場合を例とする。第２図中、ＰＬＥＩ−Ｐ
ＬＥ９はプログラマブル論理要素を示し、その入出力端
子のレイアウトはＰＬＥ５に示されるように左に２人力
ｒｂ、ｒｃ、右に２出力Ｏｂ、Ｏｃ、上下に各々１人力
ｌ出力（ｒａ、Ｏａ）、（Ｉｄ、Ｏｄ）である。ＰＬＥ
Ｉ−ＰＬＥ９の空隙は、これらＰＬＥＩ〜ＰＬＥ９を相
互に接続する配線領域ｌとなっている。
出力が可能な場合を例とする。第２図中、ＰＬＥＩ−Ｐ
ＬＥ９はプログラマブル論理要素を示し、その入出力端
子のレイアウトはＰＬＥ５に示されるように左に２人力
ｒｂ、ｒｃ、右に２出力Ｏｂ、Ｏｃ、上下に各々１人力
ｌ出力（ｒａ、Ｏａ）、（Ｉｄ、Ｏｄ）である。ＰＬＥ
Ｉ−ＰＬＥ９の空隙は、これらＰＬＥＩ〜ＰＬＥ９を相
互に接続する配線領域ｌとなっている。
第１図は、上記プログラマブル・ロジック・デバイス（
ＰＬＤ）に使用される一つのプログラマブル論理要素（
以下ＰＬＥと記す）の回路構成例を示している。ＰＬＥ
は、萌述のように正方形の各辺に任意に配置されたＩａ
、Ｉｂ、Ｉｃ、Ｉｄからなる４個の入力端子とＯａ、Ｏ
ｂ、Ｏｃ、Ｏｄからなる４個の出力端子を有し、この４
個の入力端子１ａ〜Ｉｄの入力信号と後記する１個のフ
ィードバック信号を受けて予めプログラムすることによ
りこれら５個の信号をｈ−（ｌの１２個の信号線に選択
する手段２と、この１２個の信号を受けて予めプログラ
ムされた組み合わせ論理を実現する手段３と、記憶素子
４１を備え予めプログラムすることにより複数の機能を
実現する記憶手段４と、組み合わせ論理を実現する手段
３および記憶手段４の出力を任意の出力端子Ｏａ ＝
Ｏｄに出力する手段５を備えている。
ＰＬＤ）に使用される一つのプログラマブル論理要素（
以下ＰＬＥと記す）の回路構成例を示している。ＰＬＥ
は、萌述のように正方形の各辺に任意に配置されたＩａ
、Ｉｂ、Ｉｃ、Ｉｄからなる４個の入力端子とＯａ、Ｏ
ｂ、Ｏｃ、Ｏｄからなる４個の出力端子を有し、この４
個の入力端子１ａ〜Ｉｄの入力信号と後記する１個のフ
ィードバック信号を受けて予めプログラムすることによ
りこれら５個の信号をｈ−（ｌの１２個の信号線に選択
する手段２と、この１２個の信号を受けて予めプログラ
ムされた組み合わせ論理を実現する手段３と、記憶素子
４１を備え予めプログラムすることにより複数の機能を
実現する記憶手段４と、組み合わせ論理を実現する手段
３および記憶手段４の出力を任意の出力端子Ｏａ ＝
Ｏｄに出力する手段５を備えている。
選択する手段２は、横方向に入力端子■１〜Ｉｄからの
人力信号を大カバヅファ２１．・・・で反転した４個の
信号線と同じく１個のフィードバック信号線を備え、縦
方向に出力バッファ２２．・・・で反転されて手段３に
出力されるａ＝（ｌの１２個の信号線を備えている。こ
れらの信号線の交点の一部は、プログラマブルに２値信
号を保持する・印で表した記憶素子（スタチックＲＡＭ
、ＥＰＲＯＭ、Ｅ’ＰＲＯＭ等）２３．・・・の出力を
ゲートに接続したパストランジスタ−２４，・・・によ
り接続されている。２値信号を保持する記憶素子２３が
Ｈ（ハイ）レベルの信号を保持している場合はその交点
は接続された状態、Ｌ（ロー）レベルの信号を保持して
いる場合はその交点は切り離された状態である。Ｉａ〜
Ｉｄからなる４人力と１個のフィードバック信号は、大
力バッファ２１で増幅されたのち、前記２値信号を保持
する記憶素子を接続したパストランジスタ−２４により
、縦方向のａ−（ｌの１２個の信号線の何れかに接続さ
れ、出力バッファ２２で増幅されたのち手段３に出力さ
れる。
人力信号を大カバヅファ２１．・・・で反転した４個の
信号線と同じく１個のフィードバック信号線を備え、縦
方向に出力バッファ２２．・・・で反転されて手段３に
出力されるａ＝（ｌの１２個の信号線を備えている。こ
れらの信号線の交点の一部は、プログラマブルに２値信
号を保持する・印で表した記憶素子（スタチックＲＡＭ
、ＥＰＲＯＭ、Ｅ’ＰＲＯＭ等）２３．・・・の出力を
ゲートに接続したパストランジスタ−２４，・・・によ
り接続されている。２値信号を保持する記憶素子２３が
Ｈ（ハイ）レベルの信号を保持している場合はその交点
は接続された状態、Ｌ（ロー）レベルの信号を保持して
いる場合はその交点は切り離された状態である。Ｉａ〜
Ｉｄからなる４人力と１個のフィードバック信号は、大
力バッファ２１で増幅されたのち、前記２値信号を保持
する記憶素子を接続したパストランジスタ−２４により
、縦方向のａ−（ｌの１２個の信号線の何れかに接続さ
れ、出力バッファ２２で増幅されたのち手段３に出力さ
れる。
組み合わせ論理を実現する手段３は、実現すべき組み合
わせ論理の真理表を記憶するだめのスタチックＲＡＭ、
ＥＰＲＯＭ、Ｅ’ＦＲＯＭ等の記憶素子３１． ・・
と、セレクタ３２．・・・、３３．・・・から成る。こ
の手段３は、前述の選択する手段２の１２個の信号線＆
〜Ｑから一部の信号の組を７組選択して、それぞれの組
の信号をセレクタ３２または３３のそれぞれの選択人力
に加えて、記憶素子３１の出力を選択することにより、
それぞれ１個の信号を発生し、合計７個の組み合わせ論
理関数Ｆ２．Ｆ３．Ｆ４．Ｇ２．Ｇ３．Ｈ２，１２を実
現する。
わせ論理の真理表を記憶するだめのスタチックＲＡＭ、
ＥＰＲＯＭ、Ｅ’ＦＲＯＭ等の記憶素子３１． ・・
と、セレクタ３２．・・・、３３．・・・から成る。こ
の手段３は、前述の選択する手段２の１２個の信号線＆
〜Ｑから一部の信号の組を７組選択して、それぞれの組
の信号をセレクタ３２または３３のそれぞれの選択人力
に加えて、記憶素子３１の出力を選択することにより、
それぞれ１個の信号を発生し、合計７個の組み合わせ論
理関数Ｆ２．Ｆ３．Ｆ４．Ｇ２．Ｇ３．Ｈ２，１２を実
現する。
第３図、第４図は上記に用いられるセレクタの回路図の
例である。第３図はセレクタ３２を示し、入力側を４個
の入力ｘ、、Ｘ２．Ｘ３＋ Ｘ４のそれぞれに接続さ
れ出力側を共通に接続された４個のパストランジスタ−
３２ａ、・・・と、２ビツトの選択人力ｙ＋、Ｙｔをデ
コードしその出力をパストランジスタ−３２ａ、・・・
のそれぞれのゲートに接続してその１つをオンに制御す
るデコーダ３２ｂから成る。セレクタ３２は、選択人力
ｙ＋、３’ｔにより、１つのパストランジスタ−３２ａ
をオンさせて、４人力Ｘ、〜ｘ４を１出力Ｚ１に選択す
る機能を有している。
例である。第３図はセレクタ３２を示し、入力側を４個
の入力ｘ、、Ｘ２．Ｘ３＋ Ｘ４のそれぞれに接続さ
れ出力側を共通に接続された４個のパストランジスタ−
３２ａ、・・・と、２ビツトの選択人力ｙ＋、Ｙｔをデ
コードしその出力をパストランジスタ−３２ａ、・・・
のそれぞれのゲートに接続してその１つをオンに制御す
るデコーダ３２ｂから成る。セレクタ３２は、選択人力
ｙ＋、３’ｔにより、１つのパストランジスタ−３２ａ
をオンさせて、４人力Ｘ、〜ｘ４を１出力Ｚ１に選択す
る機能を有している。
第４図はセレクタ３３を示し、入力側を２個の入力Ｘ５
．Ｘｓのそれぞれに接続され出力側を共通に接続された
２個のパストランジスタ−３３ａ。
．Ｘｓのそれぞれに接続され出力側を共通に接続された
２個のパストランジスタ−３３ａ。
３３ａと、１ビツトの選択人力ｙ３をデコードしその出
力をパストランジスタ−３３ａ、３３ａのそれぞれのゲ
ートに接続してその１つをオンに制御するデコーダ３３
ｂから成る。セレクタ３３は、選択人力ｙ３により、１
つのパストランジスタ−３３２Ｌをオンさせて、２人力
Ｘ ５ ＋ Ｘ ｅを１出力Ｚ。
力をパストランジスタ−３３ａ、３３ａのそれぞれのゲ
ートに接続してその１つをオンに制御するデコーダ３３
ｂから成る。セレクタ３３は、選択人力ｙ３により、１
つのパストランジスタ−３３２Ｌをオンさせて、２人力
Ｘ ５ ＋ Ｘ ｅを１出力Ｚ。
に選択する機能を有している。
第１図の複数の機能を実現する記憶手段４は、１つの記
憶素子であるフリップフロップ４１と４個のプログラマ
ブルなセレクタ４２．・・・から成る。
憶素子であるフリップフロップ４１と４個のプログラマ
ブルなセレクタ４２．・・・から成る。
フリップフロップ４１は、図ではＤタイプを使用し１個
としているが、その種類は他のタイプでも良く、複数個
設けても良い。セレクタ４２．・・・は、フリップフロ
ップ４１の各入力り、ＣＫ、Ｓ、Ｒを選択するためのら
ので、その人力によりフリップフロップ４１は４個の入
力信号１ａ−１ｄおよび７個の組み合わせ論理出力のう
ち１１の状■を記憶する。このフリップフロップ４１の
出力Ｑは、前述の人力信号を選択する手段２へのフィー
ドバック信号として入力するのが好適である。各セレク
タ４２．・・・の入力には、上記内部信号のほか、外部
信号ＳＮ／Ｄ、ＣＫ’ 、ＲＮが接続され、さらにフリ
ップフロップ４１の入力Ｓ、Ｒは、ＮＡＮＤゲート４３
．４４を介し、外部入力ＧＳＮ。
としているが、その種類は他のタイプでも良く、複数個
設けても良い。セレクタ４２．・・・は、フリップフロ
ップ４１の各入力り、ＣＫ、Ｓ、Ｒを選択するためのら
ので、その人力によりフリップフロップ４１は４個の入
力信号１ａ−１ｄおよび７個の組み合わせ論理出力のう
ち１１の状■を記憶する。このフリップフロップ４１の
出力Ｑは、前述の人力信号を選択する手段２へのフィー
ドバック信号として入力するのが好適である。各セレク
タ４２．・・・の入力には、上記内部信号のほか、外部
信号ＳＮ／Ｄ、ＣＫ’ 、ＲＮが接続され、さらにフリ
ップフロップ４１の入力Ｓ、Ｒは、ＮＡＮＤゲート４３
．４４を介し、外部入力ＧＳＮ。
ＧＲＮで選択制御されて入力される。
第５図は上記プログラマブルなセレクタ４２の回路図の
例である。セレクタ４２は、入力側を４個の入力Ｘ７１
Ｘｅ＋ Ｘｌｌ＋ Ｘ＋Ｑのそれぞれに接続され出力
側を共通に接続された４個のパストランジスタ−４２ａ
、・・・と、２ビツトの選択入力をプログラマブルに記
憶するスタチックＲＡＭ、ＥＰＲＯＭ、Ｅ”ＦＲＯＭ等
の記憶素子４２ｂ、４２ｂと、その選択入力をデコード
しその出力をパストランジスタ−４２ａ、・・のそれぞ
れのゲートに接続してその１つをオンに制御するデコー
ダ４２Ｃから成る。セレクタ４２は、予め記憶素子４２
ｂ、４２ｂをプログラミングすることにより、１つのパ
ストランジスタ−４２２Ｌをオンさせて、４人力Ｘ７〜
ＸＩＯを１出力Ｚ３に選択する機能を有している。
例である。セレクタ４２は、入力側を４個の入力Ｘ７１
Ｘｅ＋ Ｘｌｌ＋ Ｘ＋Ｑのそれぞれに接続され出力
側を共通に接続された４個のパストランジスタ−４２ａ
、・・・と、２ビツトの選択入力をプログラマブルに記
憶するスタチックＲＡＭ、ＥＰＲＯＭ、Ｅ”ＦＲＯＭ等
の記憶素子４２ｂ、４２ｂと、その選択入力をデコード
しその出力をパストランジスタ−４２ａ、・・のそれぞ
れのゲートに接続してその１つをオンに制御するデコー
ダ４２Ｃから成る。セレクタ４２は、予め記憶素子４２
ｂ、４２ｂをプログラミングすることにより、１つのパ
ストランジスタ−４２２Ｌをオンさせて、４人力Ｘ７〜
ＸＩＯを１出力Ｚ３に選択する機能を有している。
第１図における出力する手段５は、４つのプログラマブ
ルなセレクタ５１を備え、それぞれの選択出力は４個の
出力端子Ｏａ〜Ｏｄに接続される。
ルなセレクタ５１を備え、それぞれの選択出力は４個の
出力端子Ｏａ〜Ｏｄに接続される。
セレクタ５１は、前述したセレクタ４２と同一の構成で
あり、その入力には７ｇの組み合わせ論理関数の出力Ｆ
２〜■２と記憶手段４の出力Ｑ、Ｑが接続されて、それ
らの入力の出力位置をプログラマブルに選択可能として
いる。
あり、その入力には７ｇの組み合わせ論理関数の出力Ｆ
２〜■２と記憶手段４の出力Ｑ、Ｑが接続されて、それ
らの入力の出力位置をプログラマブルに選択可能として
いる。
以上のように構成した実施例の作用を述べる。
第６図（ア）、（イ）、（つ）はそのための説明図であ
り、入出力端子の割り付は方を示した図である。第１図
に示すプログラマブル論理要素ＰＬＥは前記２値信号を
保持する記憶索子２３およびセレクタ５１の記憶素子の
状態を決定することにより第６図に示す（ア）、（イ）
、（つ）の３つの状態を採ることが可能である。（ア）
の場合■ａ ＝ Ｉ ｄからなる４人力からその組み合
わせ論理関数としてＦ４をＯａ〜Ｏｄからなる４出力の
何れにも出力できる。その実現例を以下に示す。
り、入出力端子の割り付は方を示した図である。第１図
に示すプログラマブル論理要素ＰＬＥは前記２値信号を
保持する記憶索子２３およびセレクタ５１の記憶素子の
状態を決定することにより第６図に示す（ア）、（イ）
、（つ）の３つの状態を採ることが可能である。（ア）
の場合■ａ ＝ Ｉ ｄからなる４人力からその組み合
わせ論理関数としてＦ４をＯａ〜Ｏｄからなる４出力の
何れにも出力できる。その実現例を以下に示す。
Ｉ ａ−ｅａ、 ｃ、 ｅ、 ｇＩｂ−４ｂ、
ｄ、 ｆ、 ｈ Ｉｃ４ ｉ、ｊ Ｉｄ−＋に と選択が行われ、手段３の出力Ｆ４が出力端子に直接接
続される４個のセレクタ５１により選択される。
ｄ、 ｆ、 ｈ Ｉｃ４ ｉ、ｊ Ｉｄ−＋に と選択が行われ、手段３の出力Ｆ４が出力端子に直接接
続される４個のセレクタ５１により選択される。
（イ）の場合、Ｉａ〜Ｔｄからなる４人力から任意の３
人力を２組選択して、それら２組の３人力からその組み
合わせ論理関数としてＦおよびＧを０２Ｌ〜Ｏｄからな
る４出力のうち各々Ｏａ、ＯＣ１およびＯｂ、Ｏｄへ出
力できる。その実現例を以下に示す。ここにＩａ、Ｔｂ
、Ｉｃの組み合わせ論理関数Ｆ３とＩａ、Ｉｂ、Ｉｄの
組み合わせ論理関数Ｇ３を各々Ｏａ、ＯｃとＯｂ、Ｏｄ
に出力するとしよう。選択する手段２ではｒａ→ａ、
ｃ、 ｅ、 ｇ Ｉｂ−ｂ、ｄ、ｆ、ｈ Ｉｃ→ ｉ Ｉｄ−４ｊ と選択が行われ、手段３の出力Ｆ３．Ｇ３が出力端子に
直接接続される４個のセレクタ５１により各々Ｏａ、Ｏ
ｃとＯｂ、Ｏｄに選択される。Ｉａ。
人力を２組選択して、それら２組の３人力からその組み
合わせ論理関数としてＦおよびＧを０２Ｌ〜Ｏｄからな
る４出力のうち各々Ｏａ、ＯＣ１およびＯｂ、Ｏｄへ出
力できる。その実現例を以下に示す。ここにＩａ、Ｔｂ
、Ｉｃの組み合わせ論理関数Ｆ３とＩａ、Ｉｂ、Ｉｄの
組み合わせ論理関数Ｇ３を各々Ｏａ、ＯｃとＯｂ、Ｏｄ
に出力するとしよう。選択する手段２ではｒａ→ａ、
ｃ、 ｅ、 ｇ Ｉｂ−ｂ、ｄ、ｆ、ｈ Ｉｃ→ ｉ Ｉｄ−４ｊ と選択が行われ、手段３の出力Ｆ３．Ｇ３が出力端子に
直接接続される４個のセレクタ５１により各々Ｏａ、Ｏ
ｃとＯｂ、Ｏｄに選択される。Ｉａ。
Ｉｂ、Ｉｃの組み合わせ論理関数Ｇ３とＩａ、Ｉｂ、Ｉ
ｄの組み合わせ論理関数Ｆ３を各々Ｏｂ。
ｄの組み合わせ論理関数Ｆ３を各々Ｏｂ。
ＯｄとＯａ、Ｏｃに出力する場合は、選択する手段２で
Ｉａ−４ｂ、 ｄ、 ｆ、 ｈ
Ｉｂ−”ａ、 ｃ、 ｅ、 ｇ
ＩＣ−＋ｊ
Ｉｄ→ｉ
と選択すればよいことは明白である。
（つ）の場合、Ｉａ＝Ｉｄからなる４人力から任意の２
人力を４組選択して、それから４組の２人力からその組
み合わせ論理関数としてＦ２．Ｇ２、Ｈ２，Ｉ２をＯａ
〜○ｄからなる４出力のうち各々Ｏａ、Ｏｂ、Ｏｃ、Ｏ
ｄへ出力できる。その実現例を以下に示す。ここにＩａ
、Ｉｂの組み合わせ論理関数Ｆ２とＩａ、Ｉｃの組み合
わせ論理関数Ｇ２とＩａ、Ｉｄの組み合わせ論理関数Ｉ
（２とＩｂ、Ｉｄの組み合わせ論理関数Ｉ２を各々Ｏａ
、Ｏｂ、Ｏｃ、Ｏｄに出力するとしよう。選択手段２で
は Ｉａ−＋ａ、ｃ、ｅ Ｉｂ−４ｂ、ｇ Ｉｃ−＋ｄ Ｉｄ→ｆ、ｈ と選択が行われ、手段３の出力Ｆ２．Ｇ２．Ｈ２゜Ｉ２
が出力端子に直接接続される４個のセレクタ５１により
各々Ｏａ、Ｏｂ、Ｏｃ、Ｏｄに選択される。
人力を４組選択して、それから４組の２人力からその組
み合わせ論理関数としてＦ２．Ｇ２、Ｈ２，Ｉ２をＯａ
〜○ｄからなる４出力のうち各々Ｏａ、Ｏｂ、Ｏｃ、Ｏ
ｄへ出力できる。その実現例を以下に示す。ここにＩａ
、Ｉｂの組み合わせ論理関数Ｆ２とＩａ、Ｉｃの組み合
わせ論理関数Ｇ２とＩａ、Ｉｄの組み合わせ論理関数Ｉ
（２とＩｂ、Ｉｄの組み合わせ論理関数Ｉ２を各々Ｏａ
、Ｏｂ、Ｏｃ、Ｏｄに出力するとしよう。選択手段２で
は Ｉａ−＋ａ、ｃ、ｅ Ｉｂ−４ｂ、ｇ Ｉｃ−＋ｄ Ｉｄ→ｆ、ｈ と選択が行われ、手段３の出力Ｆ２．Ｇ２．Ｈ２゜Ｉ２
が出力端子に直接接続される４個のセレクタ５１により
各々Ｏａ、Ｏｂ、Ｏｃ、Ｏｄに選択される。
なお、上記実施例におけるプログラマブル論理要素の内
部および外部の信号線数は、実施例に限定されるもので
はなく、入力信号は１個、フィードバック信号はＪｌ、
選択する手段の出力をＫｇ（Ｋ＞Ｉ＋Ｊとする）、組み
合わせ論理関数の出力をＮ個、記憶手段の出力をＭｇ、
出力端子からの出力信号をＰ個とし、それぞれ任意の数
にすることができる。実施例での組み合わせ論理を実現
する手段３および記憶手段４は、本発明の論理機能を定
義するための実現する手段の例であり、手段３のみを備
えるものであっても目的は達成できる。このように、本
発明はその主旨に沿って種々に応用され、種々の実施態
様を取り得るものである。
部および外部の信号線数は、実施例に限定されるもので
はなく、入力信号は１個、フィードバック信号はＪｌ、
選択する手段の出力をＫｇ（Ｋ＞Ｉ＋Ｊとする）、組み
合わせ論理関数の出力をＮ個、記憶手段の出力をＭｇ、
出力端子からの出力信号をＰ個とし、それぞれ任意の数
にすることができる。実施例での組み合わせ論理を実現
する手段３および記憶手段４は、本発明の論理機能を定
義するための実現する手段の例であり、手段３のみを備
えるものであっても目的は達成できる。このように、本
発明はその主旨に沿って種々に応用され、種々の実施態
様を取り得るものである。
［発明の効果］
以上の説明で明らかなように、本発明のプログラマブル
論理要素によれば入出力の方向を自由に設定でき、プロ
グラマブル論理要素相互の配線の負担を軽減して高い設
計自由度を達成することができる。
論理要素によれば入出力の方向を自由に設定でき、プロ
グラマブル論理要素相互の配線の負担を軽減して高い設
計自由度を達成することができる。
第１図は本発明の一実施例を示す回路構成図、第２図は
プログラマブル論理要素の配置例を示す図、第３図、第
４図はセレクタの回路図、第５図はプログラマブルなセ
レクタの回路図、第６図（ア）、（イ）、（つ）は実施
例の作用の説明図である。 ２・・・選択する手段、３・・・組み合わせ論理を実現
する手段、４・・・記憶手段、５・・・出力する手段。 第２図 第４図 （ア） （イ） （
つ）第６図
プログラマブル論理要素の配置例を示す図、第３図、第
４図はセレクタの回路図、第５図はプログラマブルなセ
レクタの回路図、第６図（ア）、（イ）、（つ）は実施
例の作用の説明図である。 ２・・・選択する手段、３・・・組み合わせ論理を実現
する手段、４・・・記憶手段、５・・・出力する手段。 第２図 第４図 （ア） （イ） （
つ）第６図
Claims (1)
- 【特許請求の範囲】 多角形状の各辺に任意に配置した入力端子および出力端
子と、 少なくとも１個の上記入力端子の入力信号をプログラム
することによりＫ個の内部の信号線に選択する手段と、 上記Ｋ個の信号線および／またはＩ個の信号線を受けて
予めプログラムすることにより、任意の組み合わせ論理
を実現しおよび／または記憶素子を備えて複数の機能を
実現する手段と、 上記実現する手段の出力信号をプログラムすることによ
り任意の上記出力端子に出力する手段とを備えたことを
特徴とするプログラマブル論理要素。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33128087A JPH01171321A (ja) | 1987-12-25 | 1987-12-25 | プログラマブル論理要素 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33128087A JPH01171321A (ja) | 1987-12-25 | 1987-12-25 | プログラマブル論理要素 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01171321A true JPH01171321A (ja) | 1989-07-06 |
Family
ID=18241920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33128087A Pending JPH01171321A (ja) | 1987-12-25 | 1987-12-25 | プログラマブル論理要素 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01171321A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986468A (en) * | 1991-03-06 | 1999-11-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224520A (ja) * | 1985-02-27 | 1986-10-06 | ジリンクス・インコ−ポレイテツド | 構成を変更可能な論理要素 |
-
1987
- 1987-12-25 JP JP33128087A patent/JPH01171321A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224520A (ja) * | 1985-02-27 | 1986-10-06 | ジリンクス・インコ−ポレイテツド | 構成を変更可能な論理要素 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986468A (en) * | 1991-03-06 | 1999-11-16 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell therefor |
| US6078191A (en) * | 1991-03-06 | 2000-06-20 | Quicklogic Corporation | Programmable application specific integrated circuit and logic cell |
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