JPH0645455A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0645455A JPH0645455A JP21579292A JP21579292A JPH0645455A JP H0645455 A JPH0645455 A JP H0645455A JP 21579292 A JP21579292 A JP 21579292A JP 21579292 A JP21579292 A JP 21579292A JP H0645455 A JPH0645455 A JP H0645455A
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- film
- wiring
- semiconductor device
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体装置におけるＴＡＴの短縮と、平坦化
を可能にした半導体装置の製造方法を得る。 【構成】 シリコン基板１にトランジスタ等の素子が予
め形成されたバルクシリコン部２１を形成するととも
に、絶縁体と所要パターンの導電体を形成した一層以上
のフィルム２２〜２５を個別に形成した上で、これらを
順次バルクシリコン部２１上に重ね、これらフィルム２
２〜２５で素子の絶縁層及び電気配線層を形成して半導
体装置を形成する。
を可能にした半導体装置の製造方法を得る。 【構成】 シリコン基板１にトランジスタ等の素子が予
め形成されたバルクシリコン部２１を形成するととも
に、絶縁体と所要パターンの導電体を形成した一層以上
のフィルム２２〜２５を個別に形成した上で、これらを
順次バルクシリコン部２１上に重ね、これらフィルム２
２〜２５で素子の絶縁層及び電気配線層を形成して半導
体装置を形成する。
Description
【０００１】
【産業上の利用分野】本発明はゲートアレイ等のカスタ
ムＬＳＩを含む半導体装置の製造方法に関する。
ムＬＳＩを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の製造においては、図
４に示すように、先ずトランジスタ等の各種素子を形成
する各不純物領域２，３をシリコン基板１に形成し、ゲ
ート酸化膜を形成した上にゲート４を形成する。そし
て、絶縁膜６にコンタクトホールに埋設したコンタクト
金属５を形成し、更に第１層間膜８としてシリコン酸化
膜を形成し、第１配線７としてアルミニウム等の金属か
或いはポリシリコンを形成する。更に、第２層間膜９を
形成し、スルーホールを開設してスルーホール金属１０
を形成した後、第３層間膜（図示せず）とアルミニウム
による第２配線１２を形成する。以後、図示を省略する
が、回路機能の必要に応じて層間膜の形成，コンタクト
ホールの形成、配線の形成を単位とするプロセスを繰り
返し、最上層部に表面の保護絶縁膜１３を形成し、ボン
ディング用のパッドスルーホール等を形成して所要のＬ
ＳＩを完成している。
４に示すように、先ずトランジスタ等の各種素子を形成
する各不純物領域２，３をシリコン基板１に形成し、ゲ
ート酸化膜を形成した上にゲート４を形成する。そし
て、絶縁膜６にコンタクトホールに埋設したコンタクト
金属５を形成し、更に第１層間膜８としてシリコン酸化
膜を形成し、第１配線７としてアルミニウム等の金属か
或いはポリシリコンを形成する。更に、第２層間膜９を
形成し、スルーホールを開設してスルーホール金属１０
を形成した後、第３層間膜（図示せず）とアルミニウム
による第２配線１２を形成する。以後、図示を省略する
が、回路機能の必要に応じて層間膜の形成，コンタクト
ホールの形成、配線の形成を単位とするプロセスを繰り
返し、最上層部に表面の保護絶縁膜１３を形成し、ボン
ディング用のパッドスルーホール等を形成して所要のＬ
ＳＩを完成している。
【０００３】
【発明が解決しようとする課題】このように、従来の製
造方法では、各種素子を形成した後に、コンタクトホー
ルの開設、第１の配線の形成、層間膜の形成し、スルー
ホールの開設、第２配線の形成等のプロセスを配線層数
に応じて行う必要がある。したがって、配線層が２層か
ら３層，４層へと増加するのに比例して、受注してから
ＬＳＩを完成するまでの時間、即ちＴＡＴが長くなると
いう問題がある。
造方法では、各種素子を形成した後に、コンタクトホー
ルの開設、第１の配線の形成、層間膜の形成し、スルー
ホールの開設、第２配線の形成等のプロセスを配線層数
に応じて行う必要がある。したがって、配線層が２層か
ら３層，４層へと増加するのに比例して、受注してから
ＬＳＩを完成するまでの時間、即ちＴＡＴが長くなると
いう問題がある。
【０００４】一方、スルーホールやコンタクトホールの
口径が小さくなると、その部分での凹凸が顕著になり、
配線層のステップカバレッジが悪くなる。したがって、
スルーホール部に埋込状の、所謂コンタクトプラグを形
成する等、プロセスを複雑化しなければならない。又、
段差によってフォトレジスト工程における光の反射の影
響でパターンの解像度も悪くなっている。本発明の目的
は、ＴＡＴの短縮と、平坦化を可能にした半導体装置の
製造方法を提供することにある。
口径が小さくなると、その部分での凹凸が顕著になり、
配線層のステップカバレッジが悪くなる。したがって、
スルーホール部に埋込状の、所謂コンタクトプラグを形
成する等、プロセスを複雑化しなければならない。又、
段差によってフォトレジスト工程における光の反射の影
響でパターンの解像度も悪くなっている。本発明の目的
は、ＴＡＴの短縮と、平坦化を可能にした半導体装置の
製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、シリコン基板
にトランジスタ等の素子が予め形成されたバルクシリコ
ン部上に、絶縁体と所要パターンの導電体を形成した一
層以上のフィルムを重ね、素子の絶縁層及び電気配線層
を形成する。
にトランジスタ等の素子が予め形成されたバルクシリコ
ン部上に、絶縁体と所要パターンの導電体を形成した一
層以上のフィルムを重ね、素子の絶縁層及び電気配線層
を形成する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示しており、本発明を
二層配線構造に適用したウェハの部分斜視図である。ま
た、図２は部分に分解した斜視図である。これらの図に
おいて、シリコン基板１には不純物領域２，３を形成
し、ゲート酸化膜上にはゲート４を形成し、その上の絶
縁膜６にはコンタクトホールを開設してここにコンタク
ト金属５を埋設しておく。このシリコン基板１と絶縁膜
６とをバルクシリコン部２１として一体に形成する。
る。図１は本発明の第１実施例を示しており、本発明を
二層配線構造に適用したウェハの部分斜視図である。ま
た、図２は部分に分解した斜視図である。これらの図に
おいて、シリコン基板１には不純物領域２，３を形成
し、ゲート酸化膜上にはゲート４を形成し、その上の絶
縁膜６にはコンタクトホールを開設してここにコンタク
ト金属５を埋設しておく。このシリコン基板１と絶縁膜
６とをバルクシリコン部２１として一体に形成する。
【０００７】一方、このように形成される各種素子に対
応して、別に第１配線，層間膜及びスルーホール，第２
配線，保護膜のそれぞれに相当する層を形成する。各層
はフィルム２２，２３，２４，２５として形成される。
即ち、フィルム２２には第１層間膜８と第１配線７を形
成し、フィルム２３には第２層間膜９とこれに開設した
スルーホールに埋設したスルーホール金属１０を形成
し、フィルム２４には第３層間膜１１と第２配線１２を
形成し、フィルム２５には保護絶縁膜１３を形成してい
る。
応して、別に第１配線，層間膜及びスルーホール，第２
配線，保護膜のそれぞれに相当する層を形成する。各層
はフィルム２２，２３，２４，２５として形成される。
即ち、フィルム２２には第１層間膜８と第１配線７を形
成し、フィルム２３には第２層間膜９とこれに開設した
スルーホールに埋設したスルーホール金属１０を形成
し、フィルム２４には第３層間膜１１と第２配線１２を
形成し、フィルム２５には保護絶縁膜１３を形成してい
る。
【０００８】これらのフィルム２２〜２５はそれぞれシ
リコン基板１の表面とほぼ並行に切断された層（厚さは
0.1〜３μｍ）として形成され、ポリイミド等の絶縁体
とアルミニウム等の導電体によって形成されている。こ
れらフィルムは、高度な印刷技術，ＣＡＤ技術，光学技
術，半導体技術，化学技術を用い、更にマスク製造技術
を応用して個別にかつ同時に製造することができる。こ
れら回路パターンを持った各フィルムは、バルクシリコ
ン部２１の表面を覆うべく、６インチウェハに対しては
１６×１６ｃｍ程度に加工される。そして、各種素子を
形成したバルクシリコン部２１上に前記フィルム２２〜
２５を順次重ね、その上で 500℃程度の低温熱処理等を
利用して各層の導電性を得てウェハを完成させる。
リコン基板１の表面とほぼ並行に切断された層（厚さは
0.1〜３μｍ）として形成され、ポリイミド等の絶縁体
とアルミニウム等の導電体によって形成されている。こ
れらフィルムは、高度な印刷技術，ＣＡＤ技術，光学技
術，半導体技術，化学技術を用い、更にマスク製造技術
を応用して個別にかつ同時に製造することができる。こ
れら回路パターンを持った各フィルムは、バルクシリコ
ン部２１の表面を覆うべく、６インチウェハに対しては
１６×１６ｃｍ程度に加工される。そして、各種素子を
形成したバルクシリコン部２１上に前記フィルム２２〜
２５を順次重ね、その上で 500℃程度の低温熱処理等を
利用して各層の導電性を得てウェハを完成させる。
【０００９】したがって、予め素子が形成されたウェハ
に対して、それぞれ個別の工程でフィルム２２〜２５を
形成し、これらを重ね合わせて熱処理することで、所要
のＬＳＩが完成されることになる。このため、各フィル
ムをそれぞれ並行して形成でき、短い時間でＬＳＩを完
成することができる。また、各フィルムは平坦に形成さ
れているため、ＬＳＩの平坦化を容易に実現することが
できる。
に対して、それぞれ個別の工程でフィルム２２〜２５を
形成し、これらを重ね合わせて熱処理することで、所要
のＬＳＩが完成されることになる。このため、各フィル
ムをそれぞれ並行して形成でき、短い時間でＬＳＩを完
成することができる。また、各フィルムは平坦に形成さ
れているため、ＬＳＩの平坦化を容易に実現することが
できる。
【００１０】図３は本発明の第２実施例であり、第１実
施例で示したのと同様な複数のフィルム２２〜２７を印
刷技術等により二重フィルム３２，３３，３４として形
成し、これらの二重フィルム３２〜３４をバルクシリコ
ン部３１上に重ね合わせることで三層配線構造を実現し
ている。なお、フィルム２５において、１３′は第４層
間膜、１４はスルーホール金属、フィルム２６におい
て、１５は第５層間膜、１６は第３配線、フィルム２７
において、１７は第６層間膜、１８はスルーホール金属
である。
施例で示したのと同様な複数のフィルム２２〜２７を印
刷技術等により二重フィルム３２，３３，３４として形
成し、これらの二重フィルム３２〜３４をバルクシリコ
ン部３１上に重ね合わせることで三層配線構造を実現し
ている。なお、フィルム２５において、１３′は第４層
間膜、１４はスルーホール金属、フィルム２６におい
て、１５は第５層間膜、１６は第３配線、フィルム２７
において、１７は第６層間膜、１８はスルーホール金属
である。
【００１１】
【発明の効果】以上説明したように本発明は、素子を形
成したバルクシリコン部上に、フィルムとして形成した
絶縁体や導電体を重ねて素子の絶縁層及び配線層を形成
するので、複数の配線層を有する半導体装置の場合で
も、各配線層をフィルム状にほぼ同時に形成することが
できるため、二層，三層，四層配線においても単層配線
と殆ど変わらない期間で製造することが可能となる。し
たがって、ＡＳＩＣの総合的ＴＡＴを改善することがで
きる。また、ステップカバレッジをほぼ１にすることが
できるため配線を細くしても高い信頼性を得ることがで
きる。
成したバルクシリコン部上に、フィルムとして形成した
絶縁体や導電体を重ねて素子の絶縁層及び配線層を形成
するので、複数の配線層を有する半導体装置の場合で
も、各配線層をフィルム状にほぼ同時に形成することが
できるため、二層，三層，四層配線においても単層配線
と殆ど変わらない期間で製造することが可能となる。し
たがって、ＡＳＩＣの総合的ＴＡＴを改善することがで
きる。また、ステップカバレッジをほぼ１にすることが
できるため配線を細くしても高い信頼性を得ることがで
きる。
【図１】本発明の第１実施例の全体構成を示す斜視図で
ある。
ある。
【図２】図１の半導体装置の部分分解斜視図である。
【図３】本発明の第２実施例の部分分解斜視図である。
【図４】従来の半導体装置の断面図である。
【符号の説明】 １ シリコン基板 ２，３ 不純物領域 ４ ゲート ５ コンタクト金属 ６ 絶縁膜 ７ 第１配線 ８ 第１層間膜 ９ 第２層間膜 １０ スルーホール金属 １１ 第３層間膜 １２ 第２配線 １３ 保護絶縁膜 １３′ 第４層間膜 １４ スルーホール金属 １５ 第５層間膜 １６ 第３配線 １７ 第６層間膜 １８ スルーホール金属 ２１，３１ バルクシリコン部 ２２〜２７ フィルム ３２〜３４ 二重フィルム
Claims (1)
- 【請求項１】 シリコン基板にトランジスタ等の素子が
予め形成されたバルクシリコン部上に、絶縁体と所要パ
ターンの導電体を形成した一層以上のフィルムを重ねて
前記素子の絶縁層及び電気配線層を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21579292A JPH0645455A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21579292A JPH0645455A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645455A true JPH0645455A (ja) | 1994-02-18 |
Family
ID=16678321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21579292A Pending JPH0645455A (ja) | 1992-07-22 | 1992-07-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116004A (ja) * | 1995-10-17 | 1997-05-02 | Nec Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-07-22 JP JP21579292A patent/JPH0645455A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116004A (ja) * | 1995-10-17 | 1997-05-02 | Nec Corp | 半導体装置およびその製造方法 |
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