JPH0644603B2 - 半導体装置とその製法 - Google Patents
半導体装置とその製法Info
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は絶縁体上のシリコン(SOI)CMOS装
置、更に特定して云えば、1個のN+多結晶シリコン層
を用いてN及びPチャンネルSOI−CMOS装置の両
方に対する埋込み接点を形成する方法とこういう装置と
に関する。
置、更に特定して云えば、1個のN+多結晶シリコン層
を用いてN及びPチャンネルSOI−CMOS装置の両
方に対する埋込み接点を形成する方法とこういう装置と
に関する。
従来の技術及び問題点 大規模集積回路(VLSI)を製造する時、部品の詰込
み密度を高くしなければならない。
み密度を高くしなければならない。
VLSIレベルでは、詰込み密度は装置内にある相互接
続部のレベルの数の関数である。アルミニウム・レベル
の他に、少なくとも更に1つの埋込みレベルの相互接続
部を設けなければならない。このレベルはCMOS装置
の製造過程で、P及びNチヤンネル装置の両方のソー
ス、ドレイン及びゲートに接触することが出来る様にす
べきである。更に、この追加のレベルは、余分の処理工
程が処理コストを高め、歩留りを低下するので、余分の
処理工程を最小限にして設けるべきである。
続部のレベルの数の関数である。アルミニウム・レベル
の他に、少なくとも更に1つの埋込みレベルの相互接続
部を設けなければならない。このレベルはCMOS装置
の製造過程で、P及びNチヤンネル装置の両方のソー
ス、ドレイン及びゲートに接触することが出来る様にす
べきである。更に、この追加のレベルは、余分の処理工
程が処理コストを高め、歩留りを低下するので、余分の
処理工程を最小限にして設けるべきである。
例えばN+にドープされた多結晶シリコンの層をNチヤ
ンネル及びPチヤンネルの両方のCMOS装置に対する
ゲート材料として使うことが出来ることが知られてい
る。多結晶シリコン層はN+にドープされるのが普通で
あるから、ソース及びドレインがN+にドープされてい
るNチヤンネル装置に埋込み接点をつけるのは比較的容
易である。然し、Pチヤンネル装置にこの様な埋込み接
点をつけるのは簡単な作業ではない。
ンネル及びPチヤンネルの両方のCMOS装置に対する
ゲート材料として使うことが出来ることが知られてい
る。多結晶シリコン層はN+にドープされるのが普通で
あるから、ソース及びドレインがN+にドープされてい
るNチヤンネル装置に埋込み接点をつけるのは比較的容
易である。然し、Pチヤンネル装置にこの様な埋込み接
点をつけるのは簡単な作業ではない。
従来、埋込み接点の相互接続レベルを実現する方式があ
る。こういう方式は、例えば珪化物で覆われたN+及び
P+多結晶シリコン層を利用する。こういう方式は、十
分機能を持つ相互接続レベルを実現する。然し、従来の
方式は、N+及びP+形の両方の多結晶シリコン層を必
要とし、これは本質的に複雑な処理方法を必要とする欠
点がある。
る。こういう方式は、例えば珪化物で覆われたN+及び
P+多結晶シリコン層を利用する。こういう方式は、十
分機能を持つ相互接続レベルを実現する。然し、従来の
方式は、N+及びP+形の両方の多結晶シリコン層を必
要とし、これは本質的に複雑な処理方法を必要とする欠
点がある。
問題点を解決する為の手段及び作用 この発明では、N+多結晶シリコンの上に珪化物の単一
レベルだけを用いて、十分な機能を有する埋込みレベル
の相互接続部を実現する方法を提供する。このN+多結
晶シリコンが形成されるNチヤンネル及びPチヤンネル
装置の両方に対するゲート材料として作用する。ここで
説明する方法では、上に述べたことが出来る様にする為
に、1個の余分のマスクしか必要としない。
レベルだけを用いて、十分な機能を有する埋込みレベル
の相互接続部を実現する方法を提供する。このN+多結
晶シリコンが形成されるNチヤンネル及びPチヤンネル
装置の両方に対するゲート材料として作用する。ここで
説明する方法では、上に述べたことが出来る様にする為
に、1個の余分のマスクしか必要としない。
簡単に云うと、標準的なSOI処理手順に従つて、シリ
コンのアイランド又は基板領域が、バルク・シリコン上
(SOI)に形成された酸化シリコン内に隔離される。
アイランドが選択的にドープされ、一方のグループはP
形、他方のグループはN形になる。次にゲート酸化物を
成長させ、埋込み接点を形成しようとする区域で、エツ
チングによつてパターンを定める。
コンのアイランド又は基板領域が、バルク・シリコン上
(SOI)に形成された酸化シリコン内に隔離される。
アイランドが選択的にドープされ、一方のグループはP
形、他方のグループはN形になる。次にゲート酸化物を
成長させ、埋込み接点を形成しようとする区域で、エツ
チングによつてパターンを定める。
次に酸化物の上、並びにこの酸化物を取去つた領域の上
に多結晶シリコン層をデポジツトし、この多結晶シリコ
ンをN+にドープする。これによつて酸化物を除去した
基板領域は、それに対してN+ドーパントが移動する為
に、N+形に変換され、各々のアイランドにあるゲート
酸化物の両側にN+領域が出来る。次に多結晶シリコン
層をマスクし、N+領域に隣接した各々のシリコン・ア
イランドの一部分並びにN+にドープしたシリコン領域
を露出する為にエツチする。その後、Pチヤンネル装置
のゲート酸化物とN+基板領域の間にある露出した基板
の領域の上にマスクを配置し、N+の打込みを実施す
る。これによつて露出したNチヤンネルのソース−ドレ
インがN+形にドープされると共に、露出したPチヤン
ネルのソース−ドレイン領域の一部分もN+形に変換さ
れる。その後、マスクを取除き、装置の表面全体をP+
形ドーパントでドープするが、その量は、マスクを取去
つた区域にP+領域が出来、N+領域はN+のままであ
るが、若干その程度が弱くなる様にする。
に多結晶シリコン層をデポジツトし、この多結晶シリコ
ンをN+にドープする。これによつて酸化物を除去した
基板領域は、それに対してN+ドーパントが移動する為
に、N+形に変換され、各々のアイランドにあるゲート
酸化物の両側にN+領域が出来る。次に多結晶シリコン
層をマスクし、N+領域に隣接した各々のシリコン・ア
イランドの一部分並びにN+にドープしたシリコン領域
を露出する為にエツチする。その後、Pチヤンネル装置
のゲート酸化物とN+基板領域の間にある露出した基板
の領域の上にマスクを配置し、N+の打込みを実施す
る。これによつて露出したNチヤンネルのソース−ドレ
インがN+形にドープされると共に、露出したPチヤン
ネルのソース−ドレイン領域の一部分もN+形に変換さ
れる。その後、マスクを取除き、装置の表面全体をP+
形ドーパントでドープするが、その量は、マスクを取去
つた区域にP+領域が出来、N+領域はN+のままであ
るが、若干その程度が弱くなる様にする。
その後、基板の表面の上に酸化物層を形成し、それをエ
ツチして、N+多結晶シリコンの露出した垂直壁に沿つ
て側壁酸化物を設ける。珪化タングステン、白金又はチ
タンの様な珪化物を次に基板の表面の上に形成して、シ
リコンの上にチタンをデポジツトすること等により、寄
生抵抗値を減少する。その後のウエツト・エツチがチタ
ンを除去するが、珪化物は除去しない。この珪化物が、
P+及びN+領域の両方に対する導体であるから、この
珪化物がPチヤンネル装置のソース又はドレインで、N
+シリコンとP+シリコンの間に埋込み接点を形成す
る。珪化物は多結晶シリコン導体のシート抵抗値をも減
少する。次に、ゲート領域を除く装置全体の上に、化学
蒸気デポジシヨン(CVD)酸化物をデポジツトし、接
点区域のパターンを定める。次にアルミニウムのデポジ
シヨン及びパターン区画を行なうことにより、このアル
ミニウムがゲートの多結晶シリコンの上にあるデポジツ
トされた珪化物と接触して、装置の間の相互接続部とな
る。
ツチして、N+多結晶シリコンの露出した垂直壁に沿つ
て側壁酸化物を設ける。珪化タングステン、白金又はチ
タンの様な珪化物を次に基板の表面の上に形成して、シ
リコンの上にチタンをデポジツトすること等により、寄
生抵抗値を減少する。その後のウエツト・エツチがチタ
ンを除去するが、珪化物は除去しない。この珪化物が、
P+及びN+領域の両方に対する導体であるから、この
珪化物がPチヤンネル装置のソース又はドレインで、N
+シリコンとP+シリコンの間に埋込み接点を形成す
る。珪化物は多結晶シリコン導体のシート抵抗値をも減
少する。次に、ゲート領域を除く装置全体の上に、化学
蒸気デポジシヨン(CVD)酸化物をデポジツトし、接
点区域のパターンを定める。次にアルミニウムのデポジ
シヨン及びパターン区画を行なうことにより、このアル
ミニウムがゲートの多結晶シリコンの上にあるデポジツ
トされた珪化物と接触して、装置の間の相互接続部とな
る。
上に述べた方法の主な特徴は、十分な機能を持つ埋込み
相互接続能力を得る為に、1個のN+多結晶シリコン層
を使うことである。Nチヤンネル及びPチヤンネル装置
の両方のソース、ドレイン及びゲート電極に対する埋込
み接点が得られる。更に、従来のN+及びP+多結晶シ
リコン方式の場合の様に、処理を複雑にすることなく、
詰込み密度が高くなる。
相互接続能力を得る為に、1個のN+多結晶シリコン層
を使うことである。Nチヤンネル及びPチヤンネル装置
の両方のソース、ドレイン及びゲート電極に対する埋込
み接点が得られる。更に、従来のN+及びP+多結晶シ
リコン方式の場合の様に、処理を複雑にすることなく、
詰込み密度が高くなる。
実施例 図面には、この発明のプロセス工程を用いてSOI−C
MOS装置を形成することが示されている。装置を製造
する為、第1図aに示す様に、好ましくはN形のバルク
・シリコン1を用意する。酸化シリコン層3をバルク・
シリコン1の上に形成し又はデポジツトし、酸化シリコ
ン層内にP形シリコン5及びN形シリコン7のアイラン
ド又は基板領域を形成するが、こういうことは全て標準
的に行なわれる。1つのP形アイランド5及び1つのN
形アイランド7しか示してないが、1個のチツプ上に、
以下説明する様にして、数多くの隣接したP形及びN形
アイランド5,7を形成し且つ処理することが出来る。
MOS装置を形成することが示されている。装置を製造
する為、第1図aに示す様に、好ましくはN形のバルク
・シリコン1を用意する。酸化シリコン層3をバルク・
シリコン1の上に形成し又はデポジツトし、酸化シリコ
ン層内にP形シリコン5及びN形シリコン7のアイラン
ド又は基板領域を形成するが、こういうことは全て標準
的に行なわれる。1つのP形アイランド5及び1つのN
形アイランド7しか示してないが、1個のチツプ上に、
以下説明する様にして、数多くの隣接したP形及びN形
アイランド5,7を形成し且つ処理することが出来る。
次に第1図aに示す装置の上面全体の上に酸化シリコン
層(図に示してない)を成長させる。この酸化物をマス
クし、後で各々の装置のゲート領域が形成される部分
に、第2図bに示す様なパターンを定めた酸化物層(ゲ
ート酸化物)9を形成する様にエツチする。次に、形成
している装置の上面全体の上に多結晶シリコン層11を
形成し、この多結晶シリコンをN+形ドーパントでドー
プしてN+多結晶シリコン11を作ると共に、領域5,
7の内、酸化物9を取去つた部分をN+ドーパントを用
いて、領域13,15,17,19でドープする。これ
らの領域が、それを一部分とする装置のソース及びドレ
イン領域となる。N+領域13,15,17,19が、
多結晶シリコン領域11内に形成されたN+ドーパント
の移動によつて形成されることが理解されよう。このN
+ドーパントは、後でチヤンネル領域になる所からは、
ゲート酸化物層9によつて阻止されている。
層(図に示してない)を成長させる。この酸化物をマス
クし、後で各々の装置のゲート領域が形成される部分
に、第2図bに示す様なパターンを定めた酸化物層(ゲ
ート酸化物)9を形成する様にエツチする。次に、形成
している装置の上面全体の上に多結晶シリコン層11を
形成し、この多結晶シリコンをN+形ドーパントでドー
プしてN+多結晶シリコン11を作ると共に、領域5,
7の内、酸化物9を取去つた部分をN+ドーパントを用
いて、領域13,15,17,19でドープする。これ
らの領域が、それを一部分とする装置のソース及びドレ
イン領域となる。N+領域13,15,17,19が、
多結晶シリコン領域11内に形成されたN+ドーパント
の移動によつて形成されることが理解されよう。このN
+ドーパントは、後でチヤンネル領域になる所からは、
ゲート酸化物層9によつて阻止されている。
第1図cについて説明すると、各々のN+領域13,1
5,17,19の一部分並びにアイランド5,7の内、
ゲート酸化物9の下に入り込む隣接部分を露出する為
に、N+多結晶シリコン11を酸化物層9の一部分と共
に選択的に除去する。これは周知の適当なマスク及びエ
ツチングによつて行なわれる。次に、Pチヤンネル装置
の領域9の内、前にN+にドープされていないで且つゲ
ート酸化物に隣接した露出部分(第1図dの領域21,
23)の上にマスクを形成する。次に硼素(N+)の一
面打込みを実施して、第1図dに示す様に、全ての露出
領域内にN+のソース及びドレイン領域を形成する。第
1図dの領域21及び23からマスクを取除き、チツプ
の表面全体にP+ドーパントを適用する。このP+ドー
パントが領域21,23を第1図dに示す様にP+にド
ープするが、N−領域をN−ドーパント・レベル未満に
ドープする程の量ではない。
5,17,19の一部分並びにアイランド5,7の内、
ゲート酸化物9の下に入り込む隣接部分を露出する為
に、N+多結晶シリコン11を酸化物層9の一部分と共
に選択的に除去する。これは周知の適当なマスク及びエ
ツチングによつて行なわれる。次に、Pチヤンネル装置
の領域9の内、前にN+にドープされていないで且つゲ
ート酸化物に隣接した露出部分(第1図dの領域21,
23)の上にマスクを形成する。次に硼素(N+)の一
面打込みを実施して、第1図dに示す様に、全ての露出
領域内にN+のソース及びドレイン領域を形成する。第
1図dの領域21及び23からマスクを取除き、チツプ
の表面全体にP+ドーパントを適用する。このP+ドー
パントが領域21,23を第1図dに示す様にP+にド
ープするが、N−領域をN−ドーパント・レベル未満に
ドープする程の量ではない。
次に第1図eについて説明すると、チツプの表面全体を
酸化してエツチして、側壁酸化物領域25を残す。次
に、チツプの表面の上にチタンをデポジツトし、公知の
形で接触するシリコンと共に珪化物を形成して、N+多
結晶シリコン11の上のソース及びドレイン領域13,
15,17,19,21,23の上に珪化物層27を設
ける。珪化物27がN+多結晶シリコンとPチヤンネル
装置のソース又はドレインの間、並びにPチヤンネル装
置のソース及びドレインである領域17〜21及び19
〜23の間にも接点を形成することに注意されたい。N
+多結晶シリコンとNチヤンネルのソース及びドレイン
の間の接点も出来る。次に、CVD酸化物29をデポジ
ツトし、接点区域のパターンを定める。次にアルミニウ
ムのデポジシヨン及びパターンの決定31がゲート酸化
物上の珪化物に対して行なわれ、相互接続部を完成し
て、第1図eに示す最終的な装置となる。
酸化してエツチして、側壁酸化物領域25を残す。次
に、チツプの表面の上にチタンをデポジツトし、公知の
形で接触するシリコンと共に珪化物を形成して、N+多
結晶シリコン11の上のソース及びドレイン領域13,
15,17,19,21,23の上に珪化物層27を設
ける。珪化物27がN+多結晶シリコンとPチヤンネル
装置のソース又はドレインの間、並びにPチヤンネル装
置のソース及びドレインである領域17〜21及び19
〜23の間にも接点を形成することに注意されたい。N
+多結晶シリコンとNチヤンネルのソース及びドレイン
の間の接点も出来る。次に、CVD酸化物29をデポジ
ツトし、接点区域のパターンを定める。次にアルミニウ
ムのデポジシヨン及びパターンの決定31がゲート酸化
物上の珪化物に対して行なわれ、相互接続部を完成し
て、第1図eに示す最終的な装置となる。
ごく簡単で少ない数の処理工程を用いて、Nチヤンネル
及びPチヤンネルの両方の装置に対する埋込み接点を持
つ、絶縁体上シリコンCMOS装置が得られたことが理
解されよう。
及びPチヤンネルの両方の装置に対する埋込み接点を持
つ、絶縁体上シリコンCMOS装置が得られたことが理
解されよう。
この発明を特定の好ましい実施例について説明したが、
当業者には、これまでの説明からいろいろな変更が考え
られよう。従つて、特許請求の範囲の記載は、この様な
全ての変更を包括する様に、従来技術からみて出来る限
り広く解釈されるべきである。
当業者には、これまでの説明からいろいろな変更が考え
られよう。従つて、特許請求の範囲の記載は、この様な
全ての変更を包括する様に、従来技術からみて出来る限
り広く解釈されるべきである。
第1図はこの発明に従つて装置を形成するのに使われる
処理工程を示す略図である。 主な符号の説明 3:酸化シリコン層 5:P形シリコンのアイランド 7:N形シリコンのアイランド 17,19:N+形領域 21,23:P+形領域 27:珪化物
処理工程を示す略図である。 主な符号の説明 3:酸化シリコン層 5:P形シリコンのアイランド 7:N形シリコンのアイランド 17,19:N+形領域 21,23:P+形領域 27:珪化物
Claims (14)
- 【請求項1】(a) 互いに電気的に隔離された反対導電
型の半導体領域と、 (b) 上記領域の一方に形成された第1導電型チャンネ
ルの第1のMOS形装置と、 (c) 上記領域の他方に形成された第1導電型と反対導
電型チャンネルの第2のMOS形装置であって、該装置
のソース及びドレイン領域に隣接する領域にそれぞれ第
1導電型の領域が形成され、 (d) 上記ソース及びドレイン領域とこれらに各々対応
する上記第1導電型の領域とをそれぞれ電気的に相互接
続する第1の接続手段と、 (e) 上記ドレイン領域に隣接する第1導電型の領域を
第1のMOS形装置のドレイン領域に電気的に接続する
第2の接続手段と、 (f) 上記第1の接続手段上を絶縁する絶縁手段と、 (g) 上記ソース領域に隣接する第1導電型の領域を他
の領域に電気的に接続するための第3の接続手段と、を
有する半導体装置。 - 【請求項2】特許請求の範囲第1項に記載した半導体装
置に於て、前記電気的に相互接続する手段が珪化物であ
る半導体装置。 - 【請求項3】特許請求の範囲第2項に記載した半導体装
置に於て、前記珪化物が、珪化タングステン、珪化チタ
ン、及び珪化白金から成る群から選ばれている半導体装
置。 - 【請求項4】特許請求の範囲第1項に記載した半導体装
置に於て、前記ソース領域及びドレイン領域を持つ一方
のMOS形装置がPチャンネルMOS形装置であり、前
記P+部分が前記チャンネルに隣接し、前記N+部分が
前記P+部分に接すると共に前記チャンネルから離れて
いる半導体装置。 - 【請求項5】特許請求の範囲第2項に記載した半導体装
置に於て、前記一方のMOS形装置がPチャンネルMO
S形装置であり、前記P+部分が前記チャンネルに隣接
し、前記N+部分が前記P+部分に接すると共に前記チ
ャンネルから離れている半導体装置。 - 【請求項6】特許請求の範囲第3項に記載した半導体装
置に於て、前記一方のMOS形装置がPチャンネルMO
S形装置であり、前記P+部分が前記チャンネルに隣接
し、前記N+部分が前記P+部分に接すると共に前記チ
ャンネルから離れている半導体装置。 - 【請求項7】特許請求の範囲第1項に記載した半導体装
置に於て、予定の装置の予定のソース及びドレイン領域
を相互接続するドープされた多結晶シリコンを含む半導
体装置。 - 【請求項8】特許請求の範囲第2項に記載した半導体装
置に於て、予定の装置の予定のソース及びドレイン領域
を相互接続するドープされた多結晶シリコンを含む半導
体装置。 - 【請求項9】特許請求の範囲第3項に記載した半導体装
置に於て、予定の装置の予定のソース及びドレイン領域
を相互接続するドープされた多結晶シリコンを含む半導
体装置。 - 【請求項10】特許請求の範囲第4項に記載した半導体
装置に於て、予定の装置の予定のソース及びドレイン領
域を相互接続するドープされた多結晶シリコンを含む半
導体装置。 - 【請求項11】特許請求の範囲第5項に記載した半導体
装置に於て、予定の装置の予定のソース及びドレイン領
域を相互接続するドープされた多結晶シリコンを含む半
導体装置。 - 【請求項12】特許請求の範囲第6項に記載した半導体
装置に於て、予定の装置の予定のソース及びドレイン領
域を相互接続するドープされた多結晶シリコンを含む半
導体装置。 - 【請求項13】SOI−CMOS装置を製造する方法に
おいて、 (a) 絶縁性基部部材上に互いに電気的に離隔された反
対導電型のアイランドを形成する工程と、 (b) 上記アイランド上に所定領域の絶縁膜を形成する
工程と、 (c) 上記アイランド及び絶縁膜上に第1導電型の多結
晶層を形成する工程と、 (d) 上記多結晶層の第1導電型のドーパントを拡散
し、上記絶縁膜に隣接して上記アイランド内に第1導電
型領域を形成する工程と、 (e) 上記多結晶層及び上記絶縁膜の一部を除去するこ
とにより、上記絶縁膜を介したゲート領域及び上記各ア
イランドをまたぎ、各アイランドと電気的に接続された
第1導電型の領域を形成する工程と、 (f) 第1導電型のアイランドの上記ゲート領域に隣接
する領域をマスクし、各アイランドに対して第1導電型
のドーパントを導入することにより、上記第1導電型領
域に隣接する第1導電型の領域を形成する工程と、 (g) 上記マスクを除去する工程と、 (h) 各アイランドに対して第1導電型と反対導電型の
第2導電型のドーパントを導入することにより、上記マ
スクされていた領域に第2導電型領域を形成する工程
と、 (i) 各アイランドの各多結晶領域表面を含む領域に珪
化物を形成する工程と、 を含む製造方法。 - 【請求項14】特許請求の範囲第13項に記載した方法
に於て、各々のアイランドの表面に珪化物を形成する工
程が、タングステン、チタン及び白金から成る群から選
ばれた金属を各々のアイランドの表面の上にデポジット
することを含む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/613,679 US4621276A (en) | 1984-05-24 | 1984-05-24 | Buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer |
US613679 | 1984-05-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61245566A JPS61245566A (ja) | 1986-10-31 |
JPH0644603B2 true JPH0644603B2 (ja) | 1994-06-08 |
Family
ID=24458282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60111306A Expired - Lifetime JPH0644603B2 (ja) | 1984-05-24 | 1985-05-23 | 半導体装置とその製法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4621276A (ja) |
JP (1) | JPH0644603B2 (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4677735A (en) * | 1984-05-24 | 1987-07-07 | Texas Instruments Incorporated | Method of providing buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer |
FR2569055B1 (fr) * | 1984-08-07 | 1986-12-12 | Commissariat Energie Atomique | Circuit integre cmos et procede de fabrication de zones d'isolation electriques dans ce circuit integre |
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US5045916A (en) * | 1985-01-22 | 1991-09-03 | Fairchild Semiconductor Corporation | Extended silicide and external contact technology |
US5061986A (en) * | 1985-01-22 | 1991-10-29 | National Semiconductor Corporation | Self-aligned extended base contact for a bipolar transistor having reduced cell size and improved electrical characteristics |
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US4908688A (en) * | 1986-03-14 | 1990-03-13 | Motorola, Inc. | Means and method for providing contact separation in silicided devices |
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US7115902B1 (en) | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
US7098479B1 (en) | 1990-12-25 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
US7576360B2 (en) | 1990-12-25 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device which comprises thin film transistors and method for manufacturing the same |
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JPS5683073A (en) * | 1979-12-11 | 1981-07-07 | Toshiba Corp | Semiconductor device |
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-
1984
- 1984-05-24 US US06/613,679 patent/US4621276A/en not_active Expired - Fee Related
-
1985
- 1985-05-23 JP JP60111306A patent/JPH0644603B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4621276A (en) | 1986-11-04 |
JPS61245566A (ja) | 1986-10-31 |
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