JPS63310177A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63310177A JPS63310177A JP62146367A JP14636787A JPS63310177A JP S63310177 A JPS63310177 A JP S63310177A JP 62146367 A JP62146367 A JP 62146367A JP 14636787 A JP14636787 A JP 14636787A JP S63310177 A JPS63310177 A JP S63310177A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000010408 film Substances 0.000 abstract description 10
- 239000010409 thin film Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 3
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 12
- 239000012535 impurity Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は等倍イメージセンサ−の駆動回路等に使用され
、ｉ動周波数を向上し得る半導体装置に関する。
、ｉ動周波数を向上し得る半導体装置に関する。
従来、等倍イメージセンサ−あるいはＬＣＤ用スイッチ
ングマトリックス部の駆動部等に使用されている集積型
駆動回路は、絶縁基板上に設けられた第１の多結晶半導
体あるいは非晶質層や単結晶層と、その上に設けられた
絶縁酸化物と、さらにその上に設けられた第２の多結晶
半導体からなるトランジスタで構成され、そしてこの第
２の多結晶も半導体はゲート電極となるものであって、
Ｐ型およびＮ型が少なくとも１組以上存在するものであ
った。
ングマトリックス部の駆動部等に使用されている集積型
駆動回路は、絶縁基板上に設けられた第１の多結晶半導
体あるいは非晶質層や単結晶層と、その上に設けられた
絶縁酸化物と、さらにその上に設けられた第２の多結晶
半導体からなるトランジスタで構成され、そしてこの第
２の多結晶も半導体はゲート電極となるものであって、
Ｐ型およびＮ型が少なくとも１組以上存在するものであ
った。
一般に、絶縁基板上に設けられたトランジスタの駆動周
波数はチャンネルが形成される活性層の結晶性、方位、
不純物濃度等により大きな影響を受け、一方ではゲート
電極の構成によっても大きく異なることが予想される。
波数はチャンネルが形成される活性層の結晶性、方位、
不純物濃度等により大きな影響を受け、一方ではゲート
電極の構成によっても大きく異なることが予想される。
トランジスタの動的な駆動においては、例えばＣＭＯＳ
を用いたシフトレジスタを例にとると、第２図に示すよ
うな容量（Ｃ１，Ｃ，）あるいは抵抗（Ｒ１゜Ｒ２）が
駆動周波数を低下させるものと思われる。
を用いたシフトレジスタを例にとると、第２図に示すよ
うな容量（Ｃ１，Ｃ，）あるいは抵抗（Ｒ１゜Ｒ２）が
駆動周波数を低下させるものと思われる。
このような容量および抵抗の原因として配線間のコンタ
クト抵抗とそれに付随する容量、配線上でのＰＮ接合の
形成による抵抗および容量の発生等がある。従って、従
来の駆動回路の配線においてＣＭＯ８を用いた場合、Ｐ
−ＭＯＳとＮ−ＭＯ３を形成する関係上、各々のゲート
電極部がＰ型およびＮ型になってしまい、第３図に示す
ようなＰＮ接合が配線上に生じてしまい、これに起因す
る駆動周波数の低下が見られるものであった。このよう
な問題はＰｃｈｔ〜ランジスタおよびＮｃｈトランジス
タをゲート電極のセルファラインで形成するプロセスで
は特に対策が必要である。なお、第３図において、１は
Ｐｃｈ（Ｂドープ）のゲート電極、２はＮｃｈ（Ｐドー
プ）のゲート電極、３はＰｃｈトランジスタ、４はＮＣ
ｈトランジスタをそれぞれ示すものである。
クト抵抗とそれに付随する容量、配線上でのＰＮ接合の
形成による抵抗および容量の発生等がある。従って、従
来の駆動回路の配線においてＣＭＯ８を用いた場合、Ｐ
−ＭＯＳとＮ−ＭＯ３を形成する関係上、各々のゲート
電極部がＰ型およびＮ型になってしまい、第３図に示す
ようなＰＮ接合が配線上に生じてしまい、これに起因す
る駆動周波数の低下が見られるものであった。このよう
な問題はＰｃｈｔ〜ランジスタおよびＮｃｈトランジス
タをゲート電極のセルファラインで形成するプロセスで
は特に対策が必要である。なお、第３図において、１は
Ｐｃｈ（Ｂドープ）のゲート電極、２はＮｃｈ（Ｐドー
プ）のゲート電極、３はＰｃｈトランジスタ、４はＮＣ
ｈトランジスタをそれぞれ示すものである。
本発明は上記した従来の問題点を解消し、配線上にＰＮ
接合に起因する抵抗および容量の発生を抑え、これによ
り駆動周波数を向上させ得る半導体装置を提供すること
を目的とするものである。
接合に起因する抵抗および容量の発生を抑え、これによ
り駆動周波数を向上させ得る半導体装置を提供すること
を目的とするものである。
本発明の半導体装置は絶縁基板上に設けられたトランジ
スタを集積した駆動回路を有するものであって、それら
のトランジスタゲート電極が単一の極性をもつものであ
ることを特徴とするものである。
スタを集積した駆動回路を有するものであって、それら
のトランジスタゲート電極が単一の極性をもつものであ
ることを特徴とするものである。
本発明における集積型駆動回路をなすトランジスタは、
絶縁基板上に設けられた第１の多結晶半導体あるいは非
晶質層や単結晶層と、その上に設けられた絶縁酸化物と
、さらにその上に設けられたゲート電極となる第２の多
結晶半導体とを有するものである。ここでいう第２の多
結晶半導体とは、活性層をなす絶縁基板上の薄膜が多結
晶半導体である場合に、それを第１の多結晶半導体と称
し、ゲート電極をなす多結晶半導体と区別するために用
いたものであり、活性層をなす薄膜が多結晶半導体以外
のもの、例えば非晶質半導体、単結晶半導体であれば、
「第２の」なる限定は不要となるものである。このこと
からもわかるように、本発明のトランジスタはその活性
層が多結晶半導体（ｐｏｌｙ−３ｉ）、非晶質半導体（
α−３ｉ）もしくは単結晶半導体である場合のすべてを
含むものである。
絶縁基板上に設けられた第１の多結晶半導体あるいは非
晶質層や単結晶層と、その上に設けられた絶縁酸化物と
、さらにその上に設けられたゲート電極となる第２の多
結晶半導体とを有するものである。ここでいう第２の多
結晶半導体とは、活性層をなす絶縁基板上の薄膜が多結
晶半導体である場合に、それを第１の多結晶半導体と称
し、ゲート電極をなす多結晶半導体と区別するために用
いたものであり、活性層をなす薄膜が多結晶半導体以外
のもの、例えば非晶質半導体、単結晶半導体であれば、
「第２の」なる限定は不要となるものである。このこと
からもわかるように、本発明のトランジスタはその活性
層が多結晶半導体（ｐｏｌｙ−３ｉ）、非晶質半導体（
α−３ｉ）もしくは単結晶半導体である場合のすべてを
含むものである。
そして、単結晶半導体としては、単結晶Ｓｉ。
■族半導体、ｍ−ｖ族、ＩＩ−ＩＶ族カルコゲナイド系
材料等も含まれる。
材料等も含まれる。
以下に活性層としてｐｏｌｙ−３ｉを、すなわち第１の
多結晶半導体を用いた場合の本発明に係るプロセスフロ
ー（第１図）について説明する。
多結晶半導体を用いた場合の本発明に係るプロセスフロ
ー（第１図）について説明する。
第１図において、ＬＰＣＶＤ法、ＡＰＣＶＤ法、スパッ
タ法、蒸着等により、ｐ ｏ １ ｙ−８ｉを絶縁基板
１０上に形成し、パターニングして活性層１１となす（
工程１）。
タ法、蒸着等により、ｐ ｏ １ ｙ−８ｉを絶縁基板
１０上に形成し、パターニングして活性層１１となす（
工程１）。
次いで、熱酸化あるいはＣＶＤ法、蒸着法等によりゲー
ト酸化膜１２を形成し、その上にｐ。
ト酸化膜１２を形成し、その上にｐ。
１ｙ−３ｉをＣＶＤ法等により形成し、このｐｏｌｙ−
ｓｉ層全面に同一極性の不純物を注入あるいは拡散させ
、ゲート電極１３を形成する。
ｓｉ層全面に同一極性の不純物を注入あるいは拡散させ
、ゲート電極１３を形成する。
（工程２）、この場合、イオン注入法による方法は基板
が絶縁膜であることによる注入ムラの問題やイオン注入
そのもののコスト高はあるが、単一ゲート形成しこは有
効である。また、ｐｏｃＱ３によるＰ原子の気相拡散あ
るいはＳｉＨ，＋ＰＨ，ガス系による直接的なＰ−ｄｏ
ｐｅｄｐｏｌｙ−８ｉ形成、ｐｓａやＢＳＧの塗布によ
るＰあるいはＢの拡散方法も好ましい、ゲート電極１３
上には保護層１４を形成しく工程３）、その後パターニ
ングする（工程４）。
が絶縁膜であることによる注入ムラの問題やイオン注入
そのもののコスト高はあるが、単一ゲート形成しこは有
効である。また、ｐｏｃＱ３によるＰ原子の気相拡散あ
るいはＳｉＨ，＋ＰＨ，ガス系による直接的なＰ−ｄｏ
ｐｅｄｐｏｌｙ−８ｉ形成、ｐｓａやＢＳＧの塗布によ
るＰあるいはＢの拡散方法も好ましい、ゲート電極１３
上には保護層１４を形成しく工程３）、その後パターニ
ングする（工程４）。
次いで、ＰｃｈおよびＮｃｈのソース、ドレイン領域へ
の不純物拡散を行う（工程５）。この際、ＰｃｈにはＢ
等の■族、ＮｃｈにはＰ、ＡＳ等の■族元素を気相法あ
るいはＰＳＧ、ＢＳＧ等を用いた塗布法による拡散を行
う。条件としては、Ｎ２ガス（キャリア）中で８００〜
１０００℃で１０分〜６０分拡散することで行うことが
できる。
の不純物拡散を行う（工程５）。この際、ＰｃｈにはＢ
等の■族、ＮｃｈにはＰ、ＡＳ等の■族元素を気相法あ
るいはＰＳＧ、ＢＳＧ等を用いた塗布法による拡散を行
う。条件としては、Ｎ２ガス（キャリア）中で８００〜
１０００℃で１０分〜６０分拡散することで行うことが
できる。
その後、保護層１４を除去し、層間絶縁膜１５を形成し
、この層間絶縁膜１５にコンタクトホールを穿ち、メモ
ル配線１６を施すことにより、所期の駆動回路が得られ
る。
、この層間絶縁膜１５にコンタクトホールを穿ち、メモ
ル配線１６を施すことにより、所期の駆動回路が得られ
る。
上記の製造プロセスにおける工程２において、ゲート電
極となるｐｏｌｙ−３ｉにドープする不純物濃度（Ｎ）
は、それを配線用電極として兼ねるような場合には条件
が厳しく、Ｎ≧１×１０１＠（１／ｄ）カ必要トナル、
Ｎ＜１×１０１ｓ（１／ｄ）のような場合には、前述し
たような直列、並列の抵抗成分（第２図中のＲ工、Ｒ２
）が無視できなくなり、駆動周波数の低下は避けられな
い。
極となるｐｏｌｙ−３ｉにドープする不純物濃度（Ｎ）
は、それを配線用電極として兼ねるような場合には条件
が厳しく、Ｎ≧１×１０１＠（１／ｄ）カ必要トナル、
Ｎ＜１×１０１ｓ（１／ｄ）のような場合には、前述し
たような直列、並列の抵抗成分（第２図中のＲ工、Ｒ２
）が無視できなくなり、駆動周波数の低下は避けられな
い。
第４図に不純物濃度に対する配線抵抗の実験的関係につ
いて示す、この第４図において、曲線ａ、ｂ、ｃは塗布
剤中のＰ含有量を変えた場合を示すもので、曲線Ｃから
ａになるにつれてＰ含有量が少くなっている。さらにこ
の第４図から必要なシート抵抗である１０’Ω以下とす
るためには、Ｐ原子の不純物量としては１０１″以上あ
ればよいことになる。ただし、ＰＳＧの塗布剤中のＰ原
子の入り方、拡散すべきｐｏｌｙ−Ｓｉ膜のバラツキを
考えると、１０１６以上、好ましくは１０１７以上あれ
ばよいことになる。
いて示す、この第４図において、曲線ａ、ｂ、ｃは塗布
剤中のＰ含有量を変えた場合を示すもので、曲線Ｃから
ａになるにつれてＰ含有量が少くなっている。さらにこ
の第４図から必要なシート抵抗である１０’Ω以下とす
るためには、Ｐ原子の不純物量としては１０１″以上あ
ればよいことになる。ただし、ＰＳＧの塗布剤中のＰ原
子の入り方、拡散すべきｐｏｌｙ−Ｓｉ膜のバラツキを
考えると、１０１６以上、好ましくは１０１７以上あれ
ばよいことになる。
なお、第５図は本発明に係る単一極性ゲートと従来のゲ
ートによる駆動周波数の差を示したもので、この第５図
より、単一極性ゲートとすることにより駆動周波数が著
しく向上することがわかる。
ートによる駆動周波数の差を示したもので、この第５図
より、単一極性ゲートとすることにより駆動周波数が著
しく向上することがわかる。
以上のような本発明によれば、ゲート電極が単一極性を
もつように構成されるため、配線上のＰＮ接合に起因す
る抵抗および容量の発生が防止され、駆動周波数が飛躍
的に向上した半導体装置が得られるという効果を有する
。
もつように構成されるため、配線上のＰＮ接合に起因す
る抵抗および容量の発生が防止され、駆動周波数が飛躍
的に向上した半導体装置が得られるという効果を有する
。
第１図は本発明に係る半導体装置を製造する場合のプロ
セスフロー図である。 第２図はＣＭＯ３を用いたシフトレジスタ列での容量と
抵抗との状態説明図である。 第３図は０ＭＯ８を用いたシフトレジスタのパターン例
を示す説明図である。 第４図はＰ不純物量を変えた場合のｐｏｌｙ−３ｉシー
ト抵抗を示す関係図である。 第５図は単一極性ゲートと従来のゲートとの駆動周波数
の差を示す関係説明図である。 １０・・・絶縁基板 １１・・・活性層１２・・
・ゲート酸化膜 １３・・・ゲート電極１４・・・保
護層 １５・・・層間絶縁膜１６・・・メタル
配線
セスフロー図である。 第２図はＣＭＯ３を用いたシフトレジスタ列での容量と
抵抗との状態説明図である。 第３図は０ＭＯ８を用いたシフトレジスタのパターン例
を示す説明図である。 第４図はＰ不純物量を変えた場合のｐｏｌｙ−３ｉシー
ト抵抗を示す関係図である。 第５図は単一極性ゲートと従来のゲートとの駆動周波数
の差を示す関係説明図である。 １０・・・絶縁基板 １１・・・活性層１２・・
・ゲート酸化膜 １３・・・ゲート電極１４・・・保
護層 １５・・・層間絶縁膜１６・・・メタル
配線
Claims (1)
- １、絶縁基板上に設けられたトランジスタを集積した駆
動回路を有する半導体装置において、トランジスターの
ゲート電極が単一極性をもつものであることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146367A JPS63310177A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146367A JPS63310177A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63310177A true JPS63310177A (ja) | 1988-12-19 |
Family
ID=15406117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146367A Pending JPS63310177A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310177A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047467A (ja) * | 1983-08-25 | 1985-03-14 | Seiko Epson Corp | 相補型薄膜トランジスタ |
| JPS60164351A (ja) * | 1984-02-07 | 1985-08-27 | Seiko Epson Corp | シフトレジスタ |
| JPS61245566A (ja) * | 1984-05-24 | 1986-10-31 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体装置とその製法 |
| JPS63296379A (ja) * | 1987-05-28 | 1988-12-02 | Sharp Corp | 相補型薄膜トランジスタの製造方法 |
-
1987
- 1987-06-12 JP JP62146367A patent/JPS63310177A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047467A (ja) * | 1983-08-25 | 1985-03-14 | Seiko Epson Corp | 相補型薄膜トランジスタ |
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| JPS61245566A (ja) * | 1984-05-24 | 1986-10-31 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体装置とその製法 |
| JPS63296379A (ja) * | 1987-05-28 | 1988-12-02 | Sharp Corp | 相補型薄膜トランジスタの製造方法 |
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