JPH0637313A - 薄膜半導体装置とその製造方法 - Google Patents
薄膜半導体装置とその製造方法Info
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- JPH0637313A JPH0637313A JP18946792A JP18946792A JPH0637313A JP H0637313 A JPH0637313 A JP H0637313A JP 18946792 A JP18946792 A JP 18946792A JP 18946792 A JP18946792 A JP 18946792A JP H0637313 A JPH0637313 A JP H0637313A
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- Japan
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- semiconductor layer
- thin film
- film
- tft
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Abstract
(57)【要約】
【目的】 画素部のＮ型ＴＦＴと、それを駆動する相補
（Ｃ）型回路のＮ型ＴＦＴ及びＰ型ＴＦＴとを同一基板
上に内蔵する半導体装置を、ホトレジスト工程を従来の
Ｎ型回路より増加させることなく、製造する方法を提供
する。 【構成】 透明基板１上に順次各ＴＦＴのゲート電極
２、ゲート絶縁膜３、シリコン層（５，４と５）を形成
し、Ｎ型の不純物をドーピングした後、各ＴＦＴの半導
体層となるそれぞれ第１ないし第３の島としてホトエッ
チングにより島ぎりして第１の島を画素部のＮ型半導体
層６、第２の島をＣ型回路のＮ型半導体層６として形成
し、次いで第１及び第２の島のみを覆うようにＩＴＯか
らなる画素電極８の膜を堆積し、その後、Ｐ型の不純物
を前記Ｎ型の不純物より濃度を高めてドーピングして第
３の島をＣ型回路のＰ型半導体層７として形成し、その
後各ＴＦＴソース／ドレイン電極９、保護膜１０を形成
する。
（Ｃ）型回路のＮ型ＴＦＴ及びＰ型ＴＦＴとを同一基板
上に内蔵する半導体装置を、ホトレジスト工程を従来の
Ｎ型回路より増加させることなく、製造する方法を提供
する。 【構成】 透明基板１上に順次各ＴＦＴのゲート電極
２、ゲート絶縁膜３、シリコン層（５，４と５）を形成
し、Ｎ型の不純物をドーピングした後、各ＴＦＴの半導
体層となるそれぞれ第１ないし第３の島としてホトエッ
チングにより島ぎりして第１の島を画素部のＮ型半導体
層６、第２の島をＣ型回路のＮ型半導体層６として形成
し、次いで第１及び第２の島のみを覆うようにＩＴＯか
らなる画素電極８の膜を堆積し、その後、Ｐ型の不純物
を前記Ｎ型の不純物より濃度を高めてドーピングして第
３の島をＣ型回路のＰ型半導体層７として形成し、その
後各ＴＦＴソース／ドレイン電極９、保護膜１０を形成
する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜半導体装置に係り、
特に液晶表示装置に用いられる薄膜トランジスタとその
製造方法に関する。
特に液晶表示装置に用いられる薄膜トランジスタとその
製造方法に関する。
【０００２】
【従来の技術】液晶表示装置などに用いられる薄膜トラ
ンジスタ（ＴＦＴ）としては、例えば、ガラス等の絶縁
基板にアモルファスシリコン（a-Si)ＴＦＴや多結晶シ
リコン(p-Si)ＴＦＴが形成されており、例えば、アクテ
ィグマトリクス駆動の液晶ディスプレイ（ＬＣＤ）で
は、これらa-SiＴＦＴやp-SiＴＦＴを液晶を駆動する画
像表示領域の半導体素子（画素ＴＦＴ）として用いてい
る。
ンジスタ（ＴＦＴ）としては、例えば、ガラス等の絶縁
基板にアモルファスシリコン（a-Si)ＴＦＴや多結晶シ
リコン(p-Si)ＴＦＴが形成されており、例えば、アクテ
ィグマトリクス駆動の液晶ディスプレイ（ＬＣＤ）で
は、これらa-SiＴＦＴやp-SiＴＦＴを液晶を駆動する画
像表示領域の半導体素子（画素ＴＦＴ）として用いてい
る。
【０００３】また、画素ＴＦＴと共に、画素ＴＦＴを駆
動する駆動回路をこれらa-SiＴＦＴやp-SiＴＦＴを用い
て同一基板上に内蔵し、結果的に表示装置の価格や外部
との接続線数を低減することが試みられている。基板上
に形成される駆動回路（内蔵駆動回路）は回路構成上、
次の２つの方式が用いられている。
動する駆動回路をこれらa-SiＴＦＴやp-SiＴＦＴを用い
て同一基板上に内蔵し、結果的に表示装置の価格や外部
との接続線数を低減することが試みられている。基板上
に形成される駆動回路（内蔵駆動回路）は回路構成上、
次の２つの方式が用いられている。
【０００４】第１の方式は、ＴＦＴのチャネル半導体層
を特に意識して不純物を添加しない層とし、そのチャネ
ル半導体層は、そのチャネル半導体層から電流を取り出
すソース／ドレインの電極端子との接触領域にリンやア
ンチモンを添加し、Ｎ型の半導体層として構成する、い
わゆるＮチャネル型のＴＦＴで構成される回路形式（Ｎ
型回路）である。
を特に意識して不純物を添加しない層とし、そのチャネ
ル半導体層は、そのチャネル半導体層から電流を取り出
すソース／ドレインの電極端子との接触領域にリンやア
ンチモンを添加し、Ｎ型の半導体層として構成する、い
わゆるＮチャネル型のＴＦＴで構成される回路形式（Ｎ
型回路）である。
【０００５】第２の方式は、一方のＴＦＴを上記のよう
にＮチャネル型とし、他方のＴＦＴを、チャネル半導体
層とソース／ドレイン電極端子との接触領域にボロン等
を不純物を添加しＰチャネル型として、これらＮチャネ
ル型、Ｐチャネル型の相補的な２種類のＴＦＴで構成さ
れる回路形式（Ｃ型回路）がある。これらＮ型回路、Ｃ
型回路は、集積回路（ＩＣ）の分野では、それぞれＮＭ
ＯＳ、ＣＭＯＳ回路と呼ばれているが、ＴＦＴの分野で
はゲ−ト絶縁膜として酸化膜を用いられない場合がある
ので、Ｎ型回路、Ｃ型回路の名称を以下で用いる。
にＮチャネル型とし、他方のＴＦＴを、チャネル半導体
層とソース／ドレイン電極端子との接触領域にボロン等
を不純物を添加しＰチャネル型として、これらＮチャネ
ル型、Ｐチャネル型の相補的な２種類のＴＦＴで構成さ
れる回路形式（Ｃ型回路）がある。これらＮ型回路、Ｃ
型回路は、集積回路（ＩＣ）の分野では、それぞれＮＭ
ＯＳ、ＣＭＯＳ回路と呼ばれているが、ＴＦＴの分野で
はゲ−ト絶縁膜として酸化膜を用いられない場合がある
ので、Ｎ型回路、Ｃ型回路の名称を以下で用いる。
【０００６】ＩＣ分野の知見を用いるまでも無く、回路
の性能としては、Ｃ型回路の方がＮ型回路よりも優れて
おり、高速応答、低消費電力特性を示す。しかしなが
ら、Ｃ型回路を形成するためには製造工程数が大幅に増
加すると言う欠点がある。これは、Ｃ型回路用ＴＦＴを
形成する工程のために生じ、工程順に説明すれば、チャ
ネル半導体層にＮ型の不純物を添加（ド−ピング）する
際、ＰチャネルＴＦＴとなる半導体層には不純物がド−
ピングされないように、例えば、ホトレジストで保護す
る工程を必要とし、引き続きＰ型の不純物をド−ピング
する際に、ＮチャネルＴＦＴをホトレジストで保護する
工程等が必要になるからである。
の性能としては、Ｃ型回路の方がＮ型回路よりも優れて
おり、高速応答、低消費電力特性を示す。しかしなが
ら、Ｃ型回路を形成するためには製造工程数が大幅に増
加すると言う欠点がある。これは、Ｃ型回路用ＴＦＴを
形成する工程のために生じ、工程順に説明すれば、チャ
ネル半導体層にＮ型の不純物を添加（ド−ピング）する
際、ＰチャネルＴＦＴとなる半導体層には不純物がド−
ピングされないように、例えば、ホトレジストで保護す
る工程を必要とし、引き続きＰ型の不純物をド−ピング
する際に、ＮチャネルＴＦＴをホトレジストで保護する
工程等が必要になるからである。
【０００７】液晶表示装置の内蔵駆動回路をＣ型回路で
構成するための薄膜半導体装置の製造方法例として、１
９８５年 コンファレンスレコ−ド オブ インタ−ナ
ショナル ディスプレイ リサ−チ コンファレンス
（Conference Record of International Display Resea
rch Conference) ９項に記載されている。
構成するための薄膜半導体装置の製造方法例として、１
９８５年 コンファレンスレコ−ド オブ インタ−ナ
ショナル ディスプレイ リサ−チ コンファレンス
（Conference Record of International Display Resea
rch Conference) ９項に記載されている。
【０００８】
【発明が解決しようとする課題】上記従来技術では、高
性能のＣ型内蔵回路を実現するためには、製造の工程数
が大幅に増加し、結果的に液晶表示装置のコストが増加
する問題があった。
性能のＣ型内蔵回路を実現するためには、製造の工程数
が大幅に増加し、結果的に液晶表示装置のコストが増加
する問題があった。
【０００９】本発明の目的は、Ｃ型回路の高性能は保っ
たまま、かつＣ型回路用の薄膜半導体装置を形成する工
程において従来よりホトレジスト工程を増加させること
なしに、画像部のＮ型回路と共にそのＮ型回路を駆動す
るＣ型回路なる周辺回路を同一基板上に内蔵することが
可能な構造の薄膜半導体装置とその製造方法を提供する
ことにある。
たまま、かつＣ型回路用の薄膜半導体装置を形成する工
程において従来よりホトレジスト工程を増加させること
なしに、画像部のＮ型回路と共にそのＮ型回路を駆動す
るＣ型回路なる周辺回路を同一基板上に内蔵することが
可能な構造の薄膜半導体装置とその製造方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の薄膜半導体装置は、基板上に順次形成され
た第１のゲート電極、ゲート絶縁膜、第１のＮ型半導体
層、画素電極、第１のソース／ドレイン電極及び保護膜
から構成された画素部のＮ型薄膜トランジスタと；前記
基板上に順次形成された第２のゲート電極、ゲート絶縁
膜、第２のＮ型半導体層、第２のソース／ドレイン電極
及び保護膜からから構成され、画素部のＮ型薄膜トラン
ジスタを駆動する相補形駆動回路の一方となるＮ型薄膜
トランジスタと；前記基板上に順次形成された第３のゲ
ート電極、ゲート絶縁膜、Ｐ型半導体層、第３のソース
／ドレイン電極及び保護膜から構成され相補形駆動回路
部の他方となるＰ型薄膜トランジスタと；を有する薄膜
半導体装置において、第２のソース／ドレイン電極が画
素電極用材料で形成する薄膜を下層として含むことを特
徴としている。
に、本発明の薄膜半導体装置は、基板上に順次形成され
た第１のゲート電極、ゲート絶縁膜、第１のＮ型半導体
層、画素電極、第１のソース／ドレイン電極及び保護膜
から構成された画素部のＮ型薄膜トランジスタと；前記
基板上に順次形成された第２のゲート電極、ゲート絶縁
膜、第２のＮ型半導体層、第２のソース／ドレイン電極
及び保護膜からから構成され、画素部のＮ型薄膜トラン
ジスタを駆動する相補形駆動回路の一方となるＮ型薄膜
トランジスタと；前記基板上に順次形成された第３のゲ
ート電極、ゲート絶縁膜、Ｐ型半導体層、第３のソース
／ドレイン電極及び保護膜から構成され相補形駆動回路
部の他方となるＰ型薄膜トランジスタと；を有する薄膜
半導体装置において、第２のソース／ドレイン電極が画
素電極用材料で形成する薄膜を下層として含むことを特
徴としている。
【００１１】また、本発明の薄膜半導体装置の製造方法
は、上記薄膜半導体装置の製造方法であって、第１ない
し第３のゲート電極を覆って形成されたゲート絶縁膜上
に不純物の含まないアモルファスシリコン膜を堆積し、
第２及び第３のゲート電極の上に当たる部分の前記アモ
ルファスシリコン膜を多結晶化し、さらにアモルファス
シリコン膜を堆積し、Ｎ型の不純物をドーピングした
後、第１ないし第３のゲート電極の上に当たるシリコン
膜部分をそれぞれ第１ないし第３の島としてホトエッチ
ングにより島ぎりし、かくして第１の島を第１のＮ型半
導体層として、第２の島を第２のＮ型半導体層として形
成し、次いで第１及び第２の島のみを覆うように透明性
のインジウム錫酸化物からなる画素電極の膜を堆積し、
その後、Ｐ型の不純物を前記Ｎ型の不純物より濃度を高
めてドーピングして、第３の島をＰ型半導体層として形
成し、その後第１ないし第３のソース／ドレイン電極の
膜を堆積し、さらにソース／ドレイン間の半導体層の
内、表面の不純物半導体層をソース／ドレイン電極をマ
スクとしてエッチング除去し、最後に保護膜を形成す
る。これにより、画素電極用材料のインジウム錫酸化物
は、画素部のＮ型薄膜トランジスタにおける画素電極を
形成するとともに、同時に相補形駆動回路の一方となる
Ｎ型薄膜トランジスタにおける第２のソース／ドレイン
電極の一部となる下層を形成することになる。
は、上記薄膜半導体装置の製造方法であって、第１ない
し第３のゲート電極を覆って形成されたゲート絶縁膜上
に不純物の含まないアモルファスシリコン膜を堆積し、
第２及び第３のゲート電極の上に当たる部分の前記アモ
ルファスシリコン膜を多結晶化し、さらにアモルファス
シリコン膜を堆積し、Ｎ型の不純物をドーピングした
後、第１ないし第３のゲート電極の上に当たるシリコン
膜部分をそれぞれ第１ないし第３の島としてホトエッチ
ングにより島ぎりし、かくして第１の島を第１のＮ型半
導体層として、第２の島を第２のＮ型半導体層として形
成し、次いで第１及び第２の島のみを覆うように透明性
のインジウム錫酸化物からなる画素電極の膜を堆積し、
その後、Ｐ型の不純物を前記Ｎ型の不純物より濃度を高
めてドーピングして、第３の島をＰ型半導体層として形
成し、その後第１ないし第３のソース／ドレイン電極の
膜を堆積し、さらにソース／ドレイン間の半導体層の
内、表面の不純物半導体層をソース／ドレイン電極をマ
スクとしてエッチング除去し、最後に保護膜を形成す
る。これにより、画素電極用材料のインジウム錫酸化物
は、画素部のＮ型薄膜トランジスタにおける画素電極を
形成するとともに、同時に相補形駆動回路の一方となる
Ｎ型薄膜トランジスタにおける第２のソース／ドレイン
電極の一部となる下層を形成することになる。
【００１２】
【作用】本発明の薄膜半導体装置の製造方法によれば、
Ｐ型の不純物をドーピングして相補形駆動回路部のＰ型
薄膜トランジスタのＰ型半導体層を形成するにあたり、
その前に相補形駆動回路部の一方のＮ型薄膜トランジス
タのＮ型半導体層を、画素部のＮ型薄膜トランジスタに
おける画素電極を形成すると同時にその画素電極用材料
でマスクするので、わざわざ相補形駆動回路部のＮ型薄
膜トランジスタのＮ型半導体層をマスクするためのホト
レジスト工程を増加させることがない。
Ｐ型の不純物をドーピングして相補形駆動回路部のＰ型
薄膜トランジスタのＰ型半導体層を形成するにあたり、
その前に相補形駆動回路部の一方のＮ型薄膜トランジス
タのＮ型半導体層を、画素部のＮ型薄膜トランジスタに
おける画素電極を形成すると同時にその画素電極用材料
でマスクするので、わざわざ相補形駆動回路部のＮ型薄
膜トランジスタのＮ型半導体層をマスクするためのホト
レジスト工程を増加させることがない。
【００１３】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明の第１の実施例の薄膜半導体装置の構
成を説明するための断面図である。この薄膜半導体装置
は、アクティグマトリクス駆動の液晶ディスプレイ（Ｌ
ＣＤ）用であって、画素ＴＦＴ（図中、左に示すＴＦ
Ｔ）と、画素ＴＦＴを駆動する周辺回路ＴＦＴ（図中、
中央及び右に示す２つのＴＦＴ）とを有する。その周辺
回路はＮ型ＴＦＴとＰ型ＴＦＴとから構成され、画素Ｔ
ＦＴと同一基板上に内蔵されている。
る。図１は本発明の第１の実施例の薄膜半導体装置の構
成を説明するための断面図である。この薄膜半導体装置
は、アクティグマトリクス駆動の液晶ディスプレイ（Ｌ
ＣＤ）用であって、画素ＴＦＴ（図中、左に示すＴＦ
Ｔ）と、画素ＴＦＴを駆動する周辺回路ＴＦＴ（図中、
中央及び右に示す２つのＴＦＴ）とを有する。その周辺
回路はＮ型ＴＦＴとＰ型ＴＦＴとから構成され、画素Ｔ
ＦＴと同一基板上に内蔵されている。
【００１４】図１において、１は透明な絶縁性基板、２
はゲ−ト電極、３はゲ−ト絶縁膜、４は不純物が添加さ
れていない多結晶シリコン層、５は不純物が添加されて
いないアモルファスシリコン層、６はリンなどの不純物
がド−ピングされたｎ＋層、７はボロンなどの不純物が
ド−ピングされたｐ＋層、８はインジウム錫酸化物（Ｉ
ＴＯ）で形成された画素電極、９はＣｒ等で形成された
ソース／ドレイン配線電極、そして１０はＴＦＴの保護
膜である。
はゲ−ト電極、３はゲ−ト絶縁膜、４は不純物が添加さ
れていない多結晶シリコン層、５は不純物が添加されて
いないアモルファスシリコン層、６はリンなどの不純物
がド−ピングされたｎ＋層、７はボロンなどの不純物が
ド−ピングされたｐ＋層、８はインジウム錫酸化物（Ｉ
ＴＯ）で形成された画素電極、９はＣｒ等で形成された
ソース／ドレイン配線電極、そして１０はＴＦＴの保護
膜である。
【００１５】本実施例の薄膜半導体装置は、表示部の対
角１０インチのビジュアル・ディスプレイ・タ−ミナル
（ＶＤＴ）を実現するものである。この場合、表示部の
画素数は４８０×６４０×（３）であり、表示部に用い
る画素ＴＦＴは逆スタガ構造のＮ型のＴＦＴであり、一
方、内蔵周辺回路に用いるＴＦＴはＮ型のＴＦＴとＰ型
のＴＦＴとの２種類である。
角１０インチのビジュアル・ディスプレイ・タ−ミナル
（ＶＤＴ）を実現するものである。この場合、表示部の
画素数は４８０×６４０×（３）であり、表示部に用い
る画素ＴＦＴは逆スタガ構造のＮ型のＴＦＴであり、一
方、内蔵周辺回路に用いるＴＦＴはＮ型のＴＦＴとＰ型
のＴＦＴとの２種類である。
【００１６】次に表示部の画素ＴＦＴと、内蔵周辺回路
のＮ型ＴＦＴ及びＰ型のＴＦＴを形成する工程を説明す
る。まず、（１）ガラス基板１上にスパッタ法によりゲ
−ト電極２であるＣｒ膜を３０００Å堆積する。（２）
ゲ−ト電極２をパタ−ニング後、プラズマＣＶＤ法によ
りゲ−ト絶縁膜３であるＳｉＮ膜を３０００Å堆積す
る。（３）次いで不純物が添加されていないａ−Ｓｉ膜
を堆積する。（４）ここで、周辺回路となるＮ型ＴＦＴ
及びＰ型のＴＦＴを形成する部分に対してのみエキシマ
レ−ザを２００ｍＪ／cm2照射してａ−Ｓｉ膜をｐ−Ｓ
ｉ層４に変換する。（５）次にプラズマＣＶＤ法により
不純物を意識的に添加されていないa-Si膜５を２０００
Å堆積する。周辺回路部分では、ｐ−Ｓｉ／ａ−Ｓｉの
２層構造が得られ、画素部ではａ−Ｓｉの単層構造が得
られる。（６）次にイオン注入法などのド−ピング法に
よりリンをド−ピングして、ａ−Ｓｉ層５の表面から３
００Å程度の深さにｎ＋の半導体層６を形成する。
（７）ホトエッチング工程によりゲ−ト絶縁膜３上のＳ
ｉ層を島ぎりにして、周辺回路部分の島と画素部の島を
それぞれ形成する。（８）その後、画素電極８である透
明のインジウム・錫酸化物（ＩＴＯ）をスパッタ法で堆
積し、ホトエッチング工程によりパタ−ニングする。
のＮ型ＴＦＴ及びＰ型のＴＦＴを形成する工程を説明す
る。まず、（１）ガラス基板１上にスパッタ法によりゲ
−ト電極２であるＣｒ膜を３０００Å堆積する。（２）
ゲ−ト電極２をパタ−ニング後、プラズマＣＶＤ法によ
りゲ−ト絶縁膜３であるＳｉＮ膜を３０００Å堆積す
る。（３）次いで不純物が添加されていないａ−Ｓｉ膜
を堆積する。（４）ここで、周辺回路となるＮ型ＴＦＴ
及びＰ型のＴＦＴを形成する部分に対してのみエキシマ
レ−ザを２００ｍＪ／cm2照射してａ−Ｓｉ膜をｐ−Ｓ
ｉ層４に変換する。（５）次にプラズマＣＶＤ法により
不純物を意識的に添加されていないa-Si膜５を２０００
Å堆積する。周辺回路部分では、ｐ−Ｓｉ／ａ−Ｓｉの
２層構造が得られ、画素部ではａ−Ｓｉの単層構造が得
られる。（６）次にイオン注入法などのド−ピング法に
よりリンをド−ピングして、ａ−Ｓｉ層５の表面から３
００Å程度の深さにｎ＋の半導体層６を形成する。
（７）ホトエッチング工程によりゲ−ト絶縁膜３上のＳ
ｉ層を島ぎりにして、周辺回路部分の島と画素部の島を
それぞれ形成する。（８）その後、画素電極８である透
明のインジウム・錫酸化物（ＩＴＯ）をスパッタ法で堆
積し、ホトエッチング工程によりパタ−ニングする。
【００１７】上記画素電極８の堆積する工程以下の手順
は、本発明の製造方法において重要であるので、図２〜
図４を用いて詳細に説明する。
は、本発明の製造方法において重要であるので、図２〜
図４を用いて詳細に説明する。
【００１８】画素電極８は、図２に示す周辺回路部分の
Ｎ型のＴＦＴと画素部のＴＦＴ（図１）に対してのみｎ
＋の半導体層６と接触するように堆積し、周辺回路部分
のＮ型のＴＦＴにはマスクとして、また画素部のＴＦＴ
には画素電極として形成する。（９）その後、イオン注
入法などのド−ピング法によりボロンをド−ピングして
ａ−Ｓｉ層５の表面から４００Å程度の深さにｐ＋の半
導体層７を形成する。この際、注入するボロンの不純物
濃度を前記リンの不純物濃度より一桁多く設定すると、
Ｎ型ＴＦＴとなるＳｉ島に対しては、画素電極８をマス
クとしてド−ピングされるので部分的な間隙がｐ＋層に
変換される。一方、Ｐ型ＴＦＴとなるＳｉ島に対して
は、画素電極が形成されていないので、Ｓｉ島表面全体
が深さ４００Åに渡ってｐ＋層に変換される。（１０）
その後、図３に示すように、スパッタ法によりソース／
ドレイン配線電極９となるＣｒを堆積し、ホトエッチン
グ工程によりパタ−ンニングし、さらに図４に示すよう
に、各Ｓｉ島のドライエッチングを６００Å行う。ここ
で、Ｐ型ＴＦＴとなるＳｉ島に対してはドレイン配線電
極９となるＣｒがｎ＋の半導体層６と接触するように形
成され、ソース／ドレイン間のＳｉ表面のｐ＋層が除去
され、ＴＦＴ動作が可能となる。（１１）最後に、パッ
シベション膜を形成すると、逆スタガ構造のＴＦＴが完
成する。
Ｎ型のＴＦＴと画素部のＴＦＴ（図１）に対してのみｎ
＋の半導体層６と接触するように堆積し、周辺回路部分
のＮ型のＴＦＴにはマスクとして、また画素部のＴＦＴ
には画素電極として形成する。（９）その後、イオン注
入法などのド−ピング法によりボロンをド−ピングして
ａ−Ｓｉ層５の表面から４００Å程度の深さにｐ＋の半
導体層７を形成する。この際、注入するボロンの不純物
濃度を前記リンの不純物濃度より一桁多く設定すると、
Ｎ型ＴＦＴとなるＳｉ島に対しては、画素電極８をマス
クとしてド−ピングされるので部分的な間隙がｐ＋層に
変換される。一方、Ｐ型ＴＦＴとなるＳｉ島に対して
は、画素電極が形成されていないので、Ｓｉ島表面全体
が深さ４００Åに渡ってｐ＋層に変換される。（１０）
その後、図３に示すように、スパッタ法によりソース／
ドレイン配線電極９となるＣｒを堆積し、ホトエッチン
グ工程によりパタ−ンニングし、さらに図４に示すよう
に、各Ｓｉ島のドライエッチングを６００Å行う。ここ
で、Ｐ型ＴＦＴとなるＳｉ島に対してはドレイン配線電
極９となるＣｒがｎ＋の半導体層６と接触するように形
成され、ソース／ドレイン間のＳｉ表面のｐ＋層が除去
され、ＴＦＴ動作が可能となる。（１１）最後に、パッ
シベション膜を形成すると、逆スタガ構造のＴＦＴが完
成する。
【００１９】上記のようにして構成した薄膜半導体装置
と、一方、他のガラス基板上に偏光板、カラ−フィル
タ、透明電極を形成した別の半導体装置との間に液晶を
封入すると、１０インチサイズのＶＤＴ表示装置が完成
する。
と、一方、他のガラス基板上に偏光板、カラ−フィル
タ、透明電極を形成した別の半導体装置との間に液晶を
封入すると、１０インチサイズのＶＤＴ表示装置が完成
する。
【００２０】図５に上記のように製造した薄膜半導体装
置を用いた液晶ディスプレイ装置の全体構成を示す。こ
の液晶ディスプレイ装置は、ＴＦＴ液晶表示部５０、走
査回路５１、時間関数変換手段となるスイッチマトリク
ス回路５２および信号側回路５３から構成されている。
なお、走査回路５１から液晶表示部５０の各液晶素子に
は走査線７１〜７３を介して走査信号が送られ、また信
号回路５３からスイッチマトリクス回路５２を経由し信
号線７４〜７６を介して信号が送られる。上記構成で、
本発明にかかるＩＴＯ膜を有するＮ型のＴＦＴは、液晶
表示部５０中のスイッチ６０ａと、スイッチマトリクス
回路５２中のスイッチ６１〜６３に使用されている。ま
た走査回路５１中のスイッチは、本発明にかかるＩＴＯ
膜を有するＮ型ＴＦＴと、Ｐ型ＴＦＴを組み合わせて構
成されたＣ型回路（図４に示す）からなっている。
置を用いた液晶ディスプレイ装置の全体構成を示す。こ
の液晶ディスプレイ装置は、ＴＦＴ液晶表示部５０、走
査回路５１、時間関数変換手段となるスイッチマトリク
ス回路５２および信号側回路５３から構成されている。
なお、走査回路５１から液晶表示部５０の各液晶素子に
は走査線７１〜７３を介して走査信号が送られ、また信
号回路５３からスイッチマトリクス回路５２を経由し信
号線７４〜７６を介して信号が送られる。上記構成で、
本発明にかかるＩＴＯ膜を有するＮ型のＴＦＴは、液晶
表示部５０中のスイッチ６０ａと、スイッチマトリクス
回路５２中のスイッチ６１〜６３に使用されている。ま
た走査回路５１中のスイッチは、本発明にかかるＩＴＯ
膜を有するＮ型ＴＦＴと、Ｐ型ＴＦＴを組み合わせて構
成されたＣ型回路（図４に示す）からなっている。
【００２１】次に、図５に示す装置の動作について簡単
に説明する。走査回路５１にはタイミング信号として２
相クロックのＣＫＶ信号と、入力電圧Ｖinが入力され
る。一方、信号側回路５３には液晶の表示状態を定める
デジタルデ−タ信号ｄａｔａが入力され、これを色信号
電圧Ｖs1〜Ｖsmとして出力し、各信号線７４〜７６にマ
トリクススイッチとして振り分ける。
に説明する。走査回路５１にはタイミング信号として２
相クロックのＣＫＶ信号と、入力電圧Ｖinが入力され
る。一方、信号側回路５３には液晶の表示状態を定める
デジタルデ−タ信号ｄａｔａが入力され、これを色信号
電圧Ｖs1〜Ｖsmとして出力し、各信号線７４〜７６にマ
トリクススイッチとして振り分ける。
【００２２】次に、走査回路５１の回路構成について図
６により説明する。図６は走査線７１〜７３のうちの１
本分に対応する走査回路を示し、この走査回路は、機能
としてシフトレジスタと電圧を増幅するバッファ回路と
から構成されている。図中、スイッチ８０がＮ型のＴＦ
Ｔで、スイッチ８１がＰ型のＴＦＴで構成されている。
次いで走査回路の動作を説明する。シフトレジスタは２
相クロック（Ｖc1、Ｖc2）とそれぞれの反転クロック
（Ｖcn1、Ｖcn2）でタイミングを取り、入力電圧Ｖinを
反転（シフト）しバッファに転送し、同時にこれが次の
走査線に対応するシフトレジスタの入力電圧となる。バ
ッファは反転された電圧と同位相で増幅され、最大電圧
がＶdd2のパルス電圧を出力し、これが液晶表示部の走
査電圧Ｖgとなる。ここで、Ｖdd1とＶdd2は直流電圧で
ある。
６により説明する。図６は走査線７１〜７３のうちの１
本分に対応する走査回路を示し、この走査回路は、機能
としてシフトレジスタと電圧を増幅するバッファ回路と
から構成されている。図中、スイッチ８０がＮ型のＴＦ
Ｔで、スイッチ８１がＰ型のＴＦＴで構成されている。
次いで走査回路の動作を説明する。シフトレジスタは２
相クロック（Ｖc1、Ｖc2）とそれぞれの反転クロック
（Ｖcn1、Ｖcn2）でタイミングを取り、入力電圧Ｖinを
反転（シフト）しバッファに転送し、同時にこれが次の
走査線に対応するシフトレジスタの入力電圧となる。バ
ッファは反転された電圧と同位相で増幅され、最大電圧
がＶdd2のパルス電圧を出力し、これが液晶表示部の走
査電圧Ｖgとなる。ここで、Ｖdd1とＶdd2は直流電圧で
ある。
【００２３】本発明の薄膜半導体装置を用いて構成した
Ｃ型回路のシフトレジスタはその電圧の動作周波数が従
来のＮ型回路に比べて２０倍速く、消費電力は３桁小さ
くなり、著しく良好な特性を示した。
Ｃ型回路のシフトレジスタはその電圧の動作周波数が従
来のＮ型回路に比べて２０倍速く、消費電力は３桁小さ
くなり、著しく良好な特性を示した。
【００２４】次に、本発明の第２の実施例を図７に示
す。本実施例では、絶縁基板１上に順次ゲート電極２、
ゲート絶縁膜３、第１層目のａ−Ｓｉ膜及びレ−ザアニ
−ルによりｐ−Ｓｉ層を形成する工程までは、第１の実
施例の薄膜半導体装置の形成方法と同じである。その
後、ｐ−Ｓｉ層上にＳｉＮからなる絶縁膜２２を堆積
し、ホトエッチング加工して、ｐ−Ｓｉ層の中央部をマ
スクする。次に、イオン注入法などのド−ピング法によ
りリンをド−ピングして絶縁膜２２でマスクされていな
いｐ−Ｓｉ層４にｎ＋の半導体層６を形成する。
す。本実施例では、絶縁基板１上に順次ゲート電極２、
ゲート絶縁膜３、第１層目のａ−Ｓｉ膜及びレ−ザアニ
−ルによりｐ−Ｓｉ層を形成する工程までは、第１の実
施例の薄膜半導体装置の形成方法と同じである。その
後、ｐ−Ｓｉ層上にＳｉＮからなる絶縁膜２２を堆積
し、ホトエッチング加工して、ｐ−Ｓｉ層の中央部をマ
スクする。次に、イオン注入法などのド−ピング法によ
りリンをド−ピングして絶縁膜２２でマスクされていな
いｐ−Ｓｉ層４にｎ＋の半導体層６を形成する。
【００２５】その後、画素電極８である透明のＩＴＯを
スパッタ法で堆積し、ホトエッチング工程によりパタ−
ニングする。この画素電極８は周辺回路部分のＮ型のＴ
ＦＴ及び画素部のＴＦＴに対してのみ、ｎ＋の半導体層
６と接触するように形成し、それぞれ周辺回路部分のＮ
型のＴＦＴにはマスクとして、また画素部のＴＦＴには
画素電極として形成する。次に、イオン注入法などのド
−ピング法によりボロンをド−ピングして、ｐ−Ｓｉ層
４にｐ＋の半導体層７を形成する。この際、注入するボ
ロンの不純物濃度をリンの不純物濃度より一桁多く設定
すると、Ｎ型ＴＦＴとなるＳｉ島に対しては、絶縁膜２
２、画素電極８をマスクとしているのでｐ＋層が形成さ
れない。一方、Ｐ型ＴＦＴとなるｐ−Ｓｉ島に対して
は、画素電極のマスクが形成されていないので、ｎ＋層
がｐ＋層に変換される。次にスパッタ法によりソース／
ドレイン配線電極９となるＣｒを堆積し、ホトエッチン
グ工程によりパタ−ンニングし、ＴＦＴ動作が可能とな
る。その後、パッシベション膜を形成すると、逆スタガ
構造のＴＦＴが完成する。
スパッタ法で堆積し、ホトエッチング工程によりパタ−
ニングする。この画素電極８は周辺回路部分のＮ型のＴ
ＦＴ及び画素部のＴＦＴに対してのみ、ｎ＋の半導体層
６と接触するように形成し、それぞれ周辺回路部分のＮ
型のＴＦＴにはマスクとして、また画素部のＴＦＴには
画素電極として形成する。次に、イオン注入法などのド
−ピング法によりボロンをド−ピングして、ｐ−Ｓｉ層
４にｐ＋の半導体層７を形成する。この際、注入するボ
ロンの不純物濃度をリンの不純物濃度より一桁多く設定
すると、Ｎ型ＴＦＴとなるＳｉ島に対しては、絶縁膜２
２、画素電極８をマスクとしているのでｐ＋層が形成さ
れない。一方、Ｐ型ＴＦＴとなるｐ−Ｓｉ島に対して
は、画素電極のマスクが形成されていないので、ｎ＋層
がｐ＋層に変換される。次にスパッタ法によりソース／
ドレイン配線電極９となるＣｒを堆積し、ホトエッチン
グ工程によりパタ−ンニングし、ＴＦＴ動作が可能とな
る。その後、パッシベション膜を形成すると、逆スタガ
構造のＴＦＴが完成する。
【００２６】本実施例では、絶縁膜２２のホトエッチン
グ工程用マスクが一枚増加するが、第１の実施例におけ
るＴＦＴにくらべて、Ｓｉ層の膜厚を１／１０程度と薄
くでき、光照射時のリ−ク電流の増加を低減できる。
グ工程用マスクが一枚増加するが、第１の実施例におけ
るＴＦＴにくらべて、Ｓｉ層の膜厚を１／１０程度と薄
くでき、光照射時のリ−ク電流の増加を低減できる。
【００２７】
【発明の効果】本発明によれば、同一基板上に画素部の
Ｎ型薄膜トランジスタと、その画素部のＮ型薄膜トラン
ジスタを駆動する相補形駆動回路を構成するＮ型薄膜ト
ランジスタ及びＰ型薄膜トランジスタとを有する薄膜半
導体装置に製造方法おいて、Ｐ型の不純物をドーピング
して相補形駆動回路のＰ型薄膜トランジスタのＰ型半導
体層を形成するにあたり、その前に相補形駆動回路のＮ
型薄膜トランジスタのＮ型半導体層を、画素部のＮ型薄
膜トランジスタの画素電極を形成すると同時にその電極
材料でマスクするので、わざわざ相補形駆動回路のＮ型
薄膜トランジスタのＮ型半導体層をマスクするためのホ
トレジスト工程を増加させることなく、高速動作、低消
費電力である相補形駆動回路を製造することができる効
果がある。最終的には、周辺駆動回路を液晶表示基板や
画像処理装置に内蔵できる効果がある。
Ｎ型薄膜トランジスタと、その画素部のＮ型薄膜トラン
ジスタを駆動する相補形駆動回路を構成するＮ型薄膜ト
ランジスタ及びＰ型薄膜トランジスタとを有する薄膜半
導体装置に製造方法おいて、Ｐ型の不純物をドーピング
して相補形駆動回路のＰ型薄膜トランジスタのＰ型半導
体層を形成するにあたり、その前に相補形駆動回路のＮ
型薄膜トランジスタのＮ型半導体層を、画素部のＮ型薄
膜トランジスタの画素電極を形成すると同時にその電極
材料でマスクするので、わざわざ相補形駆動回路のＮ型
薄膜トランジスタのＮ型半導体層をマスクするためのホ
トレジスト工程を増加させることなく、高速動作、低消
費電力である相補形駆動回路を製造することができる効
果がある。最終的には、周辺駆動回路を液晶表示基板や
画像処理装置に内蔵できる効果がある。
【図１】本発明の第１の実施例の逆スタガ構造ＴＦＴの
断面図である。
断面図である。
【図２】逆スタガ構造ＴＦＴの製造過程でのＴＦＴの断
面図（その１）である。
面図（その１）である。
【図３】逆スタガ構造ＴＦＴの製造過程でのＴＦＴの断
面図（その２）である。
面図（その２）である。
【図４】逆スタガ構造ＴＦＴの製造過程でのＴＦＴの断
面図（その３）である。
面図（その３）である。
【図５】ＴＦＴ液晶パネルの全体構成図である。
【図６】ＴＦＴ液晶パネルにおける走査回路の等価回路
図である。
図である。
【図７】本発明の第２の実施例を示すＴＦＴの断面図で
ある。
ある。
１ 絶縁性基板 ２ ゲ−ト電極 ３ ゲ−ト絶縁膜 ４ 多結晶シリコン ５ アモルファスシリコン ６ ｎ＋半導体層 ７ ｐ＋半導体層 ８ 画素電極（ＩＴＯ） ９ ソース／ドレイン配線電極 １０ 保護膜 ２２ 絶縁膜 ５０ ＴＦＴ液晶表示部 ５１ 走査回路 ５２ スイッチマトリックス回路 ５３ 信号側回路 ６０ａ スイッチ（Ｎ型ＴＦＴ） ６１〜６３ スイッチ（Ｎ型ＴＦＴ） ８０ スイッチ（Ｎ型ＴＦＴ） ８１ スイッチ（Ｐ型ＴＦＴ）
Claims (5)
- 【請求項１】 基板上に順次形成された第１のゲート電
極、ゲート絶縁膜、第１のＮ型半導体層、画素電極、第
１のソース／ドレイン電極及び保護膜から構成された画
素部のＮ型薄膜トランジスタと；前記基板上に順次形成
された第２のゲート電極、ゲート絶縁膜、第２のＮ型半
導体層、第２のソース／ドレイン電極及び保護膜から構
成され、前記画素部のＮ型薄膜トランジスタを駆動する
相補形駆動回路の一方なるＮ型薄膜トランジスタと；前
記基板上に順次形成された第３のゲート電極、ゲート絶
縁膜、Ｐ型半導体層、第３のソース／ドレイン電極及び
保護膜から構成され、前記相補形駆動回路の他方なるＰ
型薄膜トランジスタと；を有する薄膜半導体装置におい
て、前記第２のソース／ドレイン電極が前記画素電極用
材料で形成する薄膜を下層として含むことを特徴とする
薄膜半導体装置。 - 【請求項２】 前記第１のＮ型半導体層はアモルファス
シリコンで形成され、画素電極との接触領域がＮ型の導
電体となり、前記第２のＮ型半導体層はゲート絶縁膜と
接する側から順に多結晶シリコン、アモルファスシリコ
ンで形成され、画素電極と同時に形成する前記下層との
接触領域がＮ型の導電体となり、また前記Ｐ型半導体層
はゲート絶縁膜と接する側から順に多結晶シリコン層、
アモルファスシリコン層で形成され、第３のソース／ド
レイン電極との接触領域がＰ型の導電体となっているこ
とを特徴とする請求項１記載の薄膜半導体装置。 - 【請求項３】 基板上に順次形成された第１のゲート電
極、ゲート絶縁膜、第１のＮ型半導体層、画素電極、第
１のソース／ドレイン電極及び保護膜から構成された画
素部のＮ型薄膜トランジスタと；前記基板上に順次形成
された第２のゲート電極、ゲート絶縁膜、第２のＮ型半
導体層、第２のソース／ドレイン電極及び保護膜から構
成され、前記画素部のＮ型薄膜トランジスタを駆動する
相補形駆動回路の一方なるＮ型薄膜トランジスタと；前
記基板上に順次形成された第３のゲート電極、ゲート絶
縁膜、Ｐ型半導体層、第３のソース／ドレイン電極及び
保護膜から構成され、前記相補形駆動回路の他方なるＰ
型薄膜トランジスタと；を有する薄膜半導体装置の製造
方法において、基板上に第１ないし第３のゲート電極を
形成し、ゲート絶縁膜を堆積し、アモルファスシリコン
膜を堆積し、前記第２及び第３のゲート電極の上に当た
る部分のアモルファスシリコン膜を多結晶化し、さらに
アモルファスシリコン膜を堆積し、Ｎ型の不純物をドー
ピングした後、前記第１ないし第３のゲート電極の上に
当たるシリコン膜部分をそれぞれ第１ないし第３の島と
してホトエッチングにより島ぎりし、かくして第１の島
を第１のＮ型半導体層として、また第２の島を第２のＮ
型半導体層として形成し、次いで第１及び第２の島のみ
を覆うように画素電極の膜を堆積し、その後、Ｐ型の不
純物を前記Ｎ型の不純物より濃度を高めてドーピングす
ることにより第３の島をＰ型半導体層として形成し、そ
の後第１ないし第３のソース／ドレイン電極と保護膜と
を順次形成することを特徴とする薄膜半導体装置の製造
方法。 - 【請求項４】 前記画素電極用材料して透明性のインジ
ウム錫酸化物を用いることを特徴とする請求項３記載の
薄膜半導体装置の製造方法。 - 【請求項５】 請求項１記載の薄膜半導体装置を備えた
ことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18946792A JPH0637313A (ja) | 1992-07-16 | 1992-07-16 | 薄膜半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18946792A JPH0637313A (ja) | 1992-07-16 | 1992-07-16 | 薄膜半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637313A true JPH0637313A (ja) | 1994-02-10 |
Family
ID=16241763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18946792A Pending JPH0637313A (ja) | 1992-07-16 | 1992-07-16 | 薄膜半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637313A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107293A (ja) * | 1996-10-02 | 1998-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法および電子装置 |
| JP2002139745A (ja) * | 2001-07-27 | 2002-05-17 | Hitachi Ltd | 液晶表示装置 |
| KR100446384B1 (ko) * | 2001-05-31 | 2004-09-01 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 어레이의 제조방법 |
| EP1953813A2 (en) | 2007-01-30 | 2008-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR100956938B1 (ko) * | 2003-06-27 | 2010-05-11 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| US7888681B2 (en) | 2007-08-17 | 2011-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8043901B2 (en) | 2007-08-17 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| US8184225B2 (en) | 2005-09-05 | 2012-05-22 | Sharp Kabushiki Kaisha | Semiconductor device, production method thereof, and display device |
| US9720277B2 (en) | 2010-08-06 | 2017-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device having optical sensor |
-
1992
- 1992-07-16 JP JP18946792A patent/JPH0637313A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107293A (ja) * | 1996-10-02 | 1998-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法および電子装置 |
| KR100446384B1 (ko) * | 2001-05-31 | 2004-09-01 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 어레이의 제조방법 |
| JP2002139745A (ja) * | 2001-07-27 | 2002-05-17 | Hitachi Ltd | 液晶表示装置 |
| KR100956938B1 (ko) * | 2003-06-27 | 2010-05-11 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| US8184225B2 (en) | 2005-09-05 | 2012-05-22 | Sharp Kabushiki Kaisha | Semiconductor device, production method thereof, and display device |
| EP1953813A2 (en) | 2007-01-30 | 2008-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7777224B2 (en) | 2007-01-30 | 2010-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8273614B2 (en) | 2007-01-30 | 2012-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7888681B2 (en) | 2007-08-17 | 2011-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8043901B2 (en) | 2007-08-17 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| US9720277B2 (en) | 2010-08-06 | 2017-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device having optical sensor |
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