JP2000286705A - 一定の微分非線形性を備えるアナログ−デジタル変換装置 - Google Patents
一定の微分非線形性を備えるアナログ−デジタル変換装置Info
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Abstract
(57)【要約】
【課題】一定の微分非線形性を持つ変換装置を提供する
ことを目的とする。 【解決手段】本発明は、アナログ入力信号Vinをデジタ
ル出力信号OUTに変換する変換装置であり、出力信号の
値と入力信号の値との間の比に等しい利得を持ち、 ・基準電圧を生成することを目的とするはしご形抵抗回
路LADと、 ・前記入力信号Vinを前記基準電圧と比較することを目
的とする複数の増幅器Aとを有する変換装置に関する。
本発明によると、変換装置は、前記増幅器の利得と該変
換装置の利得を互いに比例させるための調整手段を含
む。本発明は、変換装置の微分非線形性を一定なままに
することを確実にでき、斯くして、利得が変動する場合
に動作が変化しないことを確実にできる。
ことを目的とする。 【解決手段】本発明は、アナログ入力信号Vinをデジタ
ル出力信号OUTに変換する変換装置であり、出力信号の
値と入力信号の値との間の比に等しい利得を持ち、 ・基準電圧を生成することを目的とするはしご形抵抗回
路LADと、 ・前記入力信号Vinを前記基準電圧と比較することを目
的とする複数の増幅器Aとを有する変換装置に関する。
本発明によると、変換装置は、前記増幅器の利得と該変
換装置の利得を互いに比例させるための調整手段を含
む。本発明は、変換装置の微分非線形性を一定なままに
することを確実にでき、斯くして、利得が変動する場合
に動作が変化しないことを確実にできる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ入力信号
をデジタル出力信号に変換する変換装置であり、該出力
信号の値と該入力信号の値との間の比に等しくなるよう
に規定される利得を持ち、基準電圧を生成する、２つの
供給端子の間に直列に配列されるはしご形抵抗回路と、
各々が前記アナログ入力信号と前記基準電圧の１つとの
間の差の増幅によりもたらされる出力信号を送り出す複
数の増幅器と、前記増幅器の前記出力信号の各々の零交
叉（zero-crossing）を知らせる検出段と、前記零交叉
に依存する値を持つ出力信号を送り出すバイナリエンコ
ーダと、を有する変換装置に関する。
をデジタル出力信号に変換する変換装置であり、該出力
信号の値と該入力信号の値との間の比に等しくなるよう
に規定される利得を持ち、基準電圧を生成する、２つの
供給端子の間に直列に配列されるはしご形抵抗回路と、
各々が前記アナログ入力信号と前記基準電圧の１つとの
間の差の増幅によりもたらされる出力信号を送り出す複
数の増幅器と、前記増幅器の前記出力信号の各々の零交
叉（zero-crossing）を知らせる検出段と、前記零交叉
に依存する値を持つ出力信号を送り出すバイナリエンコ
ーダと、を有する変換装置に関する。
【０００２】
【従来の技術】斯様な装置は、IEEE Journal of Solid-
State Circuits,vol.SC-22,no.6,December 1987におい
て公開されたMessrs.van de Grift、Rutten及びvan de
Veenによる文献「An 8-bit Video ADC Incorporating F
olding and Interpolation Techniques」により既知で
ある。これらの変換装置は、アナログ入力信号の値の関
数としてデジタル出力信号の値の漸進的変化（evolutio
n）を示す伝達特性を持ち、該伝達特性は階段の形を取
る。理想的な変換装置において、前記階段の各段は、基
準電圧の１つの値に一致する横座表を持つ中心点を持
ち、各中心点は同一直線により全ての他の中心点と接続
される位置にある。斯くして、理想的な変換装置の伝達
特性は線形であることが確認される。実際の変換装置に
おいては、この線形性に対してずれが発生するかもしれ
ない。既知の変換装置の動作をモデル化し、前記ずれを
特徴付けるために、デジタル出力信号の最下位ビットに
より表わされ、一貫性に対するずれに等しいものとして
規定される“微分非線形性(differential non-linearit
y)”と呼ばれるパラメータがよく使用される。該パラメ
ータは、アナログ入力電圧が２つの連続する基準電圧の
値をとるであろう２つの連続する変換の結果の間の差に
より示される。
State Circuits,vol.SC-22,no.6,December 1987におい
て公開されたMessrs.van de Grift、Rutten及びvan de
Veenによる文献「An 8-bit Video ADC Incorporating F
olding and Interpolation Techniques」により既知で
ある。これらの変換装置は、アナログ入力信号の値の関
数としてデジタル出力信号の値の漸進的変化（evolutio
n）を示す伝達特性を持ち、該伝達特性は階段の形を取
る。理想的な変換装置において、前記階段の各段は、基
準電圧の１つの値に一致する横座表を持つ中心点を持
ち、各中心点は同一直線により全ての他の中心点と接続
される位置にある。斯くして、理想的な変換装置の伝達
特性は線形であることが確認される。実際の変換装置に
おいては、この線形性に対してずれが発生するかもしれ
ない。既知の変換装置の動作をモデル化し、前記ずれを
特徴付けるために、デジタル出力信号の最下位ビットに
より表わされ、一貫性に対するずれに等しいものとして
規定される“微分非線形性(differential non-linearit
y)”と呼ばれるパラメータがよく使用される。該パラメ
ータは、アナログ入力電圧が２つの連続する基準電圧の
値をとるであろう２つの連続する変換の結果の間の差に
より示される。
【０００３】斯くして理想的な変換装置は、該変換装置
の伝達特性のどの地点においても零に等しい微分非線形
性を持つ。実際の変換装置において、伝達特性がある地
点において零ではない微分非線形性を示す場合、前記特
性は、変換誤りを表わすミスコード（missing code）を
示すだろう。
の伝達特性のどの地点においても零に等しい微分非線形
性を持つ。実際の変換装置において、伝達特性がある地
点において零ではない微分非線形性を示す場合、前記特
性は、変換誤りを表わすミスコード（missing code）を
示すだろう。
【０００４】上述の変換装置の利得は、変換装置の出力
信号の最大値とはしご形抵抗回路の端子上の電圧の値と
の比の形で表わされても良い。この利得は、変換装置の
動作条件に依存して変化させられるかもしれない。実際
には、デジタル出力信号の最大値をアナログ入力信号の
とり得る最大値と一致させ、出力信号のとり得る値の範
囲を完全に使用するようにし、変換装置により実行され
る変換の最適な分解能を導くことが常法である。
信号の最大値とはしご形抵抗回路の端子上の電圧の値と
の比の形で表わされても良い。この利得は、変換装置の
動作条件に依存して変化させられるかもしれない。実際
には、デジタル出力信号の最大値をアナログ入力信号の
とり得る最大値と一致させ、出力信号のとり得る値の範
囲を完全に使用するようにし、変換装置により実行され
る変換の最適な分解能を導くことが常法である。
【０００５】微分非線形性は変換装置の利得に依存する
ことが見出されている。このことは、このパラメータが
変換装置の動作条件の関数として変化せざるを得ないこ
とを意味し、変換装置の動作が予測不可能であることを
意味する。斯様な不確定性は容認できない。
ことが見出されている。このことは、このパラメータが
変換装置の動作条件の関数として変化せざるを得ないこ
とを意味し、変換装置の動作が予測不可能であることを
意味する。斯様な不確定性は容認できない。
【０００６】本発明の目的は、一定の微分非線形性を持
つ変換装置を提供することにより、この不利な点を取り
除くことにある。
つ変換装置を提供することにより、この不利な点を取り
除くことにある。
【０００７】
【発明が解決しようとする課題】出願人によりなされた
研究は、DNLと表記される微分非線形性が、DNL=VDET.GA
DC/GAの形で表されても良いと証明することをまさに可
能とした。ここで、VDETは検出段により投入されるオフ
セット電圧であり、GADCは変換装置の利得であり、GAは
増幅器の利得である。
研究は、DNLと表記される微分非線形性が、DNL=VDET.GA
DC/GAの形で表されても良いと証明することをまさに可
能とした。ここで、VDETは検出段により投入されるオフ
セット電圧であり、GADCは変換装置の利得であり、GAは
増幅器の利得である。
【０００８】本発明は、前記増幅器の利得と前記変換装
置の利得とを互いに比例させるための調整手段を含むこ
とを特徴とする冒頭の段落で規定されているような変換
装置を提案する。
置の利得とを互いに比例させるための調整手段を含むこ
とを特徴とする冒頭の段落で規定されているような変換
装置を提案する。
【０００９】斯かる変換装置においては、微分非線形性
が前記検出段により投入されるオフセット電圧VDETに比
例する。このオフセット電圧は固定されており、前記検
出段の構成固有のものであるので、当該変換装置の動作
条件がどうであれ、微分非線形性は一定であり、該変換
装置の動作は予測可能である。更に、前記検出段の設計
を最適化することにより、このオフセット電圧の値を最
小化することが可能である。本発明による変換装置にお
いて、この最小化は、微分非線形性の値に反映され、変
換誤りが発生する危険性を最低まで低減する。
が前記検出段により投入されるオフセット電圧VDETに比
例する。このオフセット電圧は固定されており、前記検
出段の構成固有のものであるので、当該変換装置の動作
条件がどうであれ、微分非線形性は一定であり、該変換
装置の動作は予測可能である。更に、前記検出段の設計
を最適化することにより、このオフセット電圧の値を最
小化することが可能である。本発明による変換装置にお
いて、この最小化は、微分非線形性の値に反映され、変
換誤りが発生する危険性を最低まで低減する。
【００１０】本発明の具体的な実施例において、上述の
ような変換装置は前記調整手段が、前記はしご形抵抗回
路に直列に配列され、制御信号の値に比例する値を持つ
電流を生成する第１電流源を有し、各増幅器が前記制御
信号を受信する調整入力を持ち、各増幅器の利得が該増
幅器の調整入力において受信される前記信号の値に比例
することを特徴とする。
ような変換装置は前記調整手段が、前記はしご形抵抗回
路に直列に配列され、制御信号の値に比例する値を持つ
電流を生成する第１電流源を有し、各増幅器が前記制御
信号を受信する調整入力を持ち、各増幅器の利得が該増
幅器の調整入力において受信される前記信号の値に比例
することを特徴とする。
【００１１】この実施例は、当該変換装置と前記増幅器
の利得が互いに比例したままであるように、該変換装置
の利得を容易に変更すると同時に該増幅器の利得を調整
することを可能にするという点で有利である。前記増幅
器は、例えばギルバート・セルの形でというように様々
な形で実現されても良く、各々が前記入力信号と前記基
準電圧の1つとの間の差に前記制御信号を乗じることを
目的とする。
の利得が互いに比例したままであるように、該変換装置
の利得を容易に変更すると同時に該増幅器の利得を調整
することを可能にするという点で有利である。前記増幅
器は、例えばギルバート・セルの形でというように様々
な形で実現されても良く、各々が前記入力信号と前記基
準電圧の1つとの間の差に前記制御信号を乗じることを
目的とする。
【００１２】簡単さにおいてとりわけ有利である実施例
は、前記増幅器は差動対により形成され、これら全ての
差動対は互いに同一の電流源によりバイアスをかけら
れ、これら電流源の各々は前記制御信号の値に比例する
値を持つ電流を供給することを特徴とする上述の変換装
置を与える。
は、前記増幅器は差動対により形成され、これら全ての
差動対は互いに同一の電流源によりバイアスをかけら
れ、これら電流源の各々は前記制御信号の値に比例する
値を持つ電流を供給することを特徴とする上述の変換装
置を与える。
【００１３】この実施例において、前記制御信号は同種
の素子、この場合前記電流源に影響を及ぼす。斯くし
て、前記制御信号は特定の変換を受けずに前記増幅器内
で用いられても良い。これと対照的に、増幅器を構築す
るため、又はより一般的には電圧倍率器を使用するため
にギルバート・セルを使用することは、前記制御信号の
アナログ電圧への変換を必要とするだろう。
の素子、この場合前記電流源に影響を及ぼす。斯くし
て、前記制御信号は特定の変換を受けずに前記増幅器内
で用いられても良い。これと対照的に、増幅器を構築す
るため、又はより一般的には電圧倍率器を使用するため
にギルバート・セルを使用することは、前記制御信号の
アナログ電圧への変換を必要とするだろう。
【００１４】本発明の好ましい実施例においては、上述
の変換装置は、前記調整手段は更に、前記入力信号が校
正値と呼ばれる値をとる場合前記出力信号の値と所定の
値との間の比較を実行し、前記比較の結果に依存する値
を持つ前記制御信号を作成する比較器を含むことを特徴
とする。
の変換装置は、前記調整手段は更に、前記入力信号が校
正値と呼ばれる値をとる場合前記出力信号の値と所定の
値との間の比較を実行し、前記比較の結果に依存する値
を持つ前記制御信号を作成する比較器を含むことを特徴
とする。
【００１５】前記調整手段のこの構成は、容易に前記デ
ジタル出力信号の最大値を前記校正信号により表わされ
る前記アナログ入力信号の最大値に合わせることを可能
にし、斯くして、本発明により予測可能なままである動
作を持つ当該変換装置により実行される変換に対し最適
な分解能を得ることを可能にする。
ジタル出力信号の最大値を前記校正信号により表わされ
る前記アナログ入力信号の最大値に合わせることを可能
にし、斯くして、本発明により予測可能なままである動
作を持つ当該変換装置により実行される変換に対し最適
な分解能を得ることを可能にする。
【００１６】本発明のこれらの及び他の特徴を、下記の
実施例を参照して明らかに説明する。なお、本発明は下
記の例に限定されるものではない。
実施例を参照して明らかに説明する。なお、本発明は下
記の例に限定されるものではない。
【発明の実施の形態】図１は、本発明の好ましい実施例
による変換装置を概略的に表わしており、該変換装置は
アナログ入力信号VinをNビットにコード化されるデジタ
ル出力信号OUTに変換することを目的とする。この装置
は、２つの電源端子VtopとVbotとの間に直列に配列され
るｋ個の抵抗（R1,…,Rk）からなるはしご形回路LADを
有し、前記電源端子は、該抵抗（R1,…,Rk）の端子によ
り形成される中間節点（N1,…,Nk）からタップされる基
準電圧（V1,…,Vk）を生成する。本発明のこの実施例に
おいて、変換装置はアナログ入力信号Vinの前処理段（p
reprocessing step）PREPを有し、該前処理段は、各々
がアナログ入力信号Vinと基準電圧（V1,…,Vk）の１つ
との間の差の増幅からもたらされる出力信号を生成する
ことを目的とする複数の増幅器Aと、複数のメモリ・フ
リップフロップDETを有し、増幅器Aの各出力信号の零交
叉地点を見つけることを目的とする検出段と、を含む。
更に、ここに記載されている前処理段PREPは、増幅器A
と検出段DETとの間に挿入され、当業者にとって周知で
あり且つとりわけ上記で参照された文献に記載されてい
る技術により増幅器Aの出力信号を結合することを目的
とするフォールディング段（folding stage）FOLDを含
む。最後に当該変換装置は、前記検出段により検出さ
れ、メモリ・フリップフロップDETの内容情報により識
別される増幅器Aの出力信号の零交叉に依存する値を持
つ出力信号OUTを作成することを目的とするバイナリエ
ンコーダENCを有する。
による変換装置を概略的に表わしており、該変換装置は
アナログ入力信号VinをNビットにコード化されるデジタ
ル出力信号OUTに変換することを目的とする。この装置
は、２つの電源端子VtopとVbotとの間に直列に配列され
るｋ個の抵抗（R1,…,Rk）からなるはしご形回路LADを
有し、前記電源端子は、該抵抗（R1,…,Rk）の端子によ
り形成される中間節点（N1,…,Nk）からタップされる基
準電圧（V1,…,Vk）を生成する。本発明のこの実施例に
おいて、変換装置はアナログ入力信号Vinの前処理段（p
reprocessing step）PREPを有し、該前処理段は、各々
がアナログ入力信号Vinと基準電圧（V1,…,Vk）の１つ
との間の差の増幅からもたらされる出力信号を生成する
ことを目的とする複数の増幅器Aと、複数のメモリ・フ
リップフロップDETを有し、増幅器Aの各出力信号の零交
叉地点を見つけることを目的とする検出段と、を含む。
更に、ここに記載されている前処理段PREPは、増幅器A
と検出段DETとの間に挿入され、当業者にとって周知で
あり且つとりわけ上記で参照された文献に記載されてい
る技術により増幅器Aの出力信号を結合することを目的
とするフォールディング段（folding stage）FOLDを含
む。最後に当該変換装置は、前記検出段により検出さ
れ、メモリ・フリップフロップDETの内容情報により識
別される増幅器Aの出力信号の零交叉に依存する値を持
つ出力信号OUTを作成することを目的とするバイナリエ
ンコーダENCを有する。
【００１７】当該変換装置は、互いに比例した、GAと呼
ばれる増幅器Aの利得とGADCと呼ばれる該変換装置の利
得を作る調整手段を含む。これら調整手段は、はしご形
抵抗回路（R1,…,Rk）に直列に配列され、制御信号GCに
比例する値を持つ電流Ibiasを供給することを目的とす
る第１電流源I1を有する。各増幅器Aは、制御信号GCを
受信することを目的とする調整入力を持ち、更に各増幅
器Aの利得は、前記調整入力において受信される信号の
値に比例する。本発明のこの好ましい実施例において
は、更に前記調整手段が、入力信号が校正値をとる場合
に出力信号OUTの値と所定の値CODEとの間の比較を行
い、且つこの比較の結果に依存する値を持つ制御信号GC
を送り出すことを目的とする比較器DECを含む。
ばれる増幅器Aの利得とGADCと呼ばれる該変換装置の利
得を作る調整手段を含む。これら調整手段は、はしご形
抵抗回路（R1,…,Rk）に直列に配列され、制御信号GCに
比例する値を持つ電流Ibiasを供給することを目的とす
る第１電流源I1を有する。各増幅器Aは、制御信号GCを
受信することを目的とする調整入力を持ち、更に各増幅
器Aの利得は、前記調整入力において受信される信号の
値に比例する。本発明のこの好ましい実施例において
は、更に前記調整手段が、入力信号が校正値をとる場合
に出力信号OUTの値と所定の値CODEとの間の比較を行
い、且つこの比較の結果に依存する値を持つ制御信号GC
を送り出すことを目的とする比較器DECを含む。
【００１８】前記調整手段のこの構造は、微分非線形性
を一定に保ちながらも当該変換装置の利得GADCの値を容
易に調整することを可能にする。出力信号OUTのとり得
る値の全範囲を使用するため、前記所定の値CODEに対し
て前記デジタル出力信号の最大値を及び前記校正値に対
してアナログ入力信号Vinがとり得る最大値を選択する
ことが好ましいであろう。斯かる選択は、当該装置によ
って実行される変換にとって最適な分解能を得ることを
可能にする。本発明のこの好ましい実施例において、当
該変換装置の利得GADCの調整は、校正段階の間、信号CA
Lが、アクティブになり、マルチプレクサMXがアナログ
入力信号Vinの代わりに前記校正値に等しい一定値を持
つ校正信号Vcalを用いるように指示する、というように
実行される。各増幅器Aは、この校正信号Vcalとはしご
形抵抗回路LADの節点（N1,…,Nk）において生成される
基準電圧（V1,…,Vk）の１つとの間の差を増幅する。増
幅器Aの出力信号の零交叉が、前記検出段により検出さ
れる。斯くして、前処理構成要素PREPは基準電圧（V1,
…,Vk）のそれぞれと校正信号Vcalの比較であるかのよ
うに実行する。この比較の結果は、当該変換装置のNビ
ットにコード化される出力信号OUTを送り出すバイナリ
エンコーダENCによりコード化される。校正段階の間、
前記信号CALは、デマルチプレクサDMXが校正信号Vcalの
変換の結果を比較器DECに転送するように指示し、該比
較器は、前記結果をデジタルレジスタ内に予め保存され
ている所定の値CODEと比較する。例えば、前記変換の結
果が所定の値CODEより低い場合、このことは、アナログ
入力信号Vinのとり得る最大値が前記基準電圧の最大、
この場合においてはVkより低く、最大コードが用いられ
ない、即ち、前記変換の分解能が改善され得ることを意
味する。更に、比較器DECは、第１電流源I1により供給
される電流Ibiasの低減を指示するような値を持つ信号G
Cを送り出し、電流Ibiasの低減は、オームの法則の適用
により基準電圧（V1,…,Vk）の値の減少に帰するであろ
う。この減少は、校正信号Vcalの変換の結果が所定の値
CODEに等しくなるまで続き、この両者が等しいというこ
とは、前記校正値が、ここに記載された例においては、
前記基準電圧の最大値Vkに等しいと言うことと同等であ
り、このことが変換にとって最適な分解能を得ることを
可能にする。
を一定に保ちながらも当該変換装置の利得GADCの値を容
易に調整することを可能にする。出力信号OUTのとり得
る値の全範囲を使用するため、前記所定の値CODEに対し
て前記デジタル出力信号の最大値を及び前記校正値に対
してアナログ入力信号Vinがとり得る最大値を選択する
ことが好ましいであろう。斯かる選択は、当該装置によ
って実行される変換にとって最適な分解能を得ることを
可能にする。本発明のこの好ましい実施例において、当
該変換装置の利得GADCの調整は、校正段階の間、信号CA
Lが、アクティブになり、マルチプレクサMXがアナログ
入力信号Vinの代わりに前記校正値に等しい一定値を持
つ校正信号Vcalを用いるように指示する、というように
実行される。各増幅器Aは、この校正信号Vcalとはしご
形抵抗回路LADの節点（N1,…,Nk）において生成される
基準電圧（V1,…,Vk）の１つとの間の差を増幅する。増
幅器Aの出力信号の零交叉が、前記検出段により検出さ
れる。斯くして、前処理構成要素PREPは基準電圧（V1,
…,Vk）のそれぞれと校正信号Vcalの比較であるかのよ
うに実行する。この比較の結果は、当該変換装置のNビ
ットにコード化される出力信号OUTを送り出すバイナリ
エンコーダENCによりコード化される。校正段階の間、
前記信号CALは、デマルチプレクサDMXが校正信号Vcalの
変換の結果を比較器DECに転送するように指示し、該比
較器は、前記結果をデジタルレジスタ内に予め保存され
ている所定の値CODEと比較する。例えば、前記変換の結
果が所定の値CODEより低い場合、このことは、アナログ
入力信号Vinのとり得る最大値が前記基準電圧の最大、
この場合においてはVkより低く、最大コードが用いられ
ない、即ち、前記変換の分解能が改善され得ることを意
味する。更に、比較器DECは、第１電流源I1により供給
される電流Ibiasの低減を指示するような値を持つ信号G
Cを送り出し、電流Ibiasの低減は、オームの法則の適用
により基準電圧（V1,…,Vk）の値の減少に帰するであろ
う。この減少は、校正信号Vcalの変換の結果が所定の値
CODEに等しくなるまで続き、この両者が等しいというこ
とは、前記校正値が、ここに記載された例においては、
前記基準電圧の最大値Vkに等しいと言うことと同等であ
り、このことが変換にとって最適な分解能を得ることを
可能にする。
【００１９】既知の変換装置の微分非線形性は当該装置
の利得GADCに依存し、該利得GADCは、GADC=(2N-1)/(Vto
p-Vbot)の形、又はGADC=(2N-1)/Vkの形でも表わすこと
ができる。斯くして、上述の利得調整は、予測困難であ
るように既知の装置の動作に変更を加える。本発明によ
る変換装置において各増幅器Aが制御信号GCを受信する
ことを目的とする調整入力を持つという事実、及び各増
幅器Aの利得GAが前記調整入力において受信される信号
の値に比例するという事実は、たとえ利得調整が行われ
ようとも当該装置の微分非線形性が一定なままであると
言うこと、及び当該変換装置の動作が予測可能なままで
あると言うことを確実にすることができる。これは、DN
Lと標記される微分非線形性がVDET.GADC/GAに等しいか
らである。ここで、VDETは前記検出段により投入される
オフセット電圧である。
の利得GADCに依存し、該利得GADCは、GADC=(2N-1)/(Vto
p-Vbot)の形、又はGADC=(2N-1)/Vkの形でも表わすこと
ができる。斯くして、上述の利得調整は、予測困難であ
るように既知の装置の動作に変更を加える。本発明によ
る変換装置において各増幅器Aが制御信号GCを受信する
ことを目的とする調整入力を持つという事実、及び各増
幅器Aの利得GAが前記調整入力において受信される信号
の値に比例するという事実は、たとえ利得調整が行われ
ようとも当該装置の微分非線形性が一定なままであると
言うこと、及び当該変換装置の動作が予測可能なままで
あると言うことを確実にすることができる。これは、DN
Lと標記される微分非線形性がVDET.GADC/GAに等しいか
らである。ここで、VDETは前記検出段により投入される
オフセット電圧である。
【００２０】図２は、アナログ入力信号Vinの値の関数
としてデジタル出力信号OUTの値の漸進的変化を示す伝
達特性であり、該特性は階段の形を取る。図を簡略化す
るために、ここでは、信号OUTが３ビット（Ｎ＝３）で
コード化されたものが選択されている。理想的な変換装
置において前記階段の各段は、この例では８個ある基準
電圧Vj（ｊ＝０〜７）のうち１つの値に一致する横座表
を持つ中心点を備えており、電圧V1〜V7は前記はしご形
抵抗回路により生成され、V0は当該変換装置の接地によ
り与えられる。各中心点は、同一直線Dにより全ての他
の中心点に接続され得る。斯くして、理想的な変換装置
の伝達特性は線形であることが確認される。実際の変換
装置においては、この線形性からずれが発生するかもし
れない。斯かるずれは、図２において点線で示されてい
る。前記伝達特性のこの地点において、実際の変換装置
は、零とは異なる微分非線形性DNLを示し、出力信号OUT
における同一の値、この場合においては０１１が入力信
号Vinの２つの異なる値、ここではV3とV4の変換からも
たらされることから、前記特性が変換誤りを示すミスコ
ード、この場合１００を呈する。結果として、微分非線
形性DNLは当該変換装置の動作を表わしている。この動
作が予測可能であるためには、上述のように、当該変換
装置の動作条件がどうであれ、より詳細には、当該変換
装置の利得の値がどうであれ、微分非線形性DNLは一定
なままであるべきである。このことは、図１に記載され
ている本発明による変換装置において確認される。
としてデジタル出力信号OUTの値の漸進的変化を示す伝
達特性であり、該特性は階段の形を取る。図を簡略化す
るために、ここでは、信号OUTが３ビット（Ｎ＝３）で
コード化されたものが選択されている。理想的な変換装
置において前記階段の各段は、この例では８個ある基準
電圧Vj（ｊ＝０〜７）のうち１つの値に一致する横座表
を持つ中心点を備えており、電圧V1〜V7は前記はしご形
抵抗回路により生成され、V0は当該変換装置の接地によ
り与えられる。各中心点は、同一直線Dにより全ての他
の中心点に接続され得る。斯くして、理想的な変換装置
の伝達特性は線形であることが確認される。実際の変換
装置においては、この線形性からずれが発生するかもし
れない。斯かるずれは、図２において点線で示されてい
る。前記伝達特性のこの地点において、実際の変換装置
は、零とは異なる微分非線形性DNLを示し、出力信号OUT
における同一の値、この場合においては０１１が入力信
号Vinの２つの異なる値、ここではV3とV4の変換からも
たらされることから、前記特性が変換誤りを示すミスコ
ード、この場合１００を呈する。結果として、微分非線
形性DNLは当該変換装置の動作を表わしている。この動
作が予測可能であるためには、上述のように、当該変換
装置の動作条件がどうであれ、より詳細には、当該変換
装置の利得の値がどうであれ、微分非線形性DNLは一定
なままであるべきである。このことは、図１に記載され
ている本発明による変換装置において確認される。
【００２１】図３は本発明の具体的な実施例に含まれる
増幅器Aの１つを示している。これら増幅器Aの各々は、
ベースを持つ２つのトランジスタ（T1,T2）により形成
される。これらトランジスタのベースは、各々、アナロ
グ入力信号Vin及び基準電圧Vj（ｊ＝１〜ｋ）の１つを
受けることを目的とする。前記トランジスタは更に、前
記制御信号GCの値に比例した値を持つ電流を供給するこ
とを目的とする電流源I2によりバイアスをかけられる差
動対を形成する。この増幅器Aの出力信号は、非対称信
号を持つことが望ましい場合どちらのトランジスタ（T
1,T2）のコレクタからタップされても良く、差動信号を
持つことが望ましい場合前記トランジスタ（T1,T2）の
コレクタの間にタップされても良い。本発明のこの具体
的な実施例において、前記制御信号GCは同種の素子、こ
の場合第１電流源I1と前記増幅器の電流源I2に影響を及
ぼす。斯くして、制御信号GCは特定の変換を受けずに増
幅器A内で用いられ得る。ギルバート・セルの形式、よ
り一般的には電圧倍率器の形式で増幅器Aを構成するこ
とは適当ではあるが、そのような実施例は、制御信号GC
のアナログ電圧への変換、及び各増幅器Aに対して第１
差動対（T1,T2）の出力信号に制御信号GCのこの変換の
結果を乗じることを目的とする少なくとも２つの追加差
動対を要するためあまり有利ではないだろう。
増幅器Aの１つを示している。これら増幅器Aの各々は、
ベースを持つ２つのトランジスタ（T1,T2）により形成
される。これらトランジスタのベースは、各々、アナロ
グ入力信号Vin及び基準電圧Vj（ｊ＝１〜ｋ）の１つを
受けることを目的とする。前記トランジスタは更に、前
記制御信号GCの値に比例した値を持つ電流を供給するこ
とを目的とする電流源I2によりバイアスをかけられる差
動対を形成する。この増幅器Aの出力信号は、非対称信
号を持つことが望ましい場合どちらのトランジスタ（T
1,T2）のコレクタからタップされても良く、差動信号を
持つことが望ましい場合前記トランジスタ（T1,T2）の
コレクタの間にタップされても良い。本発明のこの具体
的な実施例において、前記制御信号GCは同種の素子、こ
の場合第１電流源I1と前記増幅器の電流源I2に影響を及
ぼす。斯くして、制御信号GCは特定の変換を受けずに増
幅器A内で用いられ得る。ギルバート・セルの形式、よ
り一般的には電圧倍率器の形式で増幅器Aを構成するこ
とは適当ではあるが、そのような実施例は、制御信号GC
のアナログ電圧への変換、及び各増幅器Aに対して第１
差動対（T1,T2）の出力信号に制御信号GCのこの変換の
結果を乗じることを目的とする少なくとも２つの追加差
動対を要するためあまり有利ではないだろう。
【００２２】図４は、第１電流源Ｉ１の実施例を示して
いる。第1電流源I1は、Ｐビットでコード化されたデジ
タル信号（GC(0),…, GC(P-1)）である制御信号GCのビ
ットの１つによって制御されるスイッチにより各々が導
通状態にされるP個の電流源（I10…I1P-1）を有する。P
個の電流源（I10…I1P-1）は全て同じ定格電流I0を供給
するように構成されても良い。この実施例の変形例にお
いては、これらの電流源により供給される電流にI1i=2.
I0（ｉ＝０〜Ｐ−１）というように重み付け値を割り当
てることを選択できる。このことは、制御信号GCのそれ
ぞれのビットに対して異なる重みを割当てることを可能
にするだろう。図3に記載されている増幅器Aを形成する
差動対にバイアスをかけることを目的とする前記電流源
を実現させる上述の構成に類似した構成の使用は、当該
変換装置の利得GADCと前記増幅器の利得GAとの間の比例
関係を得ることを可能にし、当該変換装置の利得GADCの
変動がどうであれ簡単且つ経済的に一定の微分非線形性
を得ることを可能にする。
いる。第1電流源I1は、Ｐビットでコード化されたデジ
タル信号（GC(0),…, GC(P-1)）である制御信号GCのビ
ットの１つによって制御されるスイッチにより各々が導
通状態にされるP個の電流源（I10…I1P-1）を有する。P
個の電流源（I10…I1P-1）は全て同じ定格電流I0を供給
するように構成されても良い。この実施例の変形例にお
いては、これらの電流源により供給される電流にI1i=2.
I0（ｉ＝０〜Ｐ−１）というように重み付け値を割り当
てることを選択できる。このことは、制御信号GCのそれ
ぞれのビットに対して異なる重みを割当てることを可能
にするだろう。図3に記載されている増幅器Aを形成する
差動対にバイアスをかけることを目的とする前記電流源
を実現させる上述の構成に類似した構成の使用は、当該
変換装置の利得GADCと前記増幅器の利得GAとの間の比例
関係を得ることを可能にし、当該変換装置の利得GADCの
変動がどうであれ簡単且つ経済的に一定の微分非線形性
を得ることを可能にする。
【図面の簡単な説明】
【図１】本発明の好ましい実施例による変換装置を示す
機能図である。
機能図である。
【図２】変換装置の伝達特性を示すグラフである。
【図３】本発明の具体的な実施例による変換装置に含ま
れる増幅器の１つを示す部分的な回路図である。
れる増幅器の１つを示す部分的な回路図である。
【図４】本発明の具体的な実施例による変換装置に含ま
れる電流源を示す回路図である。
れる電流源を示す回路図である。
LAD はしご形抵抗回路 PREP 前処理段 A 増幅器 DET メモリ・フリップフロップ FOLD フォールディング段 ENC バイナリエンコーダ DEC 比較器 MX マルチプレクサ DMX デマルチプレクサ
フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 エルベ ジャン フランセズ マリー フランス国 エフ−14114 ファー スー ル メア リュ ジャン フランセズ 11
Claims (4)
- 【請求項１】 アナログ入力信号をデジタル出力信号に
変換する変換装置であり、該出力信号の値と該入力信号
の値との間の比に等しくなるように規定される利得を持
ち、 基準電圧を生成する、２つの供給端子の間に直列に配列
されるはしご形抵抗回路と、 各々が前記アナログ入力信号と前記基準電圧の１つとの
間の差の増幅によりもたらされる出力信号を送り出す複
数の増幅器と、 前記増幅器の前記出力信号の各々の零交叉を知らせる検
出段と、 前記零交叉に依存する値を持つ出力信号を送り出すバイ
ナリエンコーダと、を有する変換装置であって、 前記増幅器の利得と前記変換装置の利得とを互いに比例
させるための調整手段を含むことを特徴とする変換装
置。 - 【請求項２】 前記調整手段が、前記はしご形抵抗回路
に直列に配列され、制御信号の値に比例する値を持つ電
流を生成する第１電流源を有し、 各増幅器が前記制御信号を受信する調整入力を持ち、各
増幅器の利得が該増幅器の調整入力において受信される
前記信号の値に比例することを特徴とする請求項１に記
載の変換装置。 - 【請求項３】 前記増幅器は差動対により形成され、こ
れら全ての差動対は互いに同一の電流源によりバイアス
をかけられ、これら電流源の各々は前記制御信号の値に
比例する値を持つ電流を供給することを特徴とする請求
項２に記載の変換装置。 - 【請求項４】 前記調整手段は更に、前記入力信号が校
正値をとる場合前記出力信号の値と所定の値との間の比
較を実行し、前記比較の結果に依存する値を持つ前記制
御信号を送り出す比較器を含むことを特徴とする請求項
２に記載の変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9903598 | 1999-03-23 | ||
| FR9903598A FR2791490A1 (fr) | 1999-03-23 | 1999-03-23 | Dispositif de conversion analogique/numerique a non-linearite differentielle constante |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286705A true JP2000286705A (ja) | 2000-10-13 |
Family
ID=9543530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000082950A Withdrawn JP2000286705A (ja) | 1999-03-23 | 2000-03-23 | 一定の微分非線形性を備えるアナログ−デジタル変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6285308B1 (ja) |
| EP (1) | EP1039643A1 (ja) |
| JP (1) | JP2000286705A (ja) |
| KR (1) | KR20010006831A (ja) |
| FR (1) | FR2791490A1 (ja) |
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|---|---|---|---|---|
| DE10004996C2 (de) * | 2000-02-04 | 2002-09-26 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Selbstkalibrierung von Faltungs-Analog/Digitalwandlern |
| US6744393B2 (en) * | 2001-12-21 | 2004-06-01 | Schneider Automation Inc. | Low cost multi-range input circuit for industrial analog input modules |
| US6570522B1 (en) * | 2002-01-11 | 2003-05-27 | International Business Machines Corporation | Differential interpolated analog to digital converter |
| US6831584B2 (en) * | 2002-09-03 | 2004-12-14 | Broadcom Corporation | High-speed low-distortion analog-to digital converter |
| KR100490122B1 (ko) * | 2002-09-26 | 2005-05-17 | 국방과학연구소 | 폴딩－인터폴레이팅 아날로그-디지털 변환기 |
| EP1652306B1 (en) * | 2003-07-30 | 2011-09-14 | ST-Ericsson SA | Cross-coupled folding circuit and analog-to-digital converter provided with such a folding circuit |
| US7504833B1 (en) | 2005-04-01 | 2009-03-17 | Cypress Semiconductor Corporation | Automatically balanced sensing device and method for multiple capacitive sensors |
| KR100799683B1 (ko) | 2005-11-21 | 2008-02-01 | 삼성전자주식회사 | 종속형 폴딩 인터폴레이팅 방식의 아날로그 디지털 변환기 |
| US7212144B1 (en) * | 2006-01-18 | 2007-05-01 | Marvell World Trade Ltd. | Flash ADC |
| JP2010124449A (ja) * | 2008-10-21 | 2010-06-03 | Renesas Electronics Corp | アナログデジタル変換回路 |
| US20120043970A1 (en) * | 2008-11-13 | 2012-02-23 | Cypress Semiconductor Corporation | Automatic Tuning of a Capacitive Sensing Device |
| KR101293057B1 (ko) * | 2012-03-13 | 2013-08-05 | 동국대학교 산학협력단 | 비교기, 아날로그 디지털 컨버터, 램프신호 기울기 보정회로, 이를 포함하는 ｃｍｏｓ 이미지센서 및 이에 따른 램프 신호 기울기 보정방법 |
| KR102195409B1 (ko) * | 2014-05-29 | 2020-12-30 | 삼성전자주식회사 | 램프 신호 보정 장치와 방법 및 이를 포함하는 이미지 센서 |
| CN107508598B (zh) * | 2017-08-08 | 2021-11-30 | 中国科学院半导体研究所 | 折叠插值模数转换器的自校准***及方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE69618924D1 (de) * | 1995-08-31 | 2002-03-14 | Koninkl Philips Electronics Nv | A/d umwandlung mit faltung |
| FR2746987A1 (fr) * | 1996-03-29 | 1997-10-03 | Philips Electronics Nv | Convertisseur analogique/numerique a frequence d'echantillonnage elevee |
| EP0866562A1 (fr) * | 1997-03-18 | 1998-09-23 | Koninklijke Philips Electronics N.V. | Dispositif de conversion analogique/numérique muni d'un agencement de calibration de gain. |
-
1999
- 1999-03-23 FR FR9903598A patent/FR2791490A1/fr not_active Withdrawn
-
2000
- 2000-03-15 EP EP00200944A patent/EP1039643A1/fr not_active Withdrawn
- 2000-03-20 KR KR1020000013960A patent/KR20010006831A/ko not_active Application Discontinuation
- 2000-03-21 US US09/531,941 patent/US6285308B1/en not_active Expired - Fee Related
- 2000-03-23 JP JP2000082950A patent/JP2000286705A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
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|---|---|---|---|
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