JPH0786950A - Ｄａコンバータ - Google Patents
ＤａコンバータInfo
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- JPH0786950A JPH0786950A JP25248793A JP25248793A JPH0786950A JP H0786950 A JPH0786950 A JP H0786950A JP 25248793 A JP25248793 A JP 25248793A JP 25248793 A JP25248793 A JP 25248793A JP H0786950 A JPH0786950 A JP H0786950A
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Abstract
(57)【要約】
【目的】 少ない部品点数で構成が簡単なＤＡコンバー
タを提供する。 【構成】 入力トランジスタのベースにｎビットデジタ
ル信号の各ビット信号を各々入力させることで、各入力
トランジスタは各ビット信号に従ってエミッタ電流をオ
ン／オフ制御する。オン状態の入力トランジスタのエミ
ッタ電流は対応する重み付け抵抗素子１／２(m-1)Ｒを
通してそれぞれ流れ、それらの電流が電流加算回路で加
算されてアナログ信号として出力される。
タを提供する。 【構成】 入力トランジスタのベースにｎビットデジタ
ル信号の各ビット信号を各々入力させることで、各入力
トランジスタは各ビット信号に従ってエミッタ電流をオ
ン／オフ制御する。オン状態の入力トランジスタのエミ
ッタ電流は対応する重み付け抵抗素子１／２(m-1)Ｒを
通してそれぞれ流れ、それらの電流が電流加算回路で加
算されてアナログ信号として出力される。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号をアナロ
グ信号に変換するＤＡ（デジタル／アナログ）コンバー
タに係り、特に重み付けがされた抵抗回路を有する簡易
型ＤＡコンバータに関する。
グ信号に変換するＤＡ（デジタル／アナログ）コンバー
タに係り、特に重み付けがされた抵抗回路を有する簡易
型ＤＡコンバータに関する。
【０００２】
【従来の技術】従来の簡易型ＤＡコンバータの代表的な
ものにＲ−２Ｒ型簡易ＤＡコンバータがある。図３は、
この種のＤＡコンバータの一例を示す回路図である。
ものにＲ−２Ｒ型簡易ＤＡコンバータがある。図３は、
この種のＤＡコンバータの一例を示す回路図である。
【０００３】同図に示すように、ＤＡコンバータはスイ
ッチ部２１とはしご型抵抗回路２２とから構成されてい
る。
ッチ部２１とはしご型抵抗回路２２とから構成されてい
る。
【０００４】スイッチ部２１はｎビットのデジタル入力
の各ビットに対応したｎ個のスイッチＳＷ１〜ＳＷｎか
ら構成され、各スイッチは対応ビットが“０”の時には
接地電圧を、“１”の時には直流電圧Ｖｃｃを、それぞ
れ出力するようにスイッチング動作を行う。
の各ビットに対応したｎ個のスイッチＳＷ１〜ＳＷｎか
ら構成され、各スイッチは対応ビットが“０”の時には
接地電圧を、“１”の時には直流電圧Ｖｃｃを、それぞ
れ出力するようにスイッチング動作を行う。
【０００５】はしご型抵抗回路２２は２種類の抵抗素子
Ｒ及び２Ｒをはしご状に接続して構成され、スイッチ部
２１の出力電圧を分圧することで出力端子２３にアナロ
グ電圧を生じさせる。このアナログ電圧から高周波成分
をローパスフィルタ２４によって除去し、デジタル入力
に対応するアナログ出力を得る。
Ｒ及び２Ｒをはしご状に接続して構成され、スイッチ部
２１の出力電圧を分圧することで出力端子２３にアナロ
グ電圧を生じさせる。このアナログ電圧から高周波成分
をローパスフィルタ２４によって除去し、デジタル入力
に対応するアナログ出力を得る。
【０００６】例えばｎ＝２の場合、２ビットデジタル入
力としてＭＳＢ＝０及びＬＳＢ＝０（以下、左をＭＳ
Ｂ、右をＬＳＢとして（０，０）と記す。）が入力する
と、スイッチＳＷ１及びＳＷ２が共に接地電圧を出力す
るから、出力端子２３も接地電圧“０Ｖ”となる。デジ
タル入力（０，１）の場合はスイッチＳＷ１が接地電圧
を、スイッチＳＷ２が電圧Ｖｃｃをそれぞれ出力するか
ら、出力端子２３にはＶｃｃ／４が現れる。以下同様に
して、デジタル入力（１，０）の場合には２Ｖｃｃ／４
が、（１，１）の場合には３Ｖｃｃ／４がそれぞれ現れ
る。即ち、デジタル入力（０，０）、（０，１）、
（１，０）、及び（１，１）に対して、それぞれ０及び
１：２：３の比率のアナログ電圧が得られる。このアナ
ログ電圧の振幅は電圧Ｖｃｃで調整される。
力としてＭＳＢ＝０及びＬＳＢ＝０（以下、左をＭＳ
Ｂ、右をＬＳＢとして（０，０）と記す。）が入力する
と、スイッチＳＷ１及びＳＷ２が共に接地電圧を出力す
るから、出力端子２３も接地電圧“０Ｖ”となる。デジ
タル入力（０，１）の場合はスイッチＳＷ１が接地電圧
を、スイッチＳＷ２が電圧Ｖｃｃをそれぞれ出力するか
ら、出力端子２３にはＶｃｃ／４が現れる。以下同様に
して、デジタル入力（１，０）の場合には２Ｖｃｃ／４
が、（１，１）の場合には３Ｖｃｃ／４がそれぞれ現れ
る。即ち、デジタル入力（０，０）、（０，１）、
（１，０）、及び（１，１）に対して、それぞれ０及び
１：２：３の比率のアナログ電圧が得られる。このアナ
ログ電圧の振幅は電圧Ｖｃｃで調整される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のＲ−２Ｒ型ＤＡコンバータでは、ビットの値が変化
する毎にＶｃｃと接地電圧との間で切り換わるスイッチ
ＳＷをビット毎に設ける必要があるために、回路が複雑
となり、部品点数の増加、ひいてはコストの増加を招く
という問題があった。
来のＲ−２Ｒ型ＤＡコンバータでは、ビットの値が変化
する毎にＶｃｃと接地電圧との間で切り換わるスイッチ
ＳＷをビット毎に設ける必要があるために、回路が複雑
となり、部品点数の増加、ひいてはコストの増加を招く
という問題があった。
【０００８】本発明の目的は、少ない部品点数で構成が
簡単なＤＡコンバータを提供することにある。
簡単なＤＡコンバータを提供することにある。
【０００９】
【課題を解決するための手段】本発明によるＤＡコンバ
ータは、ｎビットデジタル信号の各ビットに対応して設
けられ、前記ｎビット信号が制御電極に各々入力し、該
ｎビット信号に従って主電極電流を各々オン／オフ制御
すれるｎ個の入力トランジスタと、一方の端子が前記ｎ
個の入力トランジスタの主電極に各々接続されると共に
他方の端子が共通接続され、各ビットに対応する抵抗が
１／２(m-1)Ｒ（１≦ｍ≦ｎ、Ｒは基本単位の抵抗）と
なるように重み付けされたｎ個の抵抗素子と、一定電圧
に維持される入力端子が前記ｎ個の抵抗素子の共通接続
された他方の端子に接続され、前記ｎ個の抵抗素子に流
れる電流を加算して前記アナログ信号を出力する電流加
算回路と、からなることを特徴とする。
ータは、ｎビットデジタル信号の各ビットに対応して設
けられ、前記ｎビット信号が制御電極に各々入力し、該
ｎビット信号に従って主電極電流を各々オン／オフ制御
すれるｎ個の入力トランジスタと、一方の端子が前記ｎ
個の入力トランジスタの主電極に各々接続されると共に
他方の端子が共通接続され、各ビットに対応する抵抗が
１／２(m-1)Ｒ（１≦ｍ≦ｎ、Ｒは基本単位の抵抗）と
なるように重み付けされたｎ個の抵抗素子と、一定電圧
に維持される入力端子が前記ｎ個の抵抗素子の共通接続
された他方の端子に接続され、前記ｎ個の抵抗素子に流
れる電流を加算して前記アナログ信号を出力する電流加
算回路と、からなることを特徴とする。
【００１０】
【作用】各入力トランジスタの制御電極にｎビット信号
を各々入力させることで、各入力トランジスタは各ビッ
ト信号に従って主電極電流をオン／オフ制御する。オン
状態の入力トランジスタの主電極電流は対応する重み付
け抵抗素子を通してそれぞれ流れ、それらの電流が電流
加算回路で加算されてアナログ信号として出力される。
を各々入力させることで、各入力トランジスタは各ビッ
ト信号に従って主電極電流をオン／オフ制御する。オン
状態の入力トランジスタの主電極電流は対応する重み付
け抵抗素子を通してそれぞれ流れ、それらの電流が電流
加算回路で加算されてアナログ信号として出力される。
【００１１】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
【００１２】図１は、本発明によるＤＡコンバータの第
１実施例を示す回路図である。本実施例ではデジタル入
力が４ビットの場合を示している。
１実施例を示す回路図である。本実施例ではデジタル入
力が４ビットの場合を示している。
【００１３】同図において、４ビットデジタル入力の各
ビット信号は、各ビットに対応して設けられた入力トラ
ンジスタＴｒ１〜Ｔｒ４の各ベースに入力する。入力ト
ランジスタＴｒ１〜Ｔｒ４はＰＮＰトランジスタであ
り、これらのコレクタ電極は共通に接地されている。ま
た、入力トランジスタＴｒ１〜Ｔｒ４の各エミッタ電極
は、重み付けされた電流変換用抵抗Ｒ、（１／２）Ｒ、
（１／４）Ｒ、及び（１／８）Ｒをそれぞれ介して電流
加算回路の入力端子に接続されている。なお、重み付け
された電流変換用抵抗は、デジタル入力がｎビットの場
合には、（１／２(n-1)）Ｒと表すことができる。ここ
で、Ｒは基本単位となる抵抗値である。
ビット信号は、各ビットに対応して設けられた入力トラ
ンジスタＴｒ１〜Ｔｒ４の各ベースに入力する。入力ト
ランジスタＴｒ１〜Ｔｒ４はＰＮＰトランジスタであ
り、これらのコレクタ電極は共通に接地されている。ま
た、入力トランジスタＴｒ１〜Ｔｒ４の各エミッタ電極
は、重み付けされた電流変換用抵抗Ｒ、（１／２）Ｒ、
（１／４）Ｒ、及び（１／８）Ｒをそれぞれ介して電流
加算回路の入力端子に接続されている。なお、重み付け
された電流変換用抵抗は、デジタル入力がｎビットの場
合には、（１／２(n-1)）Ｒと表すことができる。ここ
で、Ｒは基本単位となる抵抗値である。
【００１４】電流加算回路の入力端子は、後述するよう
に一定電圧Ｖｄｃａを有することが必要である。このよ
うな電流加算回路としては、図示されるようなベース接
地回路が考えられる。
に一定電圧Ｖｄｃａを有することが必要である。このよ
うな電流加算回路としては、図示されるようなベース接
地回路が考えられる。
【００１５】ベース接地回路を構成するＰＮＰトランジ
スタＴｒａのエミッタ電極は、電流変換用抵抗Ｒ、（１
／２）Ｒ、（１／４）Ｒ、及び（１／８）Ｒに共通接続
され、且つ抵抗Ｒｅを介して接地されている。そのベー
ス電極は並列接続された抵抗Ｒｂ及びコンデンサＣを介
して接地されると共に、抵抗Ｒａを通してＶｃｃに接続
されている。また、そのコレクタ電極は抵抗Ｒｏを介し
てＶｃｃに接続されていると共に、アナログ出力を得る
出力端子ともなっている。
スタＴｒａのエミッタ電極は、電流変換用抵抗Ｒ、（１
／２）Ｒ、（１／４）Ｒ、及び（１／８）Ｒに共通接続
され、且つ抵抗Ｒｅを介して接地されている。そのベー
ス電極は並列接続された抵抗Ｒｂ及びコンデンサＣを介
して接地されると共に、抵抗Ｒａを通してＶｃｃに接続
されている。また、そのコレクタ電極は抵抗Ｒｏを介し
てＶｃｃに接続されていると共に、アナログ出力を得る
出力端子ともなっている。
【００１６】このようなベース接地回路から構成される
電流加算回路の入力端子電圧、即ちトランジスタＴｒａ
のエミッタ端子電圧Ｖｄｃａは、ベース・エミッタ間電
圧をＶｂｅａとすれば、 Ｖｄｃａ＝Ｒｂ・Ｖｃｃ／（Ｒａ＋Ｒｂ）−Ｖｂｅａ となり、一定のＤＣ電圧である。
電流加算回路の入力端子電圧、即ちトランジスタＴｒａ
のエミッタ端子電圧Ｖｄｃａは、ベース・エミッタ間電
圧をＶｂｅａとすれば、 Ｖｄｃａ＝Ｒｂ・Ｖｃｃ／（Ｒａ＋Ｒｂ）−Ｖｂｅａ となり、一定のＤＣ電圧である。
【００１７】従って、１：（１／２）：（１／４）：
（１／８）の比率で重み付けされた４個の電流変換用抵
抗には、それぞれ１：２：４：８の比率の電流が流れ、
２進数のデジタル入力を１０進数のリニア値に変換する
ことが可能となる。
（１／８）の比率で重み付けされた４個の電流変換用抵
抗には、それぞれ１：２：４：８の比率の電流が流れ、
２進数のデジタル入力を１０進数のリニア値に変換する
ことが可能となる。
【００１８】次に、本実施例の動作であるが、説明を簡
単にするために、２ビットのデジタル信号を１０進アナ
ログ信号に変換する場合を説明する。４ビットの場合あ
るいは一般的にｎビットの場合は、入力トランジスタお
よび重み付け電流変換用抵抗の段数を増加した構成にす
ればよい。
単にするために、２ビットのデジタル信号を１０進アナ
ログ信号に変換する場合を説明する。４ビットの場合あ
るいは一般的にｎビットの場合は、入力トランジスタお
よび重み付け電流変換用抵抗の段数を増加した構成にす
ればよい。
【００１９】先ず、デジタル入力（０，０）の場合に
は、入力トランジスタＴｒ１及びＴｒ２のベース電圧は
共に０（Ｖ）であるから、各入力トランジスタはオン
（ＯＮ）となって各エミッタには約０．７（Ｖ）の電圧
が生じる。従って、入力トランジスタＴｒ１及びＴｒ２
のエミッタ電流Ｉe1及びＩe2は、 Ｉe1＝（Ｖｄｃａ−０．７）／Ｒ Ｉe2＝（Ｖｄｃａ−０．７）／（１／２）Ｒ となる。
は、入力トランジスタＴｒ１及びＴｒ２のベース電圧は
共に０（Ｖ）であるから、各入力トランジスタはオン
（ＯＮ）となって各エミッタには約０．７（Ｖ）の電圧
が生じる。従って、入力トランジスタＴｒ１及びＴｒ２
のエミッタ電流Ｉe1及びＩe2は、 Ｉe1＝（Ｖｄｃａ−０．７）／Ｒ Ｉe2＝（Ｖｄｃａ−０．７）／（１／２）Ｒ となる。
【００２０】トランジスタＴｒａのコレクタ電流（出力
電流）Ｉcoは、 Ｉco＝Ｖｄｃａ／Ｒｅ＋Ｉe1＋Ｉe2 ＝Ｖｄｃａ／Ｒｅ＋３（Ｖｄｃａ−０．７）／Ｒ 従って、アナログ出力電圧Ｖｏ0は、 Ｖｏ0＝Ｖｃｃ−Ｒｏ｛Ｖｄｃａ／Ｒｅ＋３（Ｖｄｃａ−０．７）／Ｒ｝ となる。
電流）Ｉcoは、 Ｉco＝Ｖｄｃａ／Ｒｅ＋Ｉe1＋Ｉe2 ＝Ｖｄｃａ／Ｒｅ＋３（Ｖｄｃａ−０．７）／Ｒ 従って、アナログ出力電圧Ｖｏ0は、 Ｖｏ0＝Ｖｃｃ−Ｒｏ｛Ｖｄｃａ／Ｒｅ＋３（Ｖｄｃａ−０．７）／Ｒ｝ となる。
【００２１】次に、デジタル入力（０，１）の場合に
は、入力トランジスタＴｒ１がオフ（ＯＦＦ）となるか
ら、トランジスタＴｒａのコレクタ電流Ｉcoは、 Ｉco＝Ｖｄｃａ／Ｒｅ＋Ｉe2 ＝Ｖｄｃａ／Ｒｅ＋２（Ｖｄｃａ−０．７）／Ｒ 従って、アナログ出力電圧Ｖｏ1は、 Ｖｏ1＝Ｖｃｃ−Ｒｏ｛Ｖｄｃａ／Ｒｅ＋２（Ｖｄｃａ−０．７）／Ｒ｝ となる。
は、入力トランジスタＴｒ１がオフ（ＯＦＦ）となるか
ら、トランジスタＴｒａのコレクタ電流Ｉcoは、 Ｉco＝Ｖｄｃａ／Ｒｅ＋Ｉe2 ＝Ｖｄｃａ／Ｒｅ＋２（Ｖｄｃａ−０．７）／Ｒ 従って、アナログ出力電圧Ｖｏ1は、 Ｖｏ1＝Ｖｃｃ−Ｒｏ｛Ｖｄｃａ／Ｒｅ＋２（Ｖｄｃａ−０．７）／Ｒ｝ となる。
【００２２】同様にして、デジタル入力（１，０）の場
合のアナログ出力電圧Ｖｏ2とデジタル入力（１，１）
の場合のアナログ出力電圧Ｖｏ3とは、 Ｖｏ2＝Ｖｃｃ−Ｒｏ｛Ｖｄｃａ／Ｒｅ＋（Ｖｄｃａ−０．７）／Ｒ｝ Ｖｏ3＝Ｖｃｃ−Ｒｏ（Ｖｄｃａ／Ｒｅ） となる。
合のアナログ出力電圧Ｖｏ2とデジタル入力（１，１）
の場合のアナログ出力電圧Ｖｏ3とは、 Ｖｏ2＝Ｖｃｃ−Ｒｏ｛Ｖｄｃａ／Ｒｅ＋（Ｖｄｃａ−０．７）／Ｒ｝ Ｖｏ3＝Ｖｃｃ−Ｒｏ（Ｖｄｃａ／Ｒｅ） となる。
【００２３】上記アナログ出力電圧Ｖｏ0〜Ｖｏ3は、 Ｖｏ3−Ｖｏ2＝Ｖｏ2−Ｖｏ1＝Ｖｏ1−Ｖｏ0＝Ｒｏ（Ｖｄｃａ−０．７）／Ｒ となって、直近上位の電圧との電位差は一定であり、更
に、 （Ｖｏ3−Ｖｏ0）：（Ｖｏ2−Ｖｏ0）：（Ｖｏ1−Ｖｏ
0）＝３：２：１、 Ｖｏ0−Ｖｏ0＝０ であるから、２進数デジタル入力が１０進数アナログ出
力に変換されることが分かる。
に、 （Ｖｏ3−Ｖｏ0）：（Ｖｏ2−Ｖｏ0）：（Ｖｏ1−Ｖｏ
0）＝３：２：１、 Ｖｏ0−Ｖｏ0＝０ であるから、２進数デジタル入力が１０進数アナログ出
力に変換されることが分かる。
【００２４】図２は、本発明の第２実施例を示す回路図
である。本実施例においても、第１実施例と同様に、ア
ナログ出力を得るために重み付けされた電流変換用抵抗
Ｒ〜（１／２(n-1)）Ｒと電流加算回路とが設けられて
いる。それに加えて、本実施例では、入力トランジスタ
Ｔｒ１〜Ｔｒｎのベース・エミッタ間電圧Ｖｂｅが電流
の相違によってばらつく事態を抑制するために、ばらつ
き抑制用抵抗Ｒｎとそれらの電流を加算するためのトラ
ンジスタＴｒｂとが設けられている。
である。本実施例においても、第１実施例と同様に、ア
ナログ出力を得るために重み付けされた電流変換用抵抗
Ｒ〜（１／２(n-1)）Ｒと電流加算回路とが設けられて
いる。それに加えて、本実施例では、入力トランジスタ
Ｔｒ１〜Ｔｒｎのベース・エミッタ間電圧Ｖｂｅが電流
の相違によってばらつく事態を抑制するために、ばらつ
き抑制用抵抗Ｒｎとそれらの電流を加算するためのトラ
ンジスタＴｒｂとが設けられている。
【００２５】図２において、電流変換用抵抗Ｒ〜（１／
２(n-1)）Ｒが接続された入力トランジスタＴｒ１〜Ｔ
ｒｎのエミッタ電極には、更に、ばらつき抑制用抵抗Ｒ
１〜Ｒｎが接続され、それらを介してランジスタＴｒｂ
のエミッタに共通接続されている。トランジスタＴｒｂ
は、Ｔｒａと同様にベース接地回路を構成しており、ベ
ース電極はＴｒａのベース電極に接続され、エミッタ電
極は抵抗Ｒｅ１を介して接地され、コレクタ電極はＶｃ
ｃに接続されている。
２(n-1)）Ｒが接続された入力トランジスタＴｒ１〜Ｔ
ｒｎのエミッタ電極には、更に、ばらつき抑制用抵抗Ｒ
１〜Ｒｎが接続され、それらを介してランジスタＴｒｂ
のエミッタに共通接続されている。トランジスタＴｒｂ
は、Ｔｒａと同様にベース接地回路を構成しており、ベ
ース電極はＴｒａのベース電極に接続され、エミッタ電
極は抵抗Ｒｅ１を介して接地され、コレクタ電極はＶｃ
ｃに接続されている。
【００２６】ばらつき抑制用抵抗Ｒ１〜Ｒｎは、入力ト
ランジスタＴｒ１〜Ｔｒｎがオン（ＯＮ）の時のベース
・エミッタ間電圧Ｖｂｅが同一になるように設定され、
次式で表される。
ランジスタＴｒ１〜Ｔｒｎがオン（ＯＮ）の時のベース
・エミッタ間電圧Ｖｂｅが同一になるように設定され、
次式で表される。
【００２７】 Ｒｍ＝Ａ・Ｒ／（Ｒ−Ａ・２(m-1)） １≦ｍ≦ｎ ただし、Ａは定数。
【００２８】これらのばらつき抑制用抵抗Ｒ１〜Ｒｎに
よって、入力トランジスタＴｒ１〜Ｔｒｎのベース・エ
ミッタ間電圧Ｖｂｅのばらつきを抑えられ、アナログ出
力の歪みが減少する。
よって、入力トランジスタＴｒ１〜Ｔｒｎのベース・エ
ミッタ間電圧Ｖｂｅのばらつきを抑えられ、アナログ出
力の歪みが減少する。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
るＤＡコンバータは、入力トランジスタの制御電極にｎ
ビットデジタル信号の各ビット信号を各々入力させるこ
とで、各入力トランジスタは各ビット信号に従って主電
極電流をオン／オフ制御し、オン状態の入力トランジス
タの主電極電流は対応する重み付け抵抗素子を通してそ
れぞれ流れ、それらの電流が電流加算回路で加算されて
アナログ信号として出力される。従って、従来のような
Ｖｃｃと接地電位との間での切り換えスイッチは不要と
なり、更に電流加算によりアナログ信号を生成するため
に、回路構成が簡単となって部品点数も従来より大幅に
低減する。
るＤＡコンバータは、入力トランジスタの制御電極にｎ
ビットデジタル信号の各ビット信号を各々入力させるこ
とで、各入力トランジスタは各ビット信号に従って主電
極電流をオン／オフ制御し、オン状態の入力トランジス
タの主電極電流は対応する重み付け抵抗素子を通してそ
れぞれ流れ、それらの電流が電流加算回路で加算されて
アナログ信号として出力される。従って、従来のような
Ｖｃｃと接地電位との間での切り換えスイッチは不要と
なり、更に電流加算によりアナログ信号を生成するため
に、回路構成が簡単となって部品点数も従来より大幅に
低減する。
【図１】本発明によるＤＡコンバータの第１実施例を示
す回路図である。
す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】従来のはしご型ＤＡコンバータの一例を示す回
路図である。
路図である。
Ｔｒ１〜Ｔｒｎ 入力トランジスタ Ｒ〜（１／８）Ｒ 電流変換用抵抗 Ｒ１〜Ｒｎ ばらつき抑制用抵抗
Claims (5)
- 【請求項１】 ｎビットのデジタル信号をアナログ信号
に変換するＤＡコンバータにおいて、 前記ｎビットデジタル信号の各ビットに対応して設けら
れ、前記ｎビット信号が制御電極に各々入力し、該ｎビ
ット信号に従って主電極電流を各々オン／オフ制御する
ｎ個の入力トランジスタと、 一方の端子が前記ｎ個の入力トランジスタの主電極に各
々接続されると共に他方の端子が共通接続され、各ビッ
トに対応する抵抗が１／２(m-1)Ｒ（１≦ｍ≦ｎ、Ｒは
基本単位の抵抗）となるように重み付けされたｎ個の抵
抗素子と、 一定電圧に維持される入力端子が前記ｎ個の抵抗素子の
共通接続された他方の端子に接続され、前記ｎ個の抵抗
素子に流れる電流を加算して前記アナログ信号を出力す
る電流加算回路と、 からなることを特徴とするＤＡコンバータ。 - 【請求項２】 前記電流加算回路はバイポーラトランジ
スタのベース接地回路からなり、該バイポーラトランジ
スタのエミッタ電極が前記ｎ個の抵抗素子の共通接続さ
れた他方の端子に接続されていることを特徴とする請求
項１記載のＤＡコンバータ。 - 【請求項３】 前記ｎ個の入力トランジスタはバイポー
ラトランジスタであり、前記ｎビット信号をベースに各
々入力し、前記ｎ個の抵抗素子をエミッタに各々接続
し、基準電圧がコレクタに共通に印加されていることを
特徴とする請求項１記載のＤＡコンバータ。 - 【請求項４】 ｎビットのデジタル信号をアナログ信号
に変換するＤＡコンバータにおいて、 前記ｎビットデジタル信号の各ビットに対応して設けら
れ、前記ｎビット信号がベース電極に各々入力し、基準
電圧がコレクタに共通印加され、前記ｎビット信号に従
ってエミッタ電流を各々オン／オフ制御するｎ個の入力
トランジスタと、 一方の端子が前記ｎ個の入力トランジスタのエミッタ電
極に各々接続されると共に他方の端子が共通接続され、
各ビットに対応する抵抗がＡ・Ｒ／（Ｒ−Ａ・
２(m-1)）（１≦ｍ≦ｎ、Ａは定数、Ｒは基本単位の抵
抗）となるように重み付けされたｎ個の第１抵抗素子
と、 一方の端子が前記ｎ個の入力トランジスタのエミッタ電
極に各々接続されると共に他方の端子が共通接続され、
各ビットに対応する抵抗が１／２(m-1)Ｒとなるように
重み付けされたｎ個の第２抵抗素子と、 一定電圧に維持される入力端子が前記ｎ個の第１抵抗素
子の共通接続された他方の端子に接続され、前記ｎ個の
第１抵抗素子に流れる電流を加算した電流を流す第１電
流加算回路と、 一定電圧に維持される入力端子が前記ｎ個の第２抵抗素
子の共通接続された他方の端子に接続され、前記ｎ個の
第２抵抗素子に流れる電流を加算して前記アナログ信号
を出力する第２電流加算回路と、 からなることを特徴とするＤＡコンバータ。 - 【請求項５】 前記第１電流加算回路及び第２電流加算
回路はバイポーラトランジスタのベース接地回路からな
ることを特徴とする請求項４記載のＤＡコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25248793A JPH0786950A (ja) | 1993-09-14 | 1993-09-14 | Ｄａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25248793A JPH0786950A (ja) | 1993-09-14 | 1993-09-14 | Ｄａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786950A true JPH0786950A (ja) | 1995-03-31 |
Family
ID=17238061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25248793A Pending JPH0786950A (ja) | 1993-09-14 | 1993-09-14 | Ｄａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786950A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151026A (ja) * | 1985-12-25 | 1987-07-06 | Mitsubishi Electric Corp | デジタル／アナログ変換回路 |
| JPH01284121A (ja) * | 1988-05-11 | 1989-11-15 | Seiko Epson Corp | ディジタル・アナログ変換回路 |
-
1993
- 1993-09-14 JP JP25248793A patent/JPH0786950A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151026A (ja) * | 1985-12-25 | 1987-07-06 | Mitsubishi Electric Corp | デジタル／アナログ変換回路 |
| JPH01284121A (ja) * | 1988-05-11 | 1989-11-15 | Seiko Epson Corp | ディジタル・アナログ変換回路 |
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|---|---|---|---|
| A02 | Decision of refusal |
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