JPH0635537Y2 - 演算増幅器の保護回路 - Google Patents
演算増幅器の保護回路Info
- Publication number
- JPH0635537Y2 JPH0635537Y2 JP1988060271U JP6027188U JPH0635537Y2 JP H0635537 Y2 JPH0635537 Y2 JP H0635537Y2 JP 1988060271 U JP1988060271 U JP 1988060271U JP 6027188 U JP6027188 U JP 6027188U JP H0635537 Y2 JPH0635537 Y2 JP H0635537Y2
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- JP
- Japan
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- operational amplifier
- voltage
- circuit
- limiting resistor
- resistor
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Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、演算増幅器の保護回路に係り、特にこの演算
増幅器に使用する電源電圧以上の電圧を有する回路電源
が混在する回路に使用する場合に、この回路電源がこの
演算増幅器の出力端に短絡することによる損傷を避けた
演算増幅器の保護回路に関する。
増幅器に使用する電源電圧以上の電圧を有する回路電源
が混在する回路に使用する場合に、この回路電源がこの
演算増幅器の出力端に短絡することによる損傷を避けた
演算増幅器の保護回路に関する。
〈従来の技術〉 第２図は従来の演算増幅器の回路の構成を示す回路図で
ある。
ある。
Q1は演算増幅器であり、その反転入力端（−）は入力抵
抗Riを介して入力端T1に接続されると共に回路出力端T2
に帰還抵抗Rfを介して接続されている。また、演算増幅
器Q1の出力端は制限抵抗R0を介して回路出力端T2に接続
され、さらにその非反転入力端（＋）は共通電位点COM
に接続されている。
抗Riを介して入力端T1に接続されると共に回路出力端T2
に帰還抵抗Rfを介して接続されている。また、演算増幅
器Q1の出力端は制限抵抗R0を介して回路出力端T2に接続
され、さらにその非反転入力端（＋）は共通電位点COM
に接続されている。
このような構成によると、例えば回路出力端T2が演算増
幅器Q1の電源電圧±Vccより高い回路電圧ELで短絡され
ても制限抵抗R0の値を大きく選定しておけば、回路電圧
ELにより演算増幅器Q1の出力端に流れる過大電流を制限
抵抗R0により充分に制限することができる。そして、こ
の場合にも入力端T1と回路出力端T2との間の増幅度を損
なうこともない。
幅器Q1の電源電圧±Vccより高い回路電圧ELで短絡され
ても制限抵抗R0の値を大きく選定しておけば、回路電圧
ELにより演算増幅器Q1の出力端に流れる過大電流を制限
抵抗R0により充分に制限することができる。そして、こ
の場合にも入力端T1と回路出力端T2との間の増幅度を損
なうこともない。
しかしながら、この場合に高い回路電圧ＥＬが回路出力
端T2に短絡することにより増幅器Q1が損傷を受けるのを
避けるために制限抵抗R0の値を大きく選定すると、回路
の増幅度は変更を受けないものの、回路出力端T2で利用
できる出力電圧、出力電流の振幅が制限される。
端T2に短絡することにより増幅器Q1が損傷を受けるのを
避けるために制限抵抗R0の値を大きく選定すると、回路
の増幅度は変更を受けないものの、回路出力端T2で利用
できる出力電圧、出力電流の振幅が制限される。
そこで、第３図に示すような回路保護の構成が考えられ
る。
る。
第３図に示す構成は、第２図に示す構成に対して演算増
幅器Q1の出力端と電源端＋Vccとの間にはダイオードD1
が、電源端−Vccとの間にはダイオードD2がそれぞれ接
続されている点が相違している。
幅器Q1の出力端と電源端＋Vccとの間にはダイオードD1
が、電源端−Vccとの間にはダイオードD2がそれぞれ接
続されている点が相違している。
この様な構成によれば、回路出力端T2が高電圧の回路電
圧ＥＬで短絡されると、この回路電圧ＥＬにより流れる
電流は制限抵抗R0′を介してダイオードD1、D2に流れる
ので、ダイオードD1、D2の準方向の電圧降下を±0.6Vと
すれば、出力電圧のレベルは（＋Vcc−0.6V）〜（−Vcc
＋0.6V）にクランプされる。
圧ＥＬで短絡されると、この回路電圧ＥＬにより流れる
電流は制限抵抗R0′を介してダイオードD1、D2に流れる
ので、ダイオードD1、D2の準方向の電圧降下を±0.6Vと
すれば、出力電圧のレベルは（＋Vcc−0.6V）〜（−Vcc
＋0.6V）にクランプされる。
従って、出力電圧の振幅は（＋Vcc−0.6V）〜（−Vcc＋
0.6V）の程度に制限されるだけで、制限抵抗R0′の値は
第１図に示す制限抵抗R0に対して小さく選定できる。
0.6V）の程度に制限されるだけで、制限抵抗R0′の値は
第１図に示す制限抵抗R0に対して小さく選定できる。
ところで、この演算増幅器Q1の出力段は例えば第４図に
示すように構成されている。
示すように構成されている。
電源端＋Vccと−Vccとの間に抵抗R1、ダイオードD3、
D4、抵抗R2がそれぞれ直列に接続され、さらにこの直列
回路に並列にトランジスタQ2のエミッタとコレクタ、抵
抗R3、トランジスタQ3のエミッタとコレクタがそれぞれ
直列に接続されている。
D4、抵抗R2がそれぞれ直列に接続され、さらにこの直列
回路に並列にトランジスタQ2のエミッタとコレクタ、抵
抗R3、トランジスタQ3のエミッタとコレクタがそれぞれ
直列に接続されている。
また、抵抗R1とダイオードD3の接続点からはトランジス
タQ2のベースにバイアス電圧を与え、さらにダイオード
D4と抵抗R2の接続点からはトランジスタQ3のベースにバ
イアス電圧をそれぞれ与えている。そして、演算増幅器
Q1の出力端はトランジスタQ3のコレクタから引き出され
ている。このような出力段にソース電流を制限する抵抗
R3のみを持ちシンク電流を制限する抵抗を持たない演算
増幅器として、例えばナショナルセミコンダクタ製の型
式LM2904などがある。
タQ2のベースにバイアス電圧を与え、さらにダイオード
D4と抵抗R2の接続点からはトランジスタQ3のベースにバ
イアス電圧をそれぞれ与えている。そして、演算増幅器
Q1の出力端はトランジスタQ3のコレクタから引き出され
ている。このような出力段にソース電流を制限する抵抗
R3のみを持ちシンク電流を制限する抵抗を持たない演算
増幅器として、例えばナショナルセミコンダクタ製の型
式LM2904などがある。
しかしながら、この様にソース電流を制限する抵抗R3の
みを持ち、シンク電流を制限する抵抗をトランジスタQ3
側に持たない演算増幅器の場合には、たとえ第３図に示
すようにダイオードD1、D2によるクランプを施しても、
演算増幅器の出力端からトランジスタQ3に流入する回路
電圧ELに起因する電流Ｉ′によりトランジスタQ3が破壊
される。
みを持ち、シンク電流を制限する抵抗をトランジスタQ3
側に持たない演算増幅器の場合には、たとえ第３図に示
すようにダイオードD1、D2によるクランプを施しても、
演算増幅器の出力端からトランジスタQ3に流入する回路
電圧ELに起因する電流Ｉ′によりトランジスタQ3が破壊
される。
そこで、第５図に示すようにシンク電流を制限する抵抗
R4をトランジスタQ3のコレクタ側に挿入する機構の演算
増幅器を第３図に示す演算増幅器Q1として採用すること
も考えられる。
R4をトランジスタQ3のコレクタ側に挿入する機構の演算
増幅器を第３図に示す演算増幅器Q1として採用すること
も考えられる。
しかし、このような演算増幅器Q1を採用して演算増幅器
Q1の出力段を保護したとしても、制限抵抗R0′、ダイオ
ードD1、電源端＋Vccを介して、或いは制限抵抗R0′、
ダイオードD2、電源端−Vccを介して、高圧の回路電圧E
Lが回路出力端T2に短絡して流入する過大電流により演
算増幅器Q1に電源電圧±Vccを供給する電源が破壊され
る。
Q1の出力段を保護したとしても、制限抵抗R0′、ダイオ
ードD1、電源端＋Vccを介して、或いは制限抵抗R0′、
ダイオードD2、電源端−Vccを介して、高圧の回路電圧E
Lが回路出力端T2に短絡して流入する過大電流により演
算増幅器Q1に電源電圧±Vccを供給する電源が破壊され
る。
〈考案が解決しようとする課題〉 そこで、本考案は、回路の中に演算増幅器の電源電圧よ
りも高い電圧である回路電圧が混在する場合に、この回
路電圧が回路出力端に短絡しても、演算増幅器の出力振
幅を制限せずに、演算増幅器も、演算増幅器の電源電圧
を供給する電源をも破壊しない演算増幅器の保護回路を
提供することを課題とする。
りも高い電圧である回路電圧が混在する場合に、この回
路電圧が回路出力端に短絡しても、演算増幅器の出力振
幅を制限せずに、演算増幅器も、演算増幅器の電源電圧
を供給する電源をも破壊しない演算増幅器の保護回路を
提供することを課題とする。
〈課題を解決するための手段〉 本考案は、以上の課題を解決するために、電流制限抵抗
とツエナダイオードとが直列に接続され回路電圧が印加
される電圧供給端と、先の電流制限抵抗の両端の電圧に
対応する電源電圧を生成する電源電圧生成手段と、この
電源電圧で付勢される演算増幅器の出力端に接続された
第１制限抵抗と、この第１制限抵抗と回路出力端とに直
列に接続された第２制限抵抗と、一端が先の第１制限抵
抗と先の第２制限抵抗との接続点に接続され他端が先の
電流制限抵抗と先のツエナダイオードとの接続点に接続
されて演算増幅器の出力端の電圧を制限するダイオード
と、先の回路出力端と先の演算増幅器の反転入力端との
間に接続された帰還抵抗と、一端がこの反転入力端に接
続され他端に入力信号が印加される入力抵抗とを具備す
るようにしたものである。
とツエナダイオードとが直列に接続され回路電圧が印加
される電圧供給端と、先の電流制限抵抗の両端の電圧に
対応する電源電圧を生成する電源電圧生成手段と、この
電源電圧で付勢される演算増幅器の出力端に接続された
第１制限抵抗と、この第１制限抵抗と回路出力端とに直
列に接続された第２制限抵抗と、一端が先の第１制限抵
抗と先の第２制限抵抗との接続点に接続され他端が先の
電流制限抵抗と先のツエナダイオードとの接続点に接続
されて演算増幅器の出力端の電圧を制限するダイオード
と、先の回路出力端と先の演算増幅器の反転入力端との
間に接続された帰還抵抗と、一端がこの反転入力端に接
続され他端に入力信号が印加される入力抵抗とを具備す
るようにしたものである。
〈作用〉 回路出力端が高電圧で短絡された場合には、第１制限抵
抗により演算増幅器の出力端に流入する短絡電流を制限
し、さらにダイオードにより演算増幅器の出力電圧の振
幅を制限すると共にこのダイオードに流れる短絡電流を
所定の回路要素に放出し、そのうえ第２制限抵抗により
演算増幅器の出力端に流入する短絡電流とダイオードに
流れる短絡電流を共に制限して、演算増幅器の動作を確
保する。
抗により演算増幅器の出力端に流入する短絡電流を制限
し、さらにダイオードにより演算増幅器の出力電圧の振
幅を制限すると共にこのダイオードに流れる短絡電流を
所定の回路要素に放出し、そのうえ第２制限抵抗により
演算増幅器の出力端に流入する短絡電流とダイオードに
流れる短絡電流を共に制限して、演算増幅器の動作を確
保する。
〈実施例〉 以下、本考案の実施例について図面に基づき説明する。
第１図は本考案の１実施例の構成を示す回路図である。
第１図は本考案の１実施例の構成を示す回路図である。
端子T3、T4の間に回路電圧ELが印加され、この回路電圧E
Lを抵抗R5とツエナーダイオードDzの直列回路に印加し
てツエナーダイオードDzの両端にツエナー電圧Vzを得て
いる。抵抗R5の両端にはトランジスタQ4のベースとコレ
クタが接続され、そのエミッタと端子T4との間に演算増
幅器Q1の電源となる電源電圧Vccを得ている。
Lを抵抗R5とツエナーダイオードDzの直列回路に印加し
てツエナーダイオードDzの両端にツエナー電圧Vzを得て
いる。抵抗R5の両端にはトランジスタQ4のベースとコレ
クタが接続され、そのエミッタと端子T4との間に演算増
幅器Q1の電源となる電源電圧Vccを得ている。
演算増幅器Q1の反転入力端（−）には、入力端T1に一端
が接続された入力抵抗Riの他端が接続され、されに回路
出力端T2との間には帰還抵抗Rfが接続されている。演算
増幅器Q1の出力端と回路出力端T2との間には制限抵抗R6
とR7が直列に接続されている。これ等の制限抵抗R6とR7
との接続点ＫにはダイオードD5のアノードが、そのカソ
ードはツエナーダイオードDzのカソードにそれぞれ接続
されている。なお、演算増幅器Q1の非反転入力端（＋）
は共通電位点COMに接続されている。
が接続された入力抵抗Riの他端が接続され、されに回路
出力端T2との間には帰還抵抗Rfが接続されている。演算
増幅器Q1の出力端と回路出力端T2との間には制限抵抗R6
とR7が直列に接続されている。これ等の制限抵抗R6とR7
との接続点ＫにはダイオードD5のアノードが、そのカソ
ードはツエナーダイオードDzのカソードにそれぞれ接続
されている。なお、演算増幅器Q1の非反転入力端（＋）
は共通電位点COMに接続されている。
次に、以上のように構成された第１図に示す実施例の動
作について説明する。
作について説明する。
演算増幅器Q1は入力抵抗Riと帰還抵抗Rfで決まる増幅度
を有している。
を有している。
回路出力端T2に電源電圧Vccより高い電圧である回路電
圧ELが接触して短絡された場合は、接続点Ｋの電圧VKは
ダイオードD5により（Vz−0.6V）に制限される。このと
きにダイオードD5に流れる短絡電流I1は過剰電圧分を吸
収する制限抵抗R7により制限され、その値はダイオード
D5、ツエナーダイオードDzの許容損失を越えないような
値に選定される。
圧ELが接触して短絡された場合は、接続点Ｋの電圧VKは
ダイオードD5により（Vz−0.6V）に制限される。このと
きにダイオードD5に流れる短絡電流I1は過剰電圧分を吸
収する制限抵抗R7により制限され、その値はダイオード
D5、ツエナーダイオードDzの許容損失を越えないような
値に選定される。
一方、残りの演算増幅器Q1の出力端に流入する短絡電流
I2は制限抵抗R6により演算増幅器Q1の許容損失を越えな
いように制限される。
I2は制限抵抗R6により演算増幅器Q1の許容損失を越えな
いように制限される。
以上の制限抵抗R6、R7とダイオードD5により、演算増幅
器Q1の電源電圧Vccの近くまで出力電圧の振幅を確保
し、且つ演算増幅器Q1の出力段の保護をしながら、電源
電圧Vccより高い電圧が回路出力端T2に短絡されても演
算増幅器Q1の動作が確保される。
器Q1の電源電圧Vccの近くまで出力電圧の振幅を確保
し、且つ演算増幅器Q1の出力段の保護をしながら、電源
電圧Vccより高い電圧が回路出力端T2に短絡されても演
算増幅器Q1の動作が確保される。
〈考案の効果〉 以上、実施例と共に具体的に説明したように本考案によ
れば、電源電圧より高い電圧である回路電圧が回路出力
端に接触したときにも第１制限抵抗と第２制限抵抗との
接続点の電圧がツエナダイオードのツエナ電圧から小さ
な値であるダイオードの順方向電圧降下分だけ低いクラ
ンプ電圧に固定されるように構成したので、第１に、演
算増幅器の出力端に流入する短絡電流が第１制限抵抗に
より電流制限され、演算増幅器の安全が確保され、第２
に、ダイオードに分流される分流電流は第２制限抵抗に
より制限されてダイオードの安全も確保することができ
る。
れば、電源電圧より高い電圧である回路電圧が回路出力
端に接触したときにも第１制限抵抗と第２制限抵抗との
接続点の電圧がツエナダイオードのツエナ電圧から小さ
な値であるダイオードの順方向電圧降下分だけ低いクラ
ンプ電圧に固定されるように構成したので、第１に、演
算増幅器の出力端に流入する短絡電流が第１制限抵抗に
より電流制限され、演算増幅器の安全が確保され、第２
に、ダイオードに分流される分流電流は第２制限抵抗に
より制限されてダイオードの安全も確保することができ
る。
このようにして、第１・第２制限抵抗とダイオードなど
により演算増幅器の電源電圧の近くまで出力電圧の振幅
を確保しながら、電源電圧より高い電圧が回路出力端に
接触しても演算増幅器の破壊が防止できる。
により演算増幅器の電源電圧の近くまで出力電圧の振幅
を確保しながら、電源電圧より高い電圧が回路出力端に
接触しても演算増幅器の破壊が防止できる。
第１図は本考案の１実施例の構成を示す回路図、第２図
は従来の第１の演算増幅器の回路構成を示す回路図、第
３図は従来の第２の演算増幅器の回路構成を示す回路
図、第４図は第３図に示す演算増幅器の出力段の第１の
構成を示す部分回路図、第５図は第３図に示す演算増幅
器の出力段の第２の構成を示す部分回路図である。 Q1……演算増幅器、Q2〜Q4……トランジスタ、Ri……入
力抵抗、Rf……帰還抵抗、Dz……ツエナーダイオード、
Vcc……電源電圧、EL……回路電圧。
は従来の第１の演算増幅器の回路構成を示す回路図、第
３図は従来の第２の演算増幅器の回路構成を示す回路
図、第４図は第３図に示す演算増幅器の出力段の第１の
構成を示す部分回路図、第５図は第３図に示す演算増幅
器の出力段の第２の構成を示す部分回路図である。 Q1……演算増幅器、Q2〜Q4……トランジスタ、Ri……入
力抵抗、Rf……帰還抵抗、Dz……ツエナーダイオード、
Vcc……電源電圧、EL……回路電圧。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 昭55−148209（ＪＰ，Ｕ) 実開 昭61−8319（ＪＰ，Ｕ) ＯＰアンプＩＣ活用ノウハヴ，ＣＱ出版 （株）昭和59年11月１日，Ｐ．240
Claims (1)
- 【請求項１】電流制限抵抗とツエナダイオードとが直列
に接続され回路電圧が印加される電圧供給端と、前記電
流制限抵抗の両端の電圧に対応する電源電圧を生成する
電源電圧生成手段と、この電源電圧で付勢される演算増
幅器の出力端に接続された第１制限抵抗と、この第１制
限抵抗と回路出力端とに直列に接続された第２制限抵抗
と、一端が前記第１制限抵抗と第２制限抵抗との接続点
に接続され他端が前記電流制限抵抗と前記ツエナダイオ
ードとの接続点に接続されて演算増幅器の出力端の電圧
を制限するダイオードと、前記回路出力端と前記演算増
幅器の反転入力端との間に接続された帰還抵抗と、一端
がこの反転入力端に接続され他端に入力信号が印加され
る入力抵抗とを具備することを特徴とする演算増幅器の
保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988060271U JPH0635537Y2 (ja) | 1988-05-07 | 1988-05-07 | 演算増幅器の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988060271U JPH0635537Y2 (ja) | 1988-05-07 | 1988-05-07 | 演算増幅器の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162922U JPH01162922U (ja) | 1989-11-14 |
| JPH0635537Y2 true JPH0635537Y2 (ja) | 1994-09-14 |
Family
ID=31285986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988060271U Expired - Lifetime JPH0635537Y2 (ja) | 1988-05-07 | 1988-05-07 | 演算増幅器の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635537Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2558201Y2 (ja) * | 1990-12-19 | 1997-12-24 | 新日本無線株式会社 | 過電圧保護回路 |
| JP2012049599A (ja) * | 2010-08-24 | 2012-03-08 | Seiko Epson Corp | スイッチドキャパシター回路、検出装置及び電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148209U (ja) * | 1979-04-11 | 1980-10-24 |
-
1988
- 1988-05-07 JP JP1988060271U patent/JPH0635537Y2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＯＰアンプＩＣ活用ノウハヴ，ＣＱ出版（株）昭和５９年１１月１日，Ｐ．２４０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01162922U (ja) | 1989-11-14 |
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