JPH06338790A - 同期クロック再生回路 - Google Patents
同期クロック再生回路Info
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- JPH06338790A JPH06338790A JP5129786A JP12978693A JPH06338790A JP H06338790 A JPH06338790 A JP H06338790A JP 5129786 A JP5129786 A JP 5129786A JP 12978693 A JP12978693 A JP 12978693A JP H06338790 A JPH06338790 A JP H06338790A
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- JP
- Japan
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- circuit
- frequency
- pull
- specific pattern
- signal
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【構成】 PLL回路10において、入力信号と出力信
号との位相差が零または一定値に制御され、引き込み制
御回路20において、入力信号のシンクパタンの周波数
と出力信号の周波数の1/Nの値とが一致するように制
御される。また、引き込み可能判定回路30において、
出力信号の周波数が上記PLL回路10で引き込み可能
か否かを判定する。 【効果】 入力信号が持つスプリアス成分にPLL回路
がロックすることが防止され、常に正しい同期クロック
成分へのロックが可能となる。
号との位相差が零または一定値に制御され、引き込み制
御回路20において、入力信号のシンクパタンの周波数
と出力信号の周波数の1/Nの値とが一致するように制
御される。また、引き込み可能判定回路30において、
出力信号の周波数が上記PLL回路10で引き込み可能
か否かを判定する。 【効果】 入力信号が持つスプリアス成分にPLL回路
がロックすることが防止され、常に正しい同期クロック
成分へのロックが可能となる。
Description
【0001】
【産業上の利用分野】本発明は,入力信号から同期クロ
ックを再生する回路に関するもので、特に自己同期可能
な変調方式により変調されたディジタル信号から同期ク
ロックを抽出するために用いる同期クロック再生回路に
関するものである。
ックを再生する回路に関するもので、特に自己同期可能
な変調方式により変調されたディジタル信号から同期ク
ロックを抽出するために用いる同期クロック再生回路に
関するものである。
【0002】
【従来の技術】入力信号から同期クロックを抽出して再
生する同期クロック再生回路として、通常PLL(フェ
イズロックドループ)回路が用いられる。これは、入力
信号と再生クロック信号の位相差を検出して、これが零
または一定値になるように再生クロック信号の周波数ま
たは位相を制御し、正しい同期を得るものである。
生する同期クロック再生回路として、通常PLL(フェ
イズロックドループ)回路が用いられる。これは、入力
信号と再生クロック信号の位相差を検出して、これが零
または一定値になるように再生クロック信号の周波数ま
たは位相を制御し、正しい同期を得るものである。
【0003】PLL回路において、入力信号中のクロッ
ク成分である同期クロックの周波数と、PLL回路が発
生している再生クロック信号の周波数がある範囲を越え
て異なると、正しい同期を得られる状態への引き込みが
不可能または困難になってしまう。そこで、同期クロッ
ク再生回路においては、何らかの引き込み制御回路をP
LL回路とともに備えることが多い。たとえば、再生ク
ロック信号を発生している発振器の発振周波数を掃引す
るなどの方法が一般にとられている。
ク成分である同期クロックの周波数と、PLL回路が発
生している再生クロック信号の周波数がある範囲を越え
て異なると、正しい同期を得られる状態への引き込みが
不可能または困難になってしまう。そこで、同期クロッ
ク再生回路においては、何らかの引き込み制御回路をP
LL回路とともに備えることが多い。たとえば、再生ク
ロック信号を発生している発振器の発振周波数を掃引す
るなどの方法が一般にとられている。
【0004】
【発明が解決しようとする課題】しかしながら、入力デ
ィジタル信号には、同期クロックの純粋な周波数成分の
ほかにスプリアス成分が含まれていることが多く、上記
の方法ではこのスプリアス成分のひとつにPLL回路が
誤って引き込まれてしまう可能性がある。一旦PLL回
路があるスプリアス成分に引き込まれてロックしてしま
うと、このスプリアス成分の強度が低下するか、または
外部から強制的にロック状態を解除するような外乱を与
えない限り、正しい同期クロックの周波数にロックする
ことが不可能となってしまう。また、スプリアス成分に
PLL回路が引き込まれてしまわない場合でも、スプリ
アス成分が外乱となってPLL回路の引き込み過程が不
安定になる可能性がある。
ィジタル信号には、同期クロックの純粋な周波数成分の
ほかにスプリアス成分が含まれていることが多く、上記
の方法ではこのスプリアス成分のひとつにPLL回路が
誤って引き込まれてしまう可能性がある。一旦PLL回
路があるスプリアス成分に引き込まれてロックしてしま
うと、このスプリアス成分の強度が低下するか、または
外部から強制的にロック状態を解除するような外乱を与
えない限り、正しい同期クロックの周波数にロックする
ことが不可能となってしまう。また、スプリアス成分に
PLL回路が引き込まれてしまわない場合でも、スプリ
アス成分が外乱となってPLL回路の引き込み過程が不
安定になる可能性がある。
【0005】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、一定間隔ごとに特定パタンが挿入さ
れているディジタル入力信号と再生クロック信号との位
相を同期させるPLL回路と、該PLL回路を正しい同
期状態に引き込ませるための引き込み制御回路とを有
し、上記引き込み制御回路は、入力ディジタル信号に上
記一定間隔で挿入されている上記特定パタンを検出して
特定パタン検出パルスを発生する回路と、上記特定パタ
ン検出パルスの周波数と再生クロック信号の周波数とを
特定パタンの挿入間隔に対応させて比較する回路とを有
して成り、上記再生クロック信号の周波数に対して上記
特定パタンの挿入間隔から決まる上記特定パタン検出パ
ルス周波数の整数倍になるように制御することによっ
て、目標とする同期クロックの周波数に一致させること
を特徴とするものである。
を解決するために、一定間隔ごとに特定パタンが挿入さ
れているディジタル入力信号と再生クロック信号との位
相を同期させるPLL回路と、該PLL回路を正しい同
期状態に引き込ませるための引き込み制御回路とを有
し、上記引き込み制御回路は、入力ディジタル信号に上
記一定間隔で挿入されている上記特定パタンを検出して
特定パタン検出パルスを発生する回路と、上記特定パタ
ン検出パルスの周波数と再生クロック信号の周波数とを
特定パタンの挿入間隔に対応させて比較する回路とを有
して成り、上記再生クロック信号の周波数に対して上記
特定パタンの挿入間隔から決まる上記特定パタン検出パ
ルス周波数の整数倍になるように制御することによっ
て、目標とする同期クロックの周波数に一致させること
を特徴とするものである。
【0006】また、上記再生クロック信号の周波数が上
記PLL回路の引き込み可能範囲であるか否かの判定回
路を有し、この判定回路の出力に応じ、上記再生クロッ
ク周波数が上記引き込み可能範囲外であるときに上記P
LL回路の制御ループを開き、上記再生クロック周波数
が上記引き込み可能範囲内であるときに上記PLL回路
の制御ループを閉じることを特徴とする。
記PLL回路の引き込み可能範囲であるか否かの判定回
路を有し、この判定回路の出力に応じ、上記再生クロッ
ク周波数が上記引き込み可能範囲外であるときに上記P
LL回路の制御ループを開き、上記再生クロック周波数
が上記引き込み可能範囲内であるときに上記PLL回路
の制御ループを閉じることを特徴とする。
【0007】さらに、上記判定回路の出力に応じ、上記
再生クロック周波数が上記引き込み可能範囲外であると
きに上記引き込み制御回路の制御ループを閉じ、上記再
生クロック周波数が上記引き込み可能範囲内であるとき
に上記引き込み制御回路の制御ループを開くことを特徴
とする。
再生クロック周波数が上記引き込み可能範囲外であると
きに上記引き込み制御回路の制御ループを閉じ、上記再
生クロック周波数が上記引き込み可能範囲内であるとき
に上記引き込み制御回路の制御ループを開くことを特徴
とする。
【0008】
【作用】上記の構成によれば、PLL回路の引き込み過
程においては、入力ディジタル信号に一定間隔で挿入さ
れている特定パタンをまず検出して、その検出パルスの
周波数から再生クロック信号の周波数が目標とする同期
クロックの周波数に一致するように制御される。このよ
うに再生クロック信号の周波数が制御されていること
は、再生クロック信号の周波数がPLL回路の引き込み
可能範囲に入っていることを意味する。したがって、こ
の状態からは、PLL回路は容易に、かつスプリアス成
分に妨げられることなく、正しい同期状態への引き込み
がなされる。
程においては、入力ディジタル信号に一定間隔で挿入さ
れている特定パタンをまず検出して、その検出パルスの
周波数から再生クロック信号の周波数が目標とする同期
クロックの周波数に一致するように制御される。このよ
うに再生クロック信号の周波数が制御されていること
は、再生クロック信号の周波数がPLL回路の引き込み
可能範囲に入っていることを意味する。したがって、こ
の状態からは、PLL回路は容易に、かつスプリアス成
分に妨げられることなく、正しい同期状態への引き込み
がなされる。
【0009】
【実施例】以下、図面を参照しながら、本発明に係るい
くつかの実施例について説明する。
くつかの実施例について説明する。
【0010】まず第1の実施例について述べる。図1
は、本発明を光学式ディジタルビデオディスク再生装置
に応用した際の、第1の実施例の構成を示す図である。
なお、サーボ回路、復号回路など、本発明の動作説明に
不要と思われる部分については図示、説明を省略してあ
る。
は、本発明を光学式ディジタルビデオディスク再生装置
に応用した際の、第1の実施例の構成を示す図である。
なお、サーボ回路、復号回路など、本発明の動作説明に
不要と思われる部分については図示、説明を省略してあ
る。
【0011】図1において、クロック再生を行う対象で
あるディジタル信号は、ディスク1より光ピックアップ
2を用いて再生される。上記ディスク1に記録されてい
る信号は、動画又は/及び静止画又は/及び音声の情報
をディジタル信号に変換し、さらに自己同期可能な変調
方式により変調したディジタル信号である。
あるディジタル信号は、ディスク1より光ピックアップ
2を用いて再生される。上記ディスク1に記録されてい
る信号は、動画又は/及び静止画又は/及び音声の情報
をディジタル信号に変換し、さらに自己同期可能な変調
方式により変調したディジタル信号である。
【0012】この変調方式の一具体例としては、1と1
との間の0の連続が、4個以上22個以下に制限されて
いる、いわゆる(4,22)RLL(Run Leng
thLimitted)変調を挙げることができる。こ
の(4,22)RLLは、同期クロックの周波数成分以
外に多くのスプリアス成分を持つ。実際のディスクにお
いては、このような変調された符号の1で論理反転があ
り、0では論理反転のない形式、すなわちNRZIのか
たちで記録されている。
との間の0の連続が、4個以上22個以下に制限されて
いる、いわゆる(4,22)RLL(Run Leng
thLimitted)変調を挙げることができる。こ
の(4,22)RLLは、同期クロックの周波数成分以
外に多くのスプリアス成分を持つ。実際のディスクにお
いては、このような変調された符号の1で論理反転があ
り、0では論理反転のない形式、すなわちNRZIのか
たちで記録されている。
【0013】また、一定間隔ごとに、たとえば図2のよ
うに、Tを変調後のクロック(いわゆるチャンネルクロ
ック)の周期として、23Tと24Tの連続からなる特
定のパタンAが挿入されている。
うに、Tを変調後のクロック(いわゆるチャンネルクロ
ック)の周期として、23Tと24Tの連続からなる特
定のパタンAが挿入されている。
【0014】ここでは以下一定間隔ごとに挿入されてい
る、図2で示すような特定パタンAをシンクパタンと呼
ぶ。また、以下図2に示すように、一つのシンクパタン
の先頭から次のシンクパタンの先頭までの間隔Bを同期
クロック数でNとする。Nはたとえば2030なる値を
とる。
る、図2で示すような特定パタンAをシンクパタンと呼
ぶ。また、以下図2に示すように、一つのシンクパタン
の先頭から次のシンクパタンの先頭までの間隔Bを同期
クロック数でNとする。Nはたとえば2030なる値を
とる。
【0015】光ピックアップ2により検出された信号
は、エッジ検出回路3に入力される。エッジ検出回路3
は、再生信号の上昇および下降エッジを検出してパルス
を発生するものである。エッジ検出回路3により検出さ
れたエッジのパルスは、PLL回路10および引き込み
制御回路20への入力ディジタル信号となる。上記PL
L回路10においては、電圧制御発振器15の出力であ
る再生クロック信号と入力ディジタル信号の位相差を、
または位相差及び周波数差を検出して、この差に応じた
信号を出力する位相比較器11が設けられ、この差信号
がループフィルタ12に入力される。ループフィルタ1
2の出力はスイッチ13と加算器14を通じて電圧制御
発振器15の制御入力端子に印加されて、電圧制御発振
器15の発振周波数がこの制御電圧レベルに応じて可変
され、出力である再生クロック信号と入力信号の位相差
が零または一定値になるように制御がなされる。
は、エッジ検出回路3に入力される。エッジ検出回路3
は、再生信号の上昇および下降エッジを検出してパルス
を発生するものである。エッジ検出回路3により検出さ
れたエッジのパルスは、PLL回路10および引き込み
制御回路20への入力ディジタル信号となる。上記PL
L回路10においては、電圧制御発振器15の出力であ
る再生クロック信号と入力ディジタル信号の位相差を、
または位相差及び周波数差を検出して、この差に応じた
信号を出力する位相比較器11が設けられ、この差信号
がループフィルタ12に入力される。ループフィルタ1
2の出力はスイッチ13と加算器14を通じて電圧制御
発振器15の制御入力端子に印加されて、電圧制御発振
器15の発振周波数がこの制御電圧レベルに応じて可変
され、出力である再生クロック信号と入力信号の位相差
が零または一定値になるように制御がなされる。
【0016】引き込み制御回路20においては、入力デ
ィジタル信号はシンクパタン検出回路21に入力され
る。このシンクパタン検出回路21は、上記シンクパタ
ンを検出するとシンクパルスを発生するものである。電
圧制御発振器15の出力である再生クロック信号の周波
数によらずシンクパタンを検出できるような構成をと
る。
ィジタル信号はシンクパタン検出回路21に入力され
る。このシンクパタン検出回路21は、上記シンクパタ
ンを検出するとシンクパルスを発生するものである。電
圧制御発振器15の出力である再生クロック信号の周波
数によらずシンクパタンを検出できるような構成をと
る。
【0017】このシンクパルスは周波数比較器22に入
力される。さらに、再生クロック信号が1/N分周器2
3に入力され、再生クロック信号の周波数を1/Nとし
た出力信号がこの1/N分周器23から出力され、周波
数比較器22に入力される。この周波数比較器22にお
いて、シンクパルスの周波数と、再生クロック信号のN
分の1の周波数との比較が行われる。この周波数差に応
じた信号が周波数比較器22から出力され、ループフィ
ルタ24に入力される。ループフィルタ24の出力は加
算器13を通じてやはり電圧制御発振器15の制御入力
端子に印加されて、15の発振周波数がこの制御電圧レ
ベルに応じて可変され、出力である再生クロック信号の
周波数のN分の1と入力ディジタル信号から抽出された
シンクパルスの周波数とが一致するように制御がなされ
る。
力される。さらに、再生クロック信号が1/N分周器2
3に入力され、再生クロック信号の周波数を1/Nとし
た出力信号がこの1/N分周器23から出力され、周波
数比較器22に入力される。この周波数比較器22にお
いて、シンクパルスの周波数と、再生クロック信号のN
分の1の周波数との比較が行われる。この周波数差に応
じた信号が周波数比較器22から出力され、ループフィ
ルタ24に入力される。ループフィルタ24の出力は加
算器13を通じてやはり電圧制御発振器15の制御入力
端子に印加されて、15の発振周波数がこの制御電圧レ
ベルに応じて可変され、出力である再生クロック信号の
周波数のN分の1と入力ディジタル信号から抽出された
シンクパルスの周波数とが一致するように制御がなされ
る。
【0018】引き込み可能判定回路30は、出力である
再生クロック信号の周波数がPLL回路10の引き込み
得る周波数範囲に入っているか否かを判定する回路であ
る。判定結果はスイッチ13の制御入力に印加され、引
き込み可能範囲内である場合にはスイッチ13は閉じら
れ、引き込み可能範囲外である場合にはスイッチ13は
開かれる。
再生クロック信号の周波数がPLL回路10の引き込み
得る周波数範囲に入っているか否かを判定する回路であ
る。判定結果はスイッチ13の制御入力に印加され、引
き込み可能範囲内である場合にはスイッチ13は閉じら
れ、引き込み可能範囲外である場合にはスイッチ13は
開かれる。
【0019】引き込み可能範囲内であるかどうかの判定
は、種々の方法が考えられるが、たとえば再生クロック
信号で入力ディジタル信号をサンプリングして、特定の
パタンがある一定の頻度以上で発見できるかどうかを判
定することで実現できる。特定のパタンとしてはシンク
パタンなどを用いることができる。
は、種々の方法が考えられるが、たとえば再生クロック
信号で入力ディジタル信号をサンプリングして、特定の
パタンがある一定の頻度以上で発見できるかどうかを判
定することで実現できる。特定のパタンとしてはシンク
パタンなどを用いることができる。
【0020】これらの構成要素からなるクロック再生回
路により再生された同期クロックは、エッジパルスとと
もに図示しない復調回路等に供給され、ディスクに記録
された情報の復調等に使用される。
路により再生された同期クロックは、エッジパルスとと
もに図示しない復調回路等に供給され、ディスクに記録
された情報の復調等に使用される。
【0021】図1の回路の動作を次に説明する。まず、
入力ディジタル信号が入力され始めてから再生クロック
信号の同期がなされるまでの引き込み過程について述べ
る。
入力ディジタル信号が入力され始めてから再生クロック
信号の同期がなされるまでの引き込み過程について述べ
る。
【0022】PLL回路10の引き込みがなされておら
ず、電圧制御発振器15の出力である再生クロック信号
の周波数がPLL回路10の引き込み可能範囲からずれ
ている場合、引き込み可能判定回路30の出力によりス
イッチ13は開かれる。このときは、引き込み制御回路
20の出力のみにより電圧制御発振器15が制御され
る。
ず、電圧制御発振器15の出力である再生クロック信号
の周波数がPLL回路10の引き込み可能範囲からずれ
ている場合、引き込み可能判定回路30の出力によりス
イッチ13は開かれる。このときは、引き込み制御回路
20の出力のみにより電圧制御発振器15が制御され
る。
【0023】入力ディジタル信号からシンクパタン検出
回路21はシンクパタンを検出し、シンクパルスを出力
する。また、電圧制御発振器15の出力である再生クロ
ック信号から1/N分周器23は、再生クロック信号の
1/Nの周波数を有する出力信号を生成する。このシン
クパルスと再生クロック信号の1/Nの周波数を有する
出力信号とが、周波数比較器22に入力される。周波数
比較器22、1/N分周器23、ループフィルタ24、
加算器14及び電圧制御発振器15により構成される制
御ループにより、電圧制御発振器15の出力である再生
クロック信号の周波数はシンクパルスの周波数のN倍に
一致するように制御される。再生クロック信号の周波数
がシンクパルスの周波数のN倍にほぼ一致すると、引き
込み可能判定回路30はPLL回路10が引き込み可能
であるとの判定を行い、スイッチ13を閉じる。PLL
回路10は引き込み過程を開始するが、すでに引き込み
制御回路により正しい引き込みが可能な範囲に再生クロ
ック信号の周波数が制御されているため、常に正しい引
き込みが行われ、以後は入力ディジタル信号に正しく同
期した再生クロック信号を出力する。
回路21はシンクパタンを検出し、シンクパルスを出力
する。また、電圧制御発振器15の出力である再生クロ
ック信号から1/N分周器23は、再生クロック信号の
1/Nの周波数を有する出力信号を生成する。このシン
クパルスと再生クロック信号の1/Nの周波数を有する
出力信号とが、周波数比較器22に入力される。周波数
比較器22、1/N分周器23、ループフィルタ24、
加算器14及び電圧制御発振器15により構成される制
御ループにより、電圧制御発振器15の出力である再生
クロック信号の周波数はシンクパルスの周波数のN倍に
一致するように制御される。再生クロック信号の周波数
がシンクパルスの周波数のN倍にほぼ一致すると、引き
込み可能判定回路30はPLL回路10が引き込み可能
であるとの判定を行い、スイッチ13を閉じる。PLL
回路10は引き込み過程を開始するが、すでに引き込み
制御回路により正しい引き込みが可能な範囲に再生クロ
ック信号の周波数が制御されているため、常に正しい引
き込みが行われ、以後は入力ディジタル信号に正しく同
期した再生クロック信号を出力する。
【0024】次に、何らかの外乱によりPLL回路10
の同期がはずれた場合の動作を述べる。この場合、電圧
制御発振器15の出力である再生クロック信号の周波数
がPLL回路10の引き込み可能範囲からはずれなけれ
ばPLL回路10のみにより正しく再引き込みが行われ
る。このとき引き込み制御回路20は、シンクパルスの
周波数と再生クロック信号の周波数のN分の1との差が
小さいことから、電圧制御発振器15の制御に余り寄与
しない。
の同期がはずれた場合の動作を述べる。この場合、電圧
制御発振器15の出力である再生クロック信号の周波数
がPLL回路10の引き込み可能範囲からはずれなけれ
ばPLL回路10のみにより正しく再引き込みが行われ
る。このとき引き込み制御回路20は、シンクパルスの
周波数と再生クロック信号の周波数のN分の1との差が
小さいことから、電圧制御発振器15の制御に余り寄与
しない。
【0025】電圧制御発振器15の出力である再生クロ
ック信号の周波数がPLL回路10の引き込み可能範囲
からはずれると、引き込み可能判定回路30は引き込み
可能範囲外との判定を行い、スイッチ13を開く。この
ときはシンクパルスの周波数と再生クロック信号の周波
数のN分の1との差がなくなるように引き込み制御回路
20が電圧制御発振器15を制御し、上に述べた引き込
み過程を再び繰り返す。
ック信号の周波数がPLL回路10の引き込み可能範囲
からはずれると、引き込み可能判定回路30は引き込み
可能範囲外との判定を行い、スイッチ13を開く。この
ときはシンクパルスの周波数と再生クロック信号の周波
数のN分の1との差がなくなるように引き込み制御回路
20が電圧制御発振器15を制御し、上に述べた引き込
み過程を再び繰り返す。
【0026】次に第2の実施例について述べる。第1の
実施例においては、位相比較器の誤差出力と周波数比較
器の誤差出力を別個のループフィルタに入力している
が、第2の実施例では、各比較器の誤差出力を加算して
から単一のループフィルタに入力するような構成を考え
る。
実施例においては、位相比較器の誤差出力と周波数比較
器の誤差出力を別個のループフィルタに入力している
が、第2の実施例では、各比較器の誤差出力を加算して
から単一のループフィルタに入力するような構成を考え
る。
【0027】この場合の回路構成を図3に示す。入力デ
ィジタル信号はPLL回路40、引き込み制御回路50
及び引き込み可能判定回路30に入力される。PLL回
路40においては、入力ディジタル信号と電圧制御発振
器15の出力である再生クロック信号の位相差が位相比
較器11で比較され、この差信号が、スイッチ41、加
算器42を経てループフィルタ12に入力される。ルー
プフィルタ12の出力は電圧制御発振器15の制御入力
に印加される。引き込み制御回路50においては入力デ
ィジタル信号はシンクパタン検出回路21に入力され、
ここでシンクパタンを検出する。さらに、電圧制御発振
器15の出力である再生クロック信号が1/N分周器2
3に入力され、ここで再生クロック信号の周波数を1/
Nとした出力信号がこの1/N分周器23から出力さ
れ、周波数比較器22に入力される。そして、シンクパ
ルスの周波数と電圧制御発振器15の出力である再生ク
ロック信号の周波数のN分の1とが周波数比較器22で
比較され、この差信号が加算器42に入力される。
ィジタル信号はPLL回路40、引き込み制御回路50
及び引き込み可能判定回路30に入力される。PLL回
路40においては、入力ディジタル信号と電圧制御発振
器15の出力である再生クロック信号の位相差が位相比
較器11で比較され、この差信号が、スイッチ41、加
算器42を経てループフィルタ12に入力される。ルー
プフィルタ12の出力は電圧制御発振器15の制御入力
に印加される。引き込み制御回路50においては入力デ
ィジタル信号はシンクパタン検出回路21に入力され、
ここでシンクパタンを検出する。さらに、電圧制御発振
器15の出力である再生クロック信号が1/N分周器2
3に入力され、ここで再生クロック信号の周波数を1/
Nとした出力信号がこの1/N分周器23から出力さ
れ、周波数比較器22に入力される。そして、シンクパ
ルスの周波数と電圧制御発振器15の出力である再生ク
ロック信号の周波数のN分の1とが周波数比較器22で
比較され、この差信号が加算器42に入力される。
【0028】なお、本発明は、上記第1及び第2の実施
例に限定されるものではなく、PLL回路が引込み可能
になったところでPLL回路のループを閉じ、引き込み
制御回路の信号と加算して電圧制御発振器の制御を行う
方法のほかに、例えば、PLLが引き込み可能になった
ら電圧制御発振器の制御入力をPLL回路からの信号の
みにして引き込み制御回路の信号を切ってしまう、逆に
切り替えを一切なくして引き込み過程でもPLL回路か
らの制御信号と引き込み制御回路からの制御信号が加算
されて電圧制御発振器に入力される、などの構成をとる
ことも可能である。
例に限定されるものではなく、PLL回路が引込み可能
になったところでPLL回路のループを閉じ、引き込み
制御回路の信号と加算して電圧制御発振器の制御を行う
方法のほかに、例えば、PLLが引き込み可能になった
ら電圧制御発振器の制御入力をPLL回路からの信号の
みにして引き込み制御回路の信号を切ってしまう、逆に
切り替えを一切なくして引き込み過程でもPLL回路か
らの制御信号と引き込み制御回路からの制御信号が加算
されて電圧制御発振器に入力される、などの構成をとる
ことも可能である。
【0029】
【発明の効果】本発明に係る同期クロック再生装置は、
一定間隔ごとに特定パタンが挿入されているディジタル
入力信号と再生クロック信号との位相を同期させるPL
L回路と、該PLL回路を正しい同期状態に引き込ませ
るための引き込み制御回路とを有するので、PLL回路
の引き込み時に、入力ディジタル信号に一定間隔で挿入
された特定パタンから再生クロック信号の周波数成分を
目標とする同期クロックの周波数にほぼ一致させるとい
う方法をとっていることから、入力信号が同期クロック
の成分以外にスプリアス成分を持つ場合でも、そのスプ
リアス成分ににPLL回路がロックしてしまうことを未
然に防ぐことができ、常に正しい同期クロック成分への
ロックがなされる、という効果を得ることができる。
一定間隔ごとに特定パタンが挿入されているディジタル
入力信号と再生クロック信号との位相を同期させるPL
L回路と、該PLL回路を正しい同期状態に引き込ませ
るための引き込み制御回路とを有するので、PLL回路
の引き込み時に、入力ディジタル信号に一定間隔で挿入
された特定パタンから再生クロック信号の周波数成分を
目標とする同期クロックの周波数にほぼ一致させるとい
う方法をとっていることから、入力信号が同期クロック
の成分以外にスプリアス成分を持つ場合でも、そのスプ
リアス成分ににPLL回路がロックしてしまうことを未
然に防ぐことができ、常に正しい同期クロック成分への
ロックがなされる、という効果を得ることができる。
【0030】
【図1】本発明の一実施例による同期クロック再生回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図2】ディスク上に記録された信号に一定間隔で特定
パタンが挿入されていることを示す図である。
パタンが挿入されていることを示す図である。
【図3】本発明の他の実施例による同期クロック再生回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
1・・・ディスク 2・・・光ピックアップ 3・・・エッジ検出回路 10,40・・・PLL回路 11・・・位相比較器 12,24・・・ループフィルタ 13,41・・・スイッチ 14,42・・・加算器 15・・・電圧制御発振器 20,50・・・引き込み制御回路 21・・・シンクパタン検出回路 22・・・周波数比較器 23・・・1/N分周器 30・・・引き込み可能判定回路
Claims (3)
- 【請求項1】自己同期可能な変調方式で変調されかつ一
定間隔ごとに特定パタンが挿入されているディジタル入
力信号と再生クロック信号との位相を同期させるPLL
回路と、 該PLL回路を正しい同期状態に引き込ませるための引
き込み制御回路とを有し、 上記引き込み制御回路は、 入力ディジタル信号に上記一定間隔で挿入されている上
記特定パタンを検出して特定パタン検出パルスを発生す
る回路と、 上記特定パタン検出パルスの周波数と再生クロック信号
の周波数とを特定パタンの挿入間隔に対応させて比較す
る回路とを有して成り、 上記再生クロック信号の周波数に対して上記特定パタン
の挿入間隔から決まる上記特定パタン検出パルス周波数
の整数倍になるように制御することを特徴とする同期ク
ロック再生回路。 - 【請求項2】上記再生クロック信号の周波数が上記PL
L回路の引き込み可能範囲であるか否かの判定回路を有
し、 この判定回路の出力に応じ、上記再生クロック周波数が
上記引き込み可能範囲外であるときに上記PLL回路の
制御ループを開き、上記再生クロック周波数が上記引き
込み可能範囲内であるときに上記PLL回路の制御ルー
プを閉じることを特徴とする請求項1項記載の同期クロ
ック再生回路。 - 【請求項3】上記判定回路の出力に応じ、上記再生クロ
ック周波数が上記引き込み可能範囲外であるときに上記
引き込み制御回路の制御ループを閉じ、上記再生クロッ
ク周波数が上記引き込み可能範囲内であるときに上記引
き込み制御回路の制御ループを開くことを特徴とする請
求項1または2記載の同期クロック再生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5129786A JPH06338790A (ja) | 1993-05-31 | 1993-05-31 | 同期クロック再生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5129786A JPH06338790A (ja) | 1993-05-31 | 1993-05-31 | 同期クロック再生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06338790A true JPH06338790A (ja) | 1994-12-06 |
Family
ID=15018199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5129786A Withdrawn JPH06338790A (ja) | 1993-05-31 | 1993-05-31 | 同期クロック再生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06338790A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6496555B1 (en) | 1998-07-22 | 2002-12-17 | Nec Corporation | Phase locked loop |
JP2011030058A (ja) * | 2009-07-28 | 2011-02-10 | Renesas Electronics Corp | クロックデータリカバリ回路及び表示装置 |
-
1993
- 1993-05-31 JP JP5129786A patent/JPH06338790A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6496555B1 (en) | 1998-07-22 | 2002-12-17 | Nec Corporation | Phase locked loop |
JP2011030058A (ja) * | 2009-07-28 | 2011-02-10 | Renesas Electronics Corp | クロックデータリカバリ回路及び表示装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |