JPH06338609A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH06338609A JPH06338609A JP12765293A JP12765293A JPH06338609A JP H06338609 A JPH06338609 A JP H06338609A JP 12765293 A JP12765293 A JP 12765293A JP 12765293 A JP12765293 A JP 12765293A JP H06338609 A JPH06338609 A JP H06338609A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に高耐圧，高精度を要求されるＭＩＳ−Ｔｒ
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a MIS-Tr requiring high breakdown voltage and high accuracy.
Manufacturing method.
【０００２】[0002]
【従来の技術】従来型の多重イオン注入を利用したソー
ス，ドレイン拡散層を利用した例（図１）では、特開昭
６１−１２５０８５号公報の様にフィールド酸化膜２と
ゲート酸化膜３を形成した後に、パンチスルー防止用の
ｐ+ 拡散層８をイオン注入にて形成し、ｐｏｌｙ−ｓｉ
ゲート電極４を成長させ、パターニングを行なう。この
ｐｏｌｙ−ｓｉゲート電極４と厚い酸化膜であるフィー
ルド酸化膜２をマスクとして低濃度ソース，ドレイン形
成用の低濃度イオン注入を飛程の異なるエネルギーで数
度行う。2. Description of the Related Art In an example (FIG. 1) utilizing a source / drain diffusion layer utilizing conventional multiple ion implantation, a field oxide film 2 and a gate oxide film 3 are formed as in JP-A-61-225085. After the formation, the p + diffusion layer 8 for preventing punch-through is formed by ion implantation, and the poly-si layer is formed.
The gate electrode 4 is grown and patterned. Using the poly-si gate electrode 4 and the field oxide film 2 which is a thick oxide film as a mask, low-concentration ion implantation for forming low-concentration sources and drains is performed several times with energy having different ranges.
【０００３】次に、全面に酸化膜を成長させ、異方性ド
ライエッチングにより、ゲート電極の側壁のみに側壁酸
化膜５を残す。この後により深い飛程で拡散係数のより
低いイオン注入を行なった後、活性化用の熱処理を行な
う。ころにより、低濃度で深いｎ- 低濃度ソース，ドレ
イン拡散層７の下方にｎ+ 高濃度ソース，ドレイン拡散
層６を包含し、ゲート電極方向には、側壁酸化膜５によ
り、Ｌb のオフセット長を持つ構成をしている。Next, an oxide film is grown on the entire surface, and the sidewall oxide film 5 is left only on the sidewall of the gate electrode by anisotropic dry etching. After this, ion implantation with a lower diffusion coefficient is performed in a deeper range, and then heat treatment for activation is performed. Depending on the roller, the n + high concentration source and drain diffusion layers 6 are included below the low concentration and deep n − low concentration source and drain diffusion layers 7, and the side wall oxide film 5 offsets L b in the gate electrode direction. It has a long structure.
【０００４】よって、ソースドレイン拡散層の表面近傍
は低濃度であるため、ドレイン電界が緩和され、インパ
クトイオン化が発生しにくくなり、信頼性を向上する。Therefore, since the concentration in the vicinity of the surface of the source / drain diffusion layer is low, the drain electric field is relaxed, impact ionization hardly occurs, and reliability is improved.
【０００５】また、低濃度拡散層を用いるということで
高抵抗となることを特徴とするために、高濃度拡散層を
低濃度拡散層の下方に形成する。Further, the high concentration diffusion layer is formed below the low concentration diffusion layer in order to provide a high resistance by using the low concentration diffusion layer.
【０００６】さらに、高濃度拡散層が直接サブストレー
ト１に接続すると耐圧低下となるため高濃度拡散層は低
濃度拡散層中に包含する。Further, if the high-concentration diffusion layer is directly connected to the substrate 1, the breakdown voltage is lowered, so the high-concentration diffusion layer is included in the low-concentration diffusion layer.
【０００７】欠点としては、ソース・ドレイン拡散層の
底部が高濃度であるためにゲートの効果が弱いためパン
チスルーが発生しやすいが、ｐ+ 拡散層８を設けること
で解決している。The disadvantage is that punch-through is likely to occur because the effect of the gate is weak because the bottom of the source / drain diffusion layer has a high concentration, but it is solved by providing the p + diffusion layer 8.
【０００８】[0008]
【発明が解決しようとする課題】この従来の多重イオン
注入を利用したソース，ドレイン拡散層を利用したＭＩ
Ｓ−Ｔｒは基本的に低圧（〜７〔Ｖ〕）用である。The MI using the source / drain diffusion layers utilizing the conventional multiple ion implantation.
S-Tr is basically for low voltage (up to 7 [V]).
【０００９】これは第１にオフセット長ＬD はゲート電
極の厚さによりほぼ決定され、１μｍ未満である。第２
に高濃度層が低濃度層の内側に１μｍ未満に存在する構
造では、１５Ｖ以上のＭＩＳ−Ｔｒには用いることがで
きないということによる。This is because the offset length L D is substantially determined by the thickness of the gate electrode and is less than 1 μm. Second
This is because the structure in which the high concentration layer is less than 1 μm inside the low concentration layer cannot be used for MIS-Tr of 15 V or higher.
【００１０】[0010]
【課題を解決するための手段】本発明の高耐圧，高精度
ＭＩＳ−Ｔｒは、深い低濃度ドレイン層を形成するため
に、低濃度イオン注入を飛程の異なるエネルギーを数度
行なう工程と、汚性化用の熱処理と、浅い高濃度拡散層
を形成するためのマスク材としてパターニングされたフ
ォトレジスト及びフィールド酸化膜又は、パターニング
されたフォトレジストのみを用いたイオン注入工程とそ
の汚性化用の熱処理を工程を用いている。The high breakdown voltage, high precision MIS-Tr of the present invention comprises: a step of performing low concentration ion implantation several times with different energies in order to form a deep low concentration drain layer; Heat treatment for soiling, ion-implantation process using patterned photoresist and field oxide film as a mask material for forming a shallow high-concentration diffusion layer, or patterned photoresist and its soiling The heat treatment of the process is used.
【００１１】[0011]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【００１２】図１乃至図６は本発明の一実施例による半
導体チップの製造工程を示す断面図である。このチップ
製造に当たっては、図１のように、まずＮ型シリコン基
板９を選択酸化して素子分離用のフィールド酸化膜２を
形成し、ゲート酸化膜３を全面酸化により形成する。さ
らに、多結晶シリコン（以下ｐｏｌｙ−ｓｉと略す）を
気相成長法（以下ＣＶＤ法と略す）により全面成長し、
フォトエッチング技術及び異方性ドライエッチング技術
により、ｐｏｌｙ−ｓｉをパターニングする。1 to 6 are sectional views showing the steps of manufacturing a semiconductor chip according to an embodiment of the present invention. In the manufacture of this chip, as shown in FIG. 1, first, the N-type silicon substrate 9 is selectively oxidized to form a field oxide film 2 for element isolation, and a gate oxide film 3 is entirely oxidized. Further, polycrystalline silicon (hereinafter abbreviated as poly-si) is entirely grown by a vapor phase growth method (hereinafter abbreviated as CVD method),
The poly-si is patterned by the photo etching technique and the anisotropic dry etching technique.
【００１３】その後図２の様にｐｏｌｙ−ｓｉゲート電
極４とフィールド酸化膜２をマスクとして７０〜１００
ｋｅｖのエネルギーにてドーズ量１Ｅ１２〜８Ｅ１２程
度の第１低濃度ソース，ドレインボロンイオン注入を行
なう。次に図１（ｂ）の通り、重ねて３０〜５０ｋｅｖ
のエネルギーにて同ドーズ量（１Ｅ１２８Ｅ１２）程度
の第２低濃度ソース，ドレインボロンイオン注入を行な
う。Thereafter, as shown in FIG. 2, 70 to 100 are used with the poly-si gate electrode 4 and the field oxide film 2 as a mask.
First low-concentration source / drain boron ion implantation with a dose amount of about 1E12 to 8E12 is performed with energy of kev. Next, as shown in FIG.
The second low-concentration source / drain boron ion implantation with the same dose amount (1E128E12) is performed with the above energy.
【００１４】その後イオン注入種の汚性化のための熱処
理を１０００℃１０〜２０分程度行なう（図３）。Thereafter, a heat treatment for making the ion-implanted species dirty is performed at 1000 ° C. for about 10 to 20 minutes (FIG. 3).
【００１５】さらにフォトエッチング技術により、ｐｏ
ｌｙｓｉゲート電極４〜ｐ- 低濃度ソース，ドレイン拡
散層１０に渡り高濃度ソース，ドレインイオン注入マス
クフォトレジスト１１を図１の（ｄ）の様に形成する。
この上から浅い高濃度の拡散層形成様のイオン注入を１
５〜４０ｋｅｖのエネルギーにてドーズ量１Ｅ１５〜１
Ｅ１６程度のボロンイオン注入を選択的に行なう（図
４）。Further, by the photo etching technique, the po
lysi gate electrode 4～P - formed as a lightly doped source, heavily-doped source over a drain diffusion layer 10, a drain ion implantation mask the photoresist 11 of FIG. 1 (d).
Ion implantation like formation of shallow high concentration diffusion layer from above 1
Dose amount 1E15 to 1 with energy of 5 to 40 kev
Boron ion implantation of about E16 is selectively performed (FIG. 4).
【００１６】高濃度ソース，ドレインイオン注入マスク
フォトレジスト１１を除去後高濃度イオン注入の活性化
のための熱処理９００℃１０〜２０分程度行ない、ｐ+
高濃度ソース，ドレイン拡散層１２を形成する（図
５）。これにより、オフセット長ＬD が１μｍ以上あ
り、横方向の拡散層の拡がりが少なく、深い、低濃度の
ソース，ドレイン拡散層が形成できる。After removing the high-concentration source / drain ion implantation mask photoresist 11, a heat treatment for activation of the high-concentration ion implantation is performed at 900 ° C. for about 10 to 20 minutes, and p +
A high concentration source / drain diffusion layer 12 is formed (FIG. 5). As a result, the offset length L D is 1 μm or more, the lateral diffusion layer spread is small, and a deep, low-concentration source / drain diffusion layer can be formed.
【００１７】最後に、層間絶縁膜１４をＣＶＤ法により
全面成長した後にコンタクト用のパターニングを行な
い、Ａｌ配線１５を形成する（図６）。Finally, after the interlayer insulating film 14 is entirely grown by the CVD method, contact patterning is performed to form an Al wiring 15 (FIG. 6).
【００１８】次に本発明の第２の実施例につき図１２乃
至図１８を用いて説明する。Next, a second embodiment of the present invention will be described with reference to FIGS.
【００１９】このチップ製造に当たってはまず図１２に
示すようにＮ型シリコン基板９を選択酸化して素子分離
用のフィールド酸化膜２を形成し、ゲート酸化膜３を全
面酸化により形成し、さらにｐｏｌｙ−ｓｉをＣＶＤ法
により全面成長し、さらに、高融点金属膜をスパッタリ
ング法により重ねて全面に形成し、その後フォトエッチ
ング技術及び異方性ドレイエッチング技術により同時に
パターニングを行ない、ｐｏｌｙ−ｓｉゲート電極４と
高融点金属膜の２層構造のゲート電極を形成する。その
後、ｐｏｌｙ−ｓｉゲート電極４と、イオン注入マスク
効果増大及びゲート電極低抵抗化の効果がある、高融点
金属膜１３の２層構造を持つゲート電極及びフィールド
酸化膜２をマスクとして、１５０〜２００ｋｅｖのエネ
ルギーにてドーズ量１Ｅ１２〜８Ｅ１２程度の第１低濃
度ソース，ドレインイオン注入を行なう。以下同様に図
１３、図１４の様に、第２，第３低濃度ソース，ドレイ
ンイオン注入を各々７０〜１００ｋｅｖのエネルギーに
て同ドーズ量（１Ｅ１２〜８Ｅ１２）程度行なう。In manufacturing this chip, first, as shown in FIG. 12, an N-type silicon substrate 9 is selectively oxidized to form a field oxide film 2 for element isolation, and a gate oxide film 3 is entirely oxidized to form a poly oxide film. -Si is grown over the entire surface by the CVD method, and a refractory metal film is overlaid by the sputtering method to be formed on the entire surface. Thereafter, patterning is simultaneously performed by the photo etching technique and the anisotropic drain etching technique. And a gate electrode having a two-layer structure of a refractory metal film is formed. After that, using the poly-si gate electrode 4 and the gate electrode and the field oxide film 2 having a two-layer structure of the refractory metal film 13 having the effect of increasing the ion implantation mask effect and lowering the resistance of the gate electrode as a mask, First low concentration source / drain ion implantation with a dose amount of about 1E12 to 8E12 is performed with an energy of 200 kev. Similarly, as shown in FIGS. 13 and 14, second and third low-concentration source and drain ion implantations are performed at the same dose amount (1E12 to 8E12) at energies of 70 to 100 kev.
【００２０】その後イオン注入種の汚性化のための熱処
理を１０００℃１０〜２０分程度行なう（図１５）。Thereafter, a heat treatment for making the ion-implanted species dirty is performed at 1000 ° C. for about 10 to 20 minutes (FIG. 15).
【００２１】さらにフォトエッチング技術により、ゲー
ト電極（４，１３）〜ｐ- 低濃度ドレイン拡散層１０′
に渡りフォトレジスト１１を図１６の様に形成する。こ
の上から浅い高濃度の拡散層形成用のイオン注入を１５
〜４０ｋｅｖのエネルギーにて１Ｅ１５〜１Ｅ１６程度
のボロンイオン注入を選択に行なう。Further, by the photo-etching technique, the gate electrodes (4, 13) to p - low concentration drain diffusion layer 10 'are formed.
A photoresist 11 is formed as shown in FIG. Ion implantation for forming a shallow high-concentration diffusion layer is performed from above 15
Boron ion implantation of about 1E15 to 1E16 is selectively performed with an energy of about 40 kev.
【００２２】フォトレジスト１１を除去後高濃度イオン
注入の活性化のための熱処理９００℃１０〜２０分程度
行ない、ｐ+ 高濃度ソース，ドレイン拡散層１２を形成
する（図７）。After removing the photoresist 11, a heat treatment for activating high-concentration ion implantation is performed at 900 ° C. for about 10 to 20 minutes to form p + high-concentration source and drain diffusion layers 12 (FIG. 7).
【００２３】これにより、オフセット長ＬD が１μｍ以
上あり、横方向の拡散層の拡がりが少なく、深い、低濃
度のドレイン拡散層が形成できる。As a result, the offset length L D is 1 μm or more, the lateral diffusion layer does not spread much, and a deep, low-concentration drain diffusion layer can be formed.
【００２４】最後に層間絶縁膜１４をＣＶＤ法により全
面成長した後にコンタクト用のパターニングを行ない、
Ａｌ配線１５を形成する（図１８）。Finally, after the interlayer insulating film 14 is entirely grown by the CVD method, contact patterning is performed.
The Al wiring 15 is formed (FIG. 18).
【００２５】[0025]
【発明の効果】以上説明した用に本発明は、低濃度ソー
ス，ドレイン拡散層用低濃度イオン注入の後に高温長時
間の熱処理を行なわないので、拡散横方向拡がりが小な
くなり低濃度ソース，ドレイン拡散層とゲート電極との
オーバーラップ長が縮まり、ゲートオーバーラップ容量
が低減する（図８参照）。高温長時間の熱処理が無いた
め、低濃度ソース，ドレイン拡散層の接合深さが浅くな
るため、（図９，図１１参照）抵抗の断面積減少とな
り、抵抗値が大きくなるためＭＩＳ−Ｔｒの電流能力が
低下する（図１０参照）。これを防止するために低濃度
ソース，ドレイン拡散層形成用のイオン注入では、飛程
の異なるイオン注入を行ない合成プロファイルを形成す
ることで従来の縦横拡散深さ比に比べ、縦方向に比べ横
方向が極端に小さくできる。この方法を用いる事により
ゲート電極とのオーバーラップ長が少なく、抵抗の断面
積を大きくしたＭＩＳ−Ｔｒが形成することができる。As described above, according to the present invention, since the heat treatment for a long time at a high temperature is not performed after the low-concentration source / drain diffusion layer low-concentration ion implantation, the lateral diffusion in the diffusion is reduced and the low-concentration source / drain is reduced. The overlap length between the diffusion layer and the gate electrode is reduced, and the gate overlap capacitance is reduced (see FIG. 8). Since there is no heat treatment at high temperature for a long time, the junction depth of the low-concentration source / drain diffusion layers becomes shallow (see FIGS. 9 and 11), which reduces the cross-sectional area of the resistance and increases the resistance value. The current capability decreases (see FIG. 10). To prevent this, in ion implantation for forming low-concentration source / drain diffusion layers, ion implantation with different ranges is performed to form a composite profile, so that compared to the conventional vertical / horizontal diffusion depth ratio The direction can be extremely small. By using this method, an MIS-Tr having a small overlap length with the gate electrode and a large resistance cross-sectional area can be formed.
【図１】本発明の１実施例による一工程の断面図であ
る。FIG. 1 is a cross-sectional view of a step according to an embodiment of the present invention.
【図２】本発明の１実施例による一工程の断面図であ
る。FIG. 2 is a sectional view of a step according to an embodiment of the present invention.
【図３】本発明の１実施例による一工程の断面図であ
る。FIG. 3 is a sectional view of a step according to an embodiment of the present invention.
【図４】本発明の１実施例による一工程の断面図であ
る。FIG. 4 is a sectional view of a step according to an embodiment of the present invention.
【図５】本発明の１実施例による一工程の断面図であ
る。FIG. 5 is a sectional view of a step according to an embodiment of the present invention.
【図６】本発明の１実施例のよる一工程の断面図であ
る。FIG. 6 is a sectional view of a step according to the embodiment of the present invention.
【図７】従来型のチップ断面図。FIG. 7 is a cross-sectional view of a conventional chip.
【図８】本発明の多重イオン注入による低濃度ソースド
レイン拡散層の合成プロファイル。FIG. 8 is a synthesis profile of a low concentration source / drain diffusion layer by multiple ion implantation of the present invention.
【図９】本発明の多重イオン注入による低濃度ソースド
レイン拡散層プロファイルと同一耐圧の１回打ち，及び
高温長時間熱処理を行なった場合のプロファイル比較。FIG. 9 is a profile comparison of a low-concentration source / drain diffusion layer profile by multiple ion implantation according to the present invention, one-time implantation of the same breakdown voltage, and high-temperature long-time heat treatment.
【図１０】本発明の多重イオン注入による低濃度ソー
ス，ドレイン拡散層を持つＭＩＳ−Ｔｒの耐圧抵抗率特
性に対する１回打ち，及び高温長時間熱処理を行なった
場合の比較。FIG. 10 is a comparison of the MIS-Tr having a low-concentration source / drain diffusion layer formed by multiple ion implantation according to the present invention, which is subjected to a single shot and a high-temperature long-time heat treatment.
【図１１】本発明の多重イオン注入による低濃度ソー
ス，ドレイン拡散層を持つＭＩＳ−Ｔｒの耐圧接合の深
さ特性に対する１回打ち，及び高温長時間熱処理を行な
った場合の比較。FIG. 11 is a comparison of the depth characteristics of a MIS-Tr having a low-concentration source / drain diffusion layer formed by multiple ion implantation according to the present invention with respect to the depth characteristics of a breakdown voltage junction, and a case of performing high-temperature long-time heat treatment.
【図１２】本発明の第２の実施例を示す一工程の断面
図。FIG. 12 is a sectional view of a step showing the second embodiment of the present invention.
【図１３】本発明の第２の実施例を示す一工程の断面
図。FIG. 13 is a sectional view of a step showing the second embodiment of the present invention.
【図１４】本発明の第２の実施例を示す一工程の断面
図。FIG. 14 is a sectional view of a step showing the second embodiment of the present invention.
【図１５】本発明の第２の実施例を示す一工程の断面
図。FIG. 15 is a sectional view of a step showing the second embodiment of the present invention.
【図１６】本発明の第２の実施例を示す一工程の断面
図。FIG. 16 is a sectional view of a step showing the second embodiment of the present invention.
【図１７】本発明の第２の実施例を示す一工程の断面
図。FIG. 17 is a sectional view of a step showing the second embodiment of the present invention.
【図１８】本発明の第２の実施例を示す一工程の断面
図。FIG. 18 is a sectional view of a step showing the second embodiment of the present invention.
１ Ｐ型基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 側壁酸化膜 ６ ｎ+ 高濃度ソース，ドレイン拡散層 ７ ｎ- 低濃度ソース，ドレイン拡散層 ８ パンチスルー防止用ｐ+ 拡散層 ９ Ｎ型基板 １０，１０′ ｐ- 低濃度ソース，ドレイン拡散層 １１ 高濃度ソース，ドレインイオン注入マスクフォ
トレジスト １２ ｐ+ 高濃度ソース，ドレイン拡散層 １３ 高融点金属膜 １４ 層間絶縁膜 １５ Ａｌ配線1 P-type substrate 2 Field oxide film 3 Gate oxide film 4 Gate electrode 5 Side wall oxide film 6 n + High concentration source / drain diffusion layer 7 n − Low concentration source / drain diffusion layer 8 P + diffusion layer for punch-through prevention 9 N Mold substrate 10, 10 'p - Low concentration source, drain diffusion layer 11 High concentration source, drain Ion implantation mask photoresist 12 p + High concentration source, drain diffusion layer 13 Refractory metal film 14 Interlayer insulating film 15 Al wiring
Claims (2)
絶縁膜を設け、その周囲を厚い絶縁膜で囲まれた領域を
横断するするパターン下されたゲート電極が存在するメ
タル・インシュレーター・セミコンダクタートランジス
ター（以下ＭＩＳ−Ｔｒと略す。）において、高耐圧を
実現する低濃度ソース，ドレイン拡散層を形成するため
に、イオン注入時に飛程の異なる多重イオン注入を行な
い、その後の熱処理はイオン注入種の活性化程度に押え
た深い低濃度ソースドレイン拡散層が存在しコンタクト
用の浅い高濃度拡散層をゲート電極から離間した箇所に
選択的にイオン注入することにより形成することを特徴
とする半導体装置の製造方法。1. A metal insulator semiconductor in which a gate insulating film is provided on the surface of a semiconductor substrate of the first conductivity type, and a patterned gate electrode crosses a region surrounded by a thick insulating film. In a transistor (hereinafter abbreviated as MIS-Tr), in order to form a low-concentration source / drain diffusion layer that realizes a high breakdown voltage, multiple ion implantation with different ranges is performed at the time of ion implantation, and the subsequent heat treatment is performed by ion implantation. Semiconductor device characterized in that there is a deep low-concentration source / drain diffusion layer suppressed to the degree of activation and a shallow high-concentration diffusion layer for contact is selectively ion-implanted at a position separated from the gate electrode. Manufacturing method.
が、前記ゲート電極下り１μｍ以上離れていることを特
徴とする請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the shallow high-concentration diffusion layer for contact is separated from the gate electrode by 1 μm or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12765293A JPH06338609A (en) | 1993-05-31 | 1993-05-31 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12765293A JPH06338609A (en) | 1993-05-31 | 1993-05-31 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338609A true JPH06338609A (en) | 1994-12-06 |
Family
ID=14965393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12765293A Pending JPH06338609A (en) | 1993-05-31 | 1993-05-31 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338609A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298187A (en) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | Manufacturing method for high-voltage transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61242079A (en) * | 1985-04-19 | 1986-10-28 | Nec Corp | Manufacture of mos type semiconductor element |
-
1993
- 1993-05-31 JP JP12765293A patent/JPH06338609A/en active Pending
Patent Citations (1)
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| JPS61242079A (en) * | 1985-04-19 | 1986-10-28 | Nec Corp | Manufacture of mos type semiconductor element |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960625 |