JPS61242079A - Manufacture of mos type semiconductor element - Google Patents

Abstract

PURPOSE:To minimize capacitance between a gate and a drain, and to increase the speed of operation by forming a gate electrode, shaping a low-concentration drain region through several-time ion implantation and also forming a high- concentration drain layer through ion implantation. CONSTITUTION:A channel stopper 2 and a field oxide film 3 are shaped to a substrate 1, a gate insulating film 4 is formed, and a gate polycrystalline silicon electrode 5 is shaped. A low-concentration drain region 6 is formed by using an ion implantation method. Since the region 6 requires depth deeper than a high-concentration drain region, ion implantation is divided into several times and conducted. The oxide film in a region as the high-concentration drain region 7 is removed, and the high-concentration drain region 7 is shaped to the oxide film section through the ion implantation method. Accordingly, only the annealing of anion implantation region is limited as heat treatment after forming a gate insulating film, and the overlapping of the low- concentration drain region can be minimized in a gate region, thus reducing capacitance between a gate and a drain, then increasing the speed of operation.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ型半導体素子の製造方法に関し、特に、
中耐圧及び高耐圧のＭＯＳ型半導体素子の低濃度ドレイ
ン及び高濃度ドレインの形成方法に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for manufacturing a MOS type semiconductor device, and in particular,
The present invention relates to a method for forming lightly doped drains and heavily doped drains for medium and high voltage MOS semiconductor devices.

〔従来の技術〕[Conventional technology]

従来、この種の中耐圧及び高耐圧ＭＯＳ型半導体素子に
おいては、低濃度ドレイン領域形成後、ゲート電極を形
成しその後高濃度ドレイン領域を形成していた。Conventionally, in this type of medium-voltage and high-voltage MOS type semiconductor devices, after forming a lightly doped drain region, a gate electrode is formed, and then a heavily doped drain region is formed.

従来の中耐圧及び高耐圧ＭＯＳｆｉ半導体素子の製造方
法を第３図（ａ）〜（Ｃ）ｔ−用いて説明する。第３図
（ａ）に示すように、ＬＯＣＯ８法にてフィールド酸化
膜２３．チャンネルストッパー２２．４１４化膜２８を
形成する。その後例えばフォトリソグラフィー技術を用
ｒて選択的に低濃度ドレイン領域２６を形成すべく、フ
ォトレジスト膜２９のバターニングを行なう。次に例え
ばイオン注入技術を用いて低濃度ドレイン領域２６を形
成し、フォトレジスト膜２９を除去する。そして熱処理
を行ない低濃度ドレイン領域２６を充分に深く押し込む
。A conventional method for manufacturing medium-voltage and high-voltage MOSfi semiconductor devices will be described with reference to FIGS. As shown in FIG. 3(a), a field oxide film 23 is formed by the LOCO8 method. A channel stopper 22.414 film 28 is formed. Thereafter, the photoresist film 29 is patterned using, for example, photolithography technology in order to selectively form the low concentration drain region 26. Next, a low concentration drain region 26 is formed using, for example, ion implantation technology, and the photoresist film 29 is removed. Then, heat treatment is performed to push the low concentration drain region 26 sufficiently deep.

次に１第３図（ｂ）に示すように、第３図（ａ）の薄い
酸化膜２８を除去し、ゲート酸化膜２４を例えば熱酸化
法によシ形成する。次に、ゲート電極形成のため例えば
多結晶シリコン膜をＬＰＣＶＤ法にて全面に形成しフォ
トリソグラフィー技術によシ選択的に多結晶シリコンゲ
ート電極２５を形成する。Next, as shown in FIG. 3(b), the thin oxide film 28 of FIG. 3(a) is removed, and a gate oxide film 24 is formed by, for example, a thermal oxidation method. Next, to form a gate electrode, for example, a polycrystalline silicon film is formed over the entire surface by LPCVD, and a polycrystalline silicon gate electrode 25 is selectively formed by photolithography.

次に第３図（Ｃ）に示すように、高濃度ドレイン領域２
７を形成すべく、この領域上の酸化膜２４をフォトリソ
グラフィー技術で選択的にエツチングを行なう。次に、
例えば熱拡散法により高濃度ドレイン領域２７を形成す
る。このあと層間絶縁膜及びアルミ引き出し電極を形成
しＭＯＳ型半導体素子を得ることができる。Next, as shown in FIG. 3(C), the highly doped drain region 2
7, the oxide film 24 on this region is selectively etched using photolithography. next,
For example, the high concentration drain region 27 is formed by a thermal diffusion method. Thereafter, an interlayer insulating film and aluminum lead electrodes are formed to obtain a MOS type semiconductor device.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来の中尉圧及び高耐圧ＭＯＳｆｉ半導体素子
においては、低濃度ドレイン層を形成した後にゲート電
極を形成しているため、ゲート電極とドレイン領域のオ
ーバーラツプ量が大きくなってしまいゲート・ドレイン
間の寄生容量が大きくなるという欠点がある。この結果
、高速動作に対しては非常に不利となる。また、ＬＳＩ
の一部、例えば出力部として使用する場合などは消費電
流の増加をまねき、チップサイズの制限を与えるものと
なる。In the above-mentioned conventional medium-voltage and high-voltage MOSfi semiconductor devices, the gate electrode is formed after forming the lightly doped drain layer, so the amount of overlap between the gate electrode and the drain region becomes large and the gap between the gate and drain increases. This has the disadvantage of increasing parasitic capacitance. As a result, this is extremely disadvantageous for high-speed operation. Also, LSI
For example, when used as an output section, current consumption increases and chip size is limited.

本発明は上記欠点を除去し、ゲート・ドレイン間の寄生
容量を大きくすることがなく、高速動作を可能とし、ま
た出力部として使用する場合に、消費電流の増加を招か
ずチップサイズの大型化を防ぐことができるＭＯＳ型半
導体素子の製造方法を提供することを目的とする。The present invention eliminates the above drawbacks, enables high-speed operation without increasing the parasitic capacitance between the gate and drain, and increases the chip size without increasing current consumption when used as an output section. It is an object of the present invention to provide a method for manufacturing a MOS type semiconductor device that can prevent the above problems.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のＭＯＢ型半導体素子の製造方法は、低濃度ドレ
イン領域と高濃匿ドレイン領域を有する中尉圧及び高耐
圧ＭＯＳ型半導体素子の製造方法において、ゲート領域
及びソース・ドレイン領域の絶縁膜を形成し次いでケー
ト電極形成後、低濃度ドレイン領域を複数回のイオン注
入方法を用いて濃度と深さを制御して形成する第一の工
程と、高濃度ドレイン形成領域の前記絶縁膜を除去し薄
い絶縁膜を形成する第二の工程と、高嬢度ドレイン領域
をイオン注入技術によシ形成する第三の工程とを含んで
構成される。したがって低濃度ドレイン領域の形成をゲ
ート電極にセルファラインで形成し、かつ熱処理はイオ
ン注入層のアニールのみ行うために、ゲート電極及びド
レイン領域のオーバーラツプを最小限にすることが可能
となる。The method for manufacturing a MOB type semiconductor device of the present invention is a method for manufacturing a medium voltage and high voltage MOS type semiconductor device having a lightly doped drain region and a heavily doped drain region, in which an insulating film is formed in a gate region and a source/drain region. After forming the gate electrode, the first step is to form a low concentration drain region by controlling the concentration and depth using multiple ion implantation methods, and the first step is to remove the insulating film in the high concentration drain formation region to form a thin layer. The method includes a second step of forming an insulating film and a third step of forming a high-density drain region by ion implantation technology. Therefore, since the low concentration drain region is formed on the gate electrode by self-alignment, and the heat treatment is performed only by annealing the ion implantation layer, it is possible to minimize the overlap between the gate electrode and the drain region.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した断面図でオシ、本実施例としてＮチ
ャンネル型ＭＯＳ）ランジスタについて説明する。FIGS. 1(a) to 1(d) are cross-sectional views shown in the order of steps to explain one embodiment of the present invention, and an N-channel type MOS transistor will be described as this embodiment.

まず、第１図（ａ）に示すように、Ｐ型半導体基板１に
チャンネルストッパー領域２を形成後、例えばＬＯＣＯ
８法にてフィールド酸化膜３を形成する。First, as shown in FIG. 1(a), after forming a channel stopper region 2 on a P-type semiconductor substrate 1, for example, a LOCO
A field oxide film 3 is formed using the 8 method.

次に能動領域にゲート絶縁ＰＡ４を例えば熱酸化法を用
いて形成する。次に例えばＬＰＣＶＤ法によシ多結晶シ
リコン層を形成し、例えばフォトリソグラフィー技術及
びエツチング技術によシ、ゲート多結晶シリコン′ｆ＆
′４ｊＩｉ、５を選択的に形成する。Next, a gate insulator PA4 is formed in the active region using, for example, a thermal oxidation method. Next, a polycrystalline silicon layer is formed by, for example, an LPCVD method, and a gate polycrystalline silicon layer is formed by, for example, a photolithography technique and an etching technique.
'4jIi, 5 is selectively formed.

次に、第１図（ｂ）に示すように、ゲート多結晶シリコ
ン電極５にセルファラインでｎ型低濃度ドレイン領域６
ｔ−イオン注入技術によシ形成する。このとき、ｎ型低
濃度ドレイン領域６は、高濃度ドレイン領域に比べ深さ
を必要とし、一定濃度で深さを得るために、エネルギー
の異なった条件で複数回イオン注入を例えばリン原子で
行なう。第２図は本実施例のドレイン領域のプロファイ
ルを示す図である。第２図には例えば２回のイオン注入
にて低濃度ドレイン領域１０を形成することを示す。Next, as shown in FIG. 1(b), an n-type low concentration drain region 6 is formed on the gate polycrystalline silicon electrode 5 with a self-alignment line.
Formed by t-ion implantation technique. At this time, the n-type low-concentration drain region 6 requires a deeper depth than the high-concentration drain region, and in order to obtain a depth with a constant concentration, ion implantation is performed multiple times with different energy conditions, for example, using phosphorus atoms. . FIG. 2 is a diagram showing the profile of the drain region of this example. FIG. 2 shows that the lightly doped drain region 10 is formed by, for example, two ion implantations.

次に、第１図（Ｃ１に示すように、高濃度ドレイン領域
７を形成するために、フォトリソグラフィー技術及びエ
ツチング技術を用い、高濃度ドレイン領域７となる領域
の酸化膜を選択的に除去する。Next, as shown in FIG. 1 (C1), in order to form the high concentration drain region 7, the oxide film in the region that will become the high concentration drain region 7 is selectively removed using photolithography and etching techniques. .

次に薄い酸化膜を例えば熱酸化法によシ形成し、例えば
ヒ素原子のイオン注入技術によシ高濃度ドレイン領域７
を形成する。第２図に示すように、低濃度ドレイン領域
よシも浅く濃度の高いイオン注入を行なう。Next, a thin oxide film is formed by, for example, a thermal oxidation method, and a highly concentrated drain region 7 is formed by, for example, an ion implantation technique of arsenic atoms.
form. As shown in FIG. 2, ions with a high concentration are implanted shallowly in the low concentration drain region.

次に、第１図（ｄ）に示すように、例えばＣＶＤ法によ
シ眉間絶縁膜９を形成し、例えばフォトリソグラフィー
技術及びエツチング技術によシコンタクトを開口し、例
えばスパッタ法によシ・アルミニウム膜を形成し、例え
ばフォトリングラフイー技術及びエツチング技術により
アルミニウム引き出し電極８を形成する。このようにし
て、本発明の一実施例のＭＯＳ型半導体素子の製造が可
能となる。Next, as shown in FIG. 1(d), an insulating film 9 between the eyebrows is formed by, for example, a CVD method, a contact is opened by, for example, a photolithography technique and an etching technique, and a contact is formed by, for example, a sputtering method. An aluminum film is formed, and an aluminum lead electrode 8 is formed by, for example, photophosphorography technology and etching technology. In this way, a MOS type semiconductor device according to an embodiment of the present invention can be manufactured.

尚、一実施例としてＮ型のＭＯＳトランジスタについて
説明したがＰ型のＭＯＳトランジスタ、あるいはＩＣと
してＣ−ＭＯＳタイプの構成であっても同様の効果を得
ることができる。Although an N-type MOS transistor has been described as an example, similar effects can be obtained with a P-type MOS transistor or a C-MOS type structure as an IC.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、低濃度ドレイン領域の形
成においてゲート電極形成後イオン注入によシ行ない、
かつ一定濃度で所望の深さを得るために、イオン注入を
複数回行なう。さらに高濃度ドレイン層の形成もイオン
注入で行なう。これによυ、ゲート絶縁膜形成後の熱処
理はイオン注入領域のアニールだけとなるため、ゲート
領域と低濃度ドレイン領域のオーバーラツプを最小にす
ることが可能となり、ゲート・ドレイン間容量を最小に
でき、高速動作が可能となシ、また、ＬＳＩの一部、例
えば出力部として使用する場合などで消費電流の増加を
まねき、チップサイズの大聖化をまねくことをなくすこ
とができるという効果が得られる。As explained above, the present invention performs ion implantation after forming the gate electrode in forming the lightly doped drain region.
In order to obtain a desired depth with a constant concentration, ion implantation is performed multiple times. Furthermore, the formation of a highly doped drain layer is also performed by ion implantation. As a result, the only heat treatment required after forming the gate insulating film is annealing of the ion-implanted region, making it possible to minimize the overlap between the gate region and the lightly doped drain region, thereby minimizing the gate-drain capacitance. , high-speed operation is possible, and it is possible to avoid increasing current consumption and increasing chip size when used as a part of an LSI, for example, as an output section. .

【図面の簡単な説明】[Brief explanation of drawings]

第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した断面図、第２図は本発明のドレイン
領域のプロファイルを示す図、第３図（ａ）〜（Ｃ）は
従来のＭＯＳ型半導体素子の製造方法を説明するために
工程順に示した断面図である。 １．２１・・・・・・半導体基板、２．２２・・・・・
・チャンネルストツバ＋、：３，２３・・・・・・フィ
ール）”酸化膜、４゜２４・・・・・・ゲート絶縁膜、
５．２５・・・・・・ゲート電極、６、１０．２６・・
・・・・低濃度ドレイン領域、　　７．１１．２７・・
・・・・高濃度ドレイン領域、８・・・・・・アルミニ
ウム引き出し電極、９・・・・・・層間絶縁膜、２８・
・・・・・薄い絶縁膜、２９・・・・・・７オトレジス
ト膜。 矛１乞1(a) to 1(d) are cross-sectional views shown in the order of steps to explain one embodiment of the present invention, FIG. 2 is a diagram showing the profile of the drain region of the present invention, and FIG. 3(a) -(C) are cross-sectional views shown in order of steps to explain a conventional method for manufacturing a MOS type semiconductor device. 1.21... Semiconductor substrate, 2.22...
・Channel stopper +, :3,23...Fiel)"Oxide film, 4゜24...Gate insulating film,
5.25... Gate electrode, 6, 10.26...
...low concentration drain region, 7.11.27...
... High concentration drain region, 8 ... Aluminum extraction electrode, 9 ... Interlayer insulating film, 28 ...
...Thin insulating film, 29...7 Otoresist film. 1 spear

Claims (1)

【特許請求の範囲】[Claims] 低濃度ドレイン領域と高濃度ドレイン領域を有する中耐
圧及び高耐圧ＭＯＳ型半導体素子の製造方法においてゲ
ート領域及びソース・ドレイン領域の絶縁膜を形成し次
いでゲート電極形成後、低濃度ドレイン領域を複数回の
イオン注入方法を用いて形成する第一の工程と、高濃度
ドレイン形成領域の前記絶縁膜を除去し薄い絶縁膜を形
成する第二の工程と、高濃度ドレイン領域をイオン注入
技術により形成する第三の工程とを含むことを特徴とす
るＭＯＳ型半導体素子の製造方法。In a method for manufacturing a medium-voltage and high-voltage MOS type semiconductor device having a low concentration drain region and a high concentration drain region, an insulating film for a gate region and a source/drain region is formed, and then, after forming a gate electrode, a low concentration drain region is formed multiple times. a first step of forming the insulating film using the ion implantation method; a second step of removing the insulating film in the high concentration drain formation region to form a thin insulating film; and forming the high concentration drain region by the ion implantation technique. A method for manufacturing a MOS type semiconductor device, the method comprising: a third step.