JP4062799B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP4062799B2
JP4062799B2 JP34960598A JP34960598A JP4062799B2 JP 4062799 B2 JP4062799 B2 JP 4062799B2 JP 34960598 A JP34960598 A JP 34960598A JP 34960598 A JP34960598 A JP 34960598A JP 4062799 B2 JP4062799 B2 JP 4062799B2
Authority
JP
Japan
Prior art keywords
diffusion layer
offset
drain diffusion
layer
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP34960598A
Other languages
Japanese (ja)
Other versions
JP2000174271A (en
Inventor
暢之 豊川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP34960598A priority Critical patent/JP4062799B2/en
Publication of JP2000174271A publication Critical patent/JP2000174271A/en
Application granted granted Critical
Publication of JP4062799B2 publication Critical patent/JP4062799B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳細には、高耐圧トランジスタからなる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来の高耐圧トランジスタとしては、半導体基板の表層部に形成した高濃度のドレイン拡散層の周りに、比較的低濃度のオフセット拡散層（オフセットドレイン）を設けてドレイン耐圧を確保したＬＯＤ（LOCOS OFFSET DRAIN) 型のもが知られている。
【０００３】
このＬＯＤ型高耐圧トランジスタの製造では、ＬＯＣＯＳ法により半導体基板を酸化（以下、ＬＯＣＯＳ酸化と記す）してＬＯＣＯＳ酸化膜からなる素子分離膜を形成する前に、半導体基板上に形成されている窒化シリコン（ＳｉＮ）膜をマスクにしてイオン注入を行い、その後のＬＯＣＯＳ酸化にて、先にイオン注入した不純物を拡散させることによって、後に形成するドレイン拡散層の周辺となる位置にオフセット拡散層を形成している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の高耐圧トランジスタでは、オフセット拡散層に近接する位置の素子分離膜の下方に、オフセット拡散層と同じ導電型のウエルが形成されていると、オフセット拡散層とウエルとの距離が短いために、これら両者間でリークが発生し、オフセット拡散層がウエルを介してソース拡散層とパンチスルーを起こすという不具合が生じる。その結果、必要とされるドレイン耐圧を確保することが難しくなり、トランジスタ特性が低下したり、良好なデバイス特性を確保できないといった事態を引き起こしてしまう。
【０００５】
したがって、オフセット拡散層に近接する位置にオフセット拡散層と同じ導電型のウエルが形成されていても、必要とされるドレイン耐圧を確保できる技術の開発が切望されている。
【０００６】
【課題を解決するための手段】
そこで上記課題を解決するために、本発明に係る半導体装置は、半導体基板の素子分離膜で電気的に分離された素子形成領域にドレイン拡散層が形成され、半導体基板のドレイン拡散層の周りにオフセット拡散層が形成され、オフセット拡散層に近接する位置の素子分離膜の下方にウエルが形成されてなるものにおいて、半導体基板には、少なくとも上記オフセット拡散層の下方でかつ上記ウエルとほぼ同じ深さ位置に、オフセット拡散層とは異なる導電型の埋め込み拡散層が形成された構成となっている。
【０００７】
上記発明の半導体装置では、半導体基板のドレイン拡散層およびオフセット拡散層の下方でかつこのオフセット拡散層に近接するウエルとほぼ同じ深さ位置に、オフセット拡散層とは異なる導電型の埋め込み拡散層が形成されているため、この埋め込み拡散層により、オフセット拡散層と上記ウエルと間に形成されるリークパスが狭められ、この部分でのリークの発生が防止される。すなわち、埋め込み拡散層がパンチスルーストッパ層となり、この埋め込み拡散層によって、オフセット拡散層が上記ウエルを介して、ドレイン拡散層とともに半導体基板に形成されるソース拡散層とパンチスルーを起こしてしまうことが防止される。
【０００８】
また上記課題を解決するための本発明に係る半導体装置の製造方法は、半導体基板の素子分離膜で電気的に分離された素子形成領域に設けるドレイン拡散層の周りに、イオン注入によってオフセット拡散層を形成する工程を有した方法において、このオフセット拡散層を形成する工程の際には、上記イオン注入の他に、このイオン注入で用いるマスクをそのまま使用した他のイオン注入を行い、この他のイオン注入の際には、オフセット拡散層を形成するイオン注入とは異なる導電型の不純物を、オフセット拡散層に近接する位置の素子分離膜の下方でかつオフセット拡散層と同じ導電型に形成するウエルとほぼ同じ深さ位置に導入可能な高エネルギー条件で行うようになっている。
【０００９】
上記発明の半導体装置の製造方法では、オフセット拡散層を形成するイオン注入の他に、該イオン注入で用いるマスクをそのまま使用した他のイオン注入を行うとともに、この他のイオン注入の際には、オフセット拡散層を形成するイオン注入とは異なる導電型の不純物を、オフセット拡散層に近接して形成されるウエルとほぼ同じ深さ位置に導入可能な高エネルギーで行うため、少なくともオフセット拡散層の下方でかつウエルとほぼ同じ深さ位置に、オフセット拡散層とは異なる導電型の埋め込み拡散層が形成される。この埋め込み拡散層は、上記発明の半導体装置に係る埋め込み拡散層となるものであり、よってこの埋め込み拡散層により、オフセット拡散層がウエルを介して半導体基板のソース拡散層とパンチスルーを起こすことが防止される上記発明の半導体装置が製造される。
しかも、この発明方法では、埋め込み拡散層を形成する他のイオン注入を、オフセット拡散層を形成するイオン注入で用いるマスクをそのまま使用して行うため、イオン注入を１回追加するだけの最小限の追加作業で済む。
【００１０】
【発明の実施の形態】
以下、本発明に係る半導体装置およびその製造方法の実施形態を図面に基づいて説明する。
図１は本発明に係る半導体装置の一実施形態を示す要部側断面図である。
図１に示すようにこの半導体装置１は、Ｐチャネル型のＬＯＤ型高耐圧トランジスタ（以下、半導体装置１を高耐圧トランジスタ１と記す）であり、例えば、Ｎ型の半導体基板２に素子分離膜であるＬＯＣＯＳ酸化膜３が形成されている。
【００１１】
ＬＯＣＯＳ酸化膜３で電気的に分離された素子形成領域には、その領域における半導体基板２上にゲート絶縁膜（図示略）を介してゲート電極４が形成されている。ゲート電極４は例えば、ポリシリコン層４ａとシリサイド層４ｂとの積層膜であるいわゆるポリサイドで構成されている。またゲート電極４の側壁には、サイドウォール５が形成されている。
【００１２】
さらに、素子形成領域におけるゲート電極４の両側位置でかつ半導体基板２の表層部には、Ｐ+ 型のドレイン拡散層６とＰ+ 型のソース拡散層７とがそれぞれ形成されている。ドレイン拡散層６の周りには、ドレイン耐圧を確保するために、比較的低濃度のＰ型のＬＯＣＯＳオフセットドレイン層（ＰＬＯ）であるオフセット拡散層８が形成されている。詳細には、このオフセット拡散層８は、ドレイン拡散層６の周縁部からドレイン拡散層６に隣接するＬＯＣＯＳ酸化膜３の下に亘って形成された状態となっている。
【００１３】
ゲート電極４に形成されたソース拡散層７側のサイドウォール５の直下位置でかつ半導体基板２の表層部には、Ｐ- 型の拡散層９が形成されている。また、オフセット拡散層８に近接する位置のＬＯＣＯＳ酸化膜３の下方には、Ｎ型の第１ウエル１０が形成され、さらにこの下層に、オフセット拡散層８と同じ導電型でかつ高濃度のＰ+++ 型の第２ウエル１１が形成されている。この第２ウエル１１が、本発明におけるウエルに相当するものとなる。
【００１４】
そして、少なくともオフセット拡散層８の下方でかつ第２ウエル１１とほぼ同じ深さ位置に、オフセット拡散層８とは異なる導電型、つまりここではＮ- 型の埋め込み拡散層１２が形成されている。本実施形態において埋め込み拡散層１２は、ドレイン拡散層６およびオフセット拡散層８の下方で、さらにオフセット拡散層８から第２ウエル１１の近くまで形成された状態になっている。
【００１５】
次に、上記のごとく構成された高耐圧トランジスタ１の製造方法に基づき、本発明に係る半導体装置の製造方法の一実施形態を説明する。
図２（ａ）〜（ｃ）は、実施形態の高耐圧トランジスタ１の製造方法を工程順に示す要部側断面図であり、特に本発明方法の特徴であるオフセット拡散層８および埋め込み拡散層１２の形成工程を示す図である。
【００１６】
高耐圧トランジスタ１のオフセット拡散層８および埋め込み拡散層１２を形成するにあたっては、予め図２（ａ）に示す基体２０を作製しておく。すなわち、Ｎ型の半導体基板２の表層に、加熱酸化によって酸化シリコン膜２１を形成し、酸化シリコン膜２１上にＣＶＤ法によって窒化シリコン膜２２を形成する。次いでフォトリソグラフィ（レジスト塗布、露光、現像、ベーキング等）によって窒化シリコン膜２２上にレジストパターン（図示略）を形成し、続いてこのレジストパターンをマスクとした異方性エッチングによって窒化シリコン膜２２をパターニングして、ＬＯＣＯＳ酸化膜３（図１参照）を形成する位置を開口した（素子を形成しようとする領域を覆った）窒化シリコンパターン２３を形成する。
【００１７】
次いでフォトリソグラフィによって、半導体基板２上に、オフセット拡散層８を形成するためのレジストパターン２４を形成する。このレジストパターン２４および窒化シリコンパターン２３によって、オフセット拡散層８を形成する領域が規定されることになる。つまり、レジストパターン２４および窒化シリコンパターン２３が、次工程で行うオフセット拡散層８を形成するイオン注入の際のマスクとなる。このようにして基体２０が作製される。
【００１８】
上記のように作製された基体２０を用いて、この実施形態の方法ではまず、図２（ｂ）に示すごとく、基体２０の半導体基板２に、レジストパターン２４および窒化シリコンパターン２３をマスクとしたイオン注入を行ってオフセット拡散層８を形成する工程を行う。その際には、上記したように窒化シリコンパターン２３がマスクとなる程度のエネルギーにて半導体基板２の表層部にＰ型の不純物を打ち込むため、窒化シリコンパターン２３の直下には不純物が打ち込まれない。また後の工程では、窒化シリコンパターン２３の直下にＰ型の不純物が選択的に打ち込まれてドレイン拡散層６が設けられることになるため、このドレイン拡散層６の周りにオフセット拡散層８が形成されることになる。
【００１９】
上記工程では続いて、オフセット拡散層８を形成するイオン注入時とは異なる導電型（ここではＮ型）の不純物を用いて、図２（ｃ）に示すように他のイオン注入を行う。その際には、オフセット拡散層８を形成した際のマスクであるレジストパターン２４および窒化シリコンパターン２３を除去することなくそのまま使用する。しかしながら、後にＬＯＣＯＳ酸化膜３の下方に形成する第２ウエル１１（図１参照）とほぼ同じ深さ位置に導入可能な高エネルギー条件にてイオン注入を行うため、レジストパターン２４が実質的なマスクとなり、窒化シリコンパターン２３のみで覆われている部分の直下にも不純物が打ち込まれることになる。この結果、オフセット拡散層８の下方および窒化シリコンパターン２３のみで覆われている部分の下方にＮ型の埋め込み拡散層１２が形成される。
【００２０】
なお、この実施形態の方法では、オフセット拡散層８を形成するイオン注入を行った後に、埋め込み拡散層１２を形成するイオン注入を行っているが、同じマスクを使用することから、埋め込み拡散層１２を形成するイオン注入を行った後にオフセット拡散層８を形成するイオン注入を行うこともできる。
【００２１】
その後は、従来と同様に、レジストパターン２３を除去し、窒化シリコンパターン２３をマスクとしたＬＯＣＯＳ酸化を行って、半導体基板２にＬＯＣＯＳ酸化膜３を形成する。この熱処理によって、半導体基板２に打ち込まれた不純物が活性化される。次いで窒化シリコンパターン２３および酸化シリコン膜２１を除去した後、イオン注入によって、オフセット拡散層８に近接する位置のＬＯＣＯＳ酸化膜３の下方に、Ｎ型の第１ウエル１０を形成し、第１ウエル１０の下層にオフセット拡散層８と同じＰ+++ 型のウエル１１を形成する。
【００２２】
次に、半導体基板２の表層にゲート絶縁膜を形成する。続いて、半導体基板２上にポリシリコン層４ａおよびシリサイド層４ｂを成膜し、これらをパターニングして半導体基板２上のＬＯＣＯＳ酸化膜３で電気的に分離された素子形成領域にポリサイドからなるゲート電極４を形成する。次いで、ゲート電極４をマスクとしたイオン注入を行ってＰ- 型の拡散層９を形成し、さらにゲート電極４の側壁にサイドウォール５を形成した後にイオン注入を行うことによって、素子形成領域における半導体基板２に不純物を選択的に導入してＰ+ 型のドレイン拡散層６およびソース拡散層７を形成する。
【００２３】
そして、不純物を活性化するための熱処理を行うことにより、ドレイン拡散層６およびオフセット拡散層８の下方で、さらにオフセット拡散層８から第２ウエル１１の近くまで埋め込み拡散層１２が形成された上記の高耐圧トランジスタ１が製造される。
【００２４】
このように製造された高耐圧トランジスタ１では、半導体基板２のドレイン拡散層およびオフセット拡散層６の下方でかつこのオフセット拡散層６に近接する第２ウエル１１とほぼ同じ深さ位置に、オフセット拡散層６とは異なる導電型の埋め込み拡散層１２が形成された構造となっている。そのため、埋め込み拡散層１２により、オフセット拡散層８と第２ウエル１１と間に形成される図１中破線矢印にて示すリークパスが狭められ、この部分でのリークの発生を防止できることになる。すなわち、埋め込み拡散層１２がパンチスルーストッパ層となり、オフセット拡散層８が第２ウエル１１を介して半導体基板２のソース拡散層７とパンチスルーを起こしてしまうのを防止することができる。
【００２５】
したがって、必要とするドレイン耐圧を確保することができるので、トランジスタ特性が向上し、良好なデバイス特性を有する高耐圧トランジスタ１を実現することができる。
【００２６】
また上記実施形態の方法では、オフセット拡散層８を形成するイオン注入で用いるマスクをそのまま使用し、高エネルギーのイオン注入を行うことにより埋め込み拡散層１２を形成するので、イオン注入を１回追加するだけの最小限の追加作業で済む。よって、製造コストの上昇を最小限に抑えつつ、トランジスタ特性が向上しかつデバイス特性が確保された高耐圧トランジスタ１を製造することができる。
【００２７】
なお、本実施形態では、Ｐチャネル型のＬＯＤ型高耐圧トランジスタおよびその製造に本発明を適用した例を述べたが、本発明はＮチャネル型のＬＯＤ型高耐圧トランジスタおよびその製造にも適用することができる。
【００２８】
【発明の効果】
以上説明したように本発明に係る半導体装置によれば、半導体基板のドレイン拡散層およびオフセット拡散層の下方でかつこのオフセット拡散層に近接するウエルとほぼ同じ深さ位置に、オフセット拡散層とは異なる導電型の埋め込み拡散層を設けて、オフセット拡散層と上記ウエルと間でのリークの発生を防止する構造としたので、必要とするドレイン耐圧を確保することができる。よって、トランジスタ特性が向上し、良好なデバイス特性を有する高耐圧の半導体装置を実現することができる。
【００２９】
また本発明に係る半導体装置の製造方法では、オフセット拡散層を形成する工程の際、オフセット拡散層を形成するイオン注入の他に、この工程のイオン注入で用いるマスクをそのまま使用し、オフセット拡散層に近接して形成されるウエルとほぼ同じ深さ位置に導入可能な高エネルギー条件にて他のイオン注入を行うので、オフセット拡散層と上記ウエルと間でのリークの発生を防止する上記発明の埋め込み拡散層を、イオン注入を１回追加するだけの最小限の追加作業で形成できる。したがって、製造コストの上昇を最小限に抑えつつ、トランジスタ特性が向上しかつデバイス特性が確保された高耐圧の半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態を示す要部側断面図である。
【図２】（ａ）〜（ｃ）は本発明に係る半導体装置の一実施形態を工程順に示す要部側断面図であり、実施形態の高耐圧トランジスタにおけるオフセット拡散層および埋め込み拡散層の形成工程を示す図である。
【符号の説明】
１…高耐圧トランジスタ、２…半導体基板、３…ＬＯＣＯＳ酸化膜、６…ドレイン拡散層、８…オフセット拡散層、１１…第２ウエル、１２…埋め込み拡散層、２３…窒化シリコンパターン、２４…レジストパターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a high breakdown voltage transistor and a manufacturing method thereof.
[0002]
[Prior art]
As a conventional high breakdown voltage transistor, an LOD (LOCOS OFFSET) in which a drain breakdown voltage is secured by providing a relatively low concentration offset diffusion layer (offset drain) around a high concentration drain diffusion layer formed on a surface layer portion of a semiconductor substrate. The DRAIN type is also known.
[0003]
In the manufacture of the LOD type high breakdown voltage transistor, the nitride formed on the semiconductor substrate is formed before the semiconductor substrate is oxidized by the LOCOS method (hereinafter referred to as LOCOS oxidation) to form the element isolation film made of the LOCOS oxide film. Ion implantation is performed using a silicon (SiN) film as a mask, and an impurity diffused earlier is diffused by LOCOS oxidation to form an offset diffusion layer at a position around the drain diffusion layer to be formed later. is doing.
[0004]
[Problems to be solved by the invention]
However, in the conventional high breakdown voltage transistor, when a well having the same conductivity type as the offset diffusion layer is formed below the element isolation film at a position close to the offset diffusion layer, the distance between the offset diffusion layer and the well is short. For this reason, a leak occurs between the two, and the offset diffusion layer causes punch-through with the source diffusion layer through the well. As a result, it becomes difficult to ensure the required drain withstand voltage, resulting in a situation in which the transistor characteristics deteriorate or good device characteristics cannot be ensured.
[0005]
Therefore, development of a technique capable of ensuring the required drain withstand voltage even when a well having the same conductivity type as that of the offset diffusion layer is formed at a position close to the offset diffusion layer is desired.
[0006]
[Means for Solving the Problems]
In order to solve the above problems, a semiconductor device according to the present invention includes a drain diffusion layer formed in an element formation region electrically isolated by an element isolation film of a semiconductor substrate, and around the drain diffusion layer of the semiconductor substrate. An offset diffusion layer is formed, and a well is formed below the element isolation film at a position close to the offset diffusion layer. In the semiconductor substrate, at least below the offset diffusion layer and substantially the same depth as the well. In this position, a buried diffusion layer having a conductivity type different from that of the offset diffusion layer is formed.
[0007]
In the semiconductor device of the present invention, a buried diffusion layer having a conductivity type different from that of the offset diffusion layer is provided at substantially the same depth as the well adjacent to the offset diffusion layer below the drain diffusion layer and the offset diffusion layer of the semiconductor substrate. Since it is formed, the buried diffusion layer narrows a leak path formed between the offset diffusion layer and the well, thereby preventing the occurrence of leakage in this portion. That is, the buried diffusion layer becomes a punch-through stopper layer, and the buried diffusion layer causes the offset diffusion layer to cause punch-through with the source diffusion layer formed on the semiconductor substrate together with the drain diffusion layer via the well. Is prevented.
[0008]
In addition, a method of manufacturing a semiconductor device according to the present invention for solving the above-described problems is provided by an ion-implanted offset diffusion layer around a drain diffusion layer provided in an element formation region electrically isolated by an element isolation film of a semiconductor substrate. In the method including the step of forming the offset diffusion layer, in addition to the above ion implantation, another ion implantation using the mask used in the ion implantation is performed in addition to the above ion implantation. In the ion implantation, a well having an impurity of a conductivity type different from that of the ion implantation for forming the offset diffusion layer is formed below the element isolation film at a position close to the offset diffusion layer and to the same conductivity type as the offset diffusion layer. And high energy conditions that can be introduced at almost the same depth.
[0009]
In the method for manufacturing a semiconductor device according to the above invention, in addition to ion implantation for forming the offset diffusion layer, other ion implantation is performed using the mask used in the ion implantation as it is. At least below the offset diffusion layer, impurities of a conductivity type different from the ion implantation for forming the offset diffusion layer are performed with high energy that can be introduced at substantially the same depth as the well formed close to the offset diffusion layer. In addition, a buried diffusion layer having a conductivity type different from that of the offset diffusion layer is formed at substantially the same depth as the well. This buried diffusion layer becomes a buried diffusion layer according to the semiconductor device of the present invention. Therefore, the buried diffusion layer causes the offset diffusion layer to cause punch through with the source diffusion layer of the semiconductor substrate through the well. The semiconductor device of the above invention to be prevented is manufactured.
In addition, in the method of the present invention, other ion implantation for forming the buried diffusion layer is performed using the mask used in the ion implantation for forming the offset diffusion layer as it is, so that the ion implantation can be performed only once. Additional work is sufficient.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be described below with reference to the drawings.
FIG. 1 is a side sectional view of an essential part showing an embodiment of a semiconductor device according to the present invention.
As shown in FIG. 1, the semiconductor device 1 is a P-channel LOD type high breakdown voltage transistor (hereinafter, the semiconductor device 1 is referred to as a high breakdown voltage transistor 1). For example, an element isolation film is formed on an N type semiconductor substrate 2. A LOCOS oxide film 3 is formed.
[0011]
In the element formation region electrically isolated by the LOCOS oxide film 3, a gate electrode 4 is formed on the semiconductor substrate 2 in that region via a gate insulating film (not shown). The gate electrode 4 is made of, for example, a so-called polycide that is a laminated film of a polysilicon layer 4a and a silicide layer 4b. A side wall 5 is formed on the side wall of the gate electrode 4.
[0012]
Further, a P + -type drain diffusion layer 6 and a P + -type source diffusion layer 7 are formed on both sides of the gate electrode 4 in the element formation region and on the surface layer portion of the semiconductor substrate 2. Around the drain diffusion layer 6, an offset diffusion layer 8 which is a P-type LOCOS offset drain layer (PLO) having a relatively low concentration is formed in order to ensure a drain breakdown voltage. Specifically, the offset diffusion layer 8 is in a state formed from the periphery of the drain diffusion layer 6 to under the LOCOS oxide film 3 adjacent to the drain diffusion layer 6.
[0013]
A P − -type diffusion layer 9 is formed in the surface layer portion of the semiconductor substrate 2 immediately below the side wall 5 on the source diffusion layer 7 side formed in the gate electrode 4. In addition, an N-type first well 10 is formed below the LOCOS oxide film 3 at a position close to the offset diffusion layer 8, and a P type having the same conductivity type and high concentration as the offset diffusion layer 8 is formed below this first well 10. A +++ type second well 11 is formed. The second well 11 corresponds to the well in the present invention.
[0014]
A conductive type different from that of the offset diffusion layer 8, that is, an N − type buried diffusion layer 12 is formed at least below the offset diffusion layer 8 and at substantially the same depth as the second well 11. In this embodiment, the buried diffusion layer 12 is formed below the drain diffusion layer 6 and the offset diffusion layer 8 and further from the offset diffusion layer 8 to the vicinity of the second well 11.
[0015]
Next, an embodiment of a method for manufacturing a semiconductor device according to the present invention will be described based on the method for manufacturing the high breakdown voltage transistor 1 configured as described above.
FIGS. 2A to 2C are cross-sectional side views showing the main part of the method of manufacturing the high voltage transistor 1 of the embodiment in the order of processes, and in particular, the offset diffusion layer 8 and the buried diffusion layer 12 which are features of the method of the present invention. It is a figure which shows the formation process.
[0016]
In forming the offset diffusion layer 8 and the buried diffusion layer 12 of the high breakdown voltage transistor 1, a base body 20 shown in FIG. That is, a silicon oxide film 21 is formed on the surface layer of the N-type semiconductor substrate 2 by thermal oxidation, and a silicon nitride film 22 is formed on the silicon oxide film 21 by a CVD method. Next, a resist pattern (not shown) is formed on the silicon nitride film 22 by photolithography (resist application, exposure, development, baking, etc.), and then the silicon nitride film 22 is formed by anisotropic etching using the resist pattern as a mask. Patterning is performed to form a silicon nitride pattern 23 having an opening at a position where the LOCOS oxide film 3 (see FIG. 1) is to be formed (covering a region where an element is to be formed).
[0017]
Next, a resist pattern 24 for forming the offset diffusion layer 8 is formed on the semiconductor substrate 2 by photolithography. A region for forming the offset diffusion layer 8 is defined by the resist pattern 24 and the silicon nitride pattern 23. That is, the resist pattern 24 and the silicon nitride pattern 23 serve as a mask for ion implantation for forming the offset diffusion layer 8 performed in the next step. In this way, the substrate 20 is manufactured.
[0018]
In the method of this embodiment using the base 20 produced as described above, first, as shown in FIG. 2B, the resist pattern 24 and the silicon nitride pattern 23 are used as a mask on the semiconductor substrate 2 of the base 20. A step of forming the offset diffusion layer 8 by performing ion implantation is performed. At that time, as described above, since the P-type impurity is implanted into the surface layer portion of the semiconductor substrate 2 with energy sufficient to use the silicon nitride pattern 23 as a mask, no impurity is implanted directly under the silicon nitride pattern 23. . In the subsequent step, a P-type impurity is selectively implanted directly below the silicon nitride pattern 23 to provide the drain diffusion layer 6, so that the offset diffusion layer 8 is formed around the drain diffusion layer 6. Will be.
[0019]
In the above process, subsequently, another ion implantation is performed as shown in FIG. 2C by using an impurity of a conductivity type (here, N type) different from the ion implantation for forming the offset diffusion layer 8. In that case, the resist pattern 24 and the silicon nitride pattern 23 which are masks when the offset diffusion layer 8 is formed are used as they are without being removed. However, since the ion implantation is performed under a high energy condition that can be introduced at substantially the same depth as the second well 11 (see FIG. 1) to be formed below the LOCOS oxide film 3 later, the resist pattern 24 is a substantial mask. Thus, impurities are also implanted directly under the portion covered only with the silicon nitride pattern 23. As a result, the N type buried diffusion layer 12 is formed below the offset diffusion layer 8 and below the portion covered only with the silicon nitride pattern 23.
[0020]
In the method of this embodiment, the ion implantation for forming the buried diffusion layer 12 is performed after the ion implantation for forming the offset diffusion layer 8. However, since the same mask is used, the buried diffusion layer 12 is used. It is also possible to perform ion implantation for forming the offset diffusion layer 8 after performing ion implantation for forming.
[0021]
Thereafter, the resist pattern 23 is removed and LOCOS oxidation is performed using the silicon nitride pattern 23 as a mask to form a LOCOS oxide film 3 on the semiconductor substrate 2 as in the conventional case. By this heat treatment, the impurities implanted into the semiconductor substrate 2 are activated. Next, after removing the silicon nitride pattern 23 and the silicon oxide film 21, an N-type first well 10 is formed below the LOCOS oxide film 3 at a position close to the offset diffusion layer 8 by ion implantation. The same P +++ type well 11 as the offset diffusion layer 8 is formed in the lower layer 10.
[0022]
Next, a gate insulating film is formed on the surface layer of the semiconductor substrate 2. Subsequently, a polysilicon layer 4a and a silicide layer 4b are formed on the semiconductor substrate 2 and patterned to form a gate made of polycide in an element formation region electrically separated by the LOCOS oxide film 3 on the semiconductor substrate 2. The electrode 4 is formed. Next, ion implantation is performed using the gate electrode 4 as a mask to form a P − -type diffusion layer 9, and further, the sidewall 5 is formed on the side wall of the gate electrode 4 and then ion implantation is performed. An impurity is selectively introduced into the semiconductor substrate 2 to form a P + -type drain diffusion layer 6 and a source diffusion layer 7.
[0023]
The buried diffusion layer 12 is formed below the drain diffusion layer 6 and the offset diffusion layer 8 and further from the offset diffusion layer 8 to the vicinity of the second well 11 by performing a heat treatment for activating the impurities. The high breakdown voltage transistor 1 is manufactured.
[0024]
In the high breakdown voltage transistor 1 manufactured in this way, the offset diffusion is located under the drain diffusion layer and the offset diffusion layer 6 of the semiconductor substrate 2 and at substantially the same depth as the second well 11 adjacent to the offset diffusion layer 6. The buried diffusion layer 12 having a conductivity type different from that of the layer 6 is formed. Therefore, the buried diffusion layer 12 narrows the leak path indicated by the broken-line arrow in FIG. 1 formed between the offset diffusion layer 8 and the second well 11, and can prevent the occurrence of leak in this portion. That is, the buried diffusion layer 12 becomes a punch-through stopper layer, and the offset diffusion layer 8 can be prevented from causing punch-through with the source diffusion layer 7 of the semiconductor substrate 2 via the second well 11.
[0025]
Therefore, since the required drain breakdown voltage can be ensured, the transistor characteristics are improved, and the high breakdown voltage transistor 1 having good device characteristics can be realized.
[0026]
In the method of the above embodiment, the mask used for ion implantation for forming the offset diffusion layer 8 is used as it is, and the buried diffusion layer 12 is formed by performing high-energy ion implantation. Therefore, the ion implantation is added once. Only minimal additional work is required. Therefore, it is possible to manufacture the high voltage transistor 1 with improved transistor characteristics and secured device characteristics while minimizing an increase in manufacturing cost.
[0027]
In this embodiment, an example in which the present invention is applied to a P-channel type LOD type high breakdown voltage transistor and its manufacture has been described. However, the present invention is also applied to an N channel type LOD type high breakdown voltage transistor and its manufacture. be able to.
[0028]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, the offset diffusion layer is located below the drain diffusion layer and the offset diffusion layer of the semiconductor substrate and at substantially the same depth as the well adjacent to the offset diffusion layer. Since a buried diffusion layer of a different conductivity type is provided to prevent leakage between the offset diffusion layer and the well, a required drain breakdown voltage can be ensured. Therefore, the transistor characteristics are improved, and a high voltage semiconductor device having good device characteristics can be realized.
[0029]
In the method for manufacturing a semiconductor device according to the present invention, in the step of forming the offset diffusion layer, in addition to the ion implantation for forming the offset diffusion layer, the mask used for ion implantation in this step is used as it is, and the offset diffusion layer is used. Since other ion implantation is performed under a high energy condition that can be introduced at substantially the same depth as a well formed close to the well, the occurrence of leakage between the offset diffusion layer and the well is prevented. The buried diffusion layer can be formed with a minimum of additional work that requires only one ion implantation. Therefore, it is possible to manufacture a high breakdown voltage semiconductor device in which transistor characteristics are improved and device characteristics are secured while minimizing an increase in manufacturing cost.
[Brief description of the drawings]
FIG. 1 is a cross-sectional side view showing a main part of an embodiment of a semiconductor device according to the present invention.
FIGS. 2A to 2C are cross-sectional side views showing a main part of an embodiment of a semiconductor device according to the present invention in the order of processes, and forming an offset diffusion layer and a buried diffusion layer in the high voltage transistor according to the embodiment. It is a figure which shows a process.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... High voltage transistor, 2 ... Semiconductor substrate, 3 ... LOCOS oxide film, 6 ... Drain diffused layer, 8 ... Offset diffused layer, 11 ... 2nd well, 12 ... Embedded diffused layer, 23 ... Silicon nitride pattern, 24 ... Resist pattern

Claims (4)

半導体基板の表面側に設けられた素子分離膜と、  An element isolation film provided on the surface side of the semiconductor substrate;
前記素子分離膜で電気的に分離された素子形成領域にゲート絶縁膜を介して設けられたゲート電極と、  A gate electrode provided via a gate insulating film in an element formation region electrically isolated by the element isolation film;
前記ゲート電極の両脇における前記素子形成領域の表面層に設けられたソース拡散層およびドレイン拡散層と、  A source diffusion layer and a drain diffusion layer provided in a surface layer of the element formation region on both sides of the gate electrode;
前記ドレイン拡散層の周縁部から当該ドレイン拡散層に隣接する前記素子分離膜の下層に亘って設けられたオフセットドレイン拡散層と、  An offset drain diffusion layer provided from a peripheral portion of the drain diffusion layer to a lower layer of the element isolation film adjacent to the drain diffusion layer;
前記オフセットドレイン拡散層との間に間隔を設けて前記素子分離膜の下層に設けられた当該オフセットドレイン拡散層と異なる導電型の第１ウェル拡散層と、  A first well diffusion layer having a conductivity type different from that of the offset drain diffusion layer provided in a lower layer of the element isolation film with an interval between the offset drain diffusion layer;
前記第１ウェル拡散層の下層に設けられた前記オフセットドレイン拡散層と同じ導電型の第２ウェル拡散層とを有する半導体装置において、  In a semiconductor device having a second well diffusion layer of the same conductivity type as the offset drain diffusion layer provided in a lower layer of the first well diffusion layer,
前記オフセットドレイン拡散層の下方で前記第２ウェル拡散層とほぼ同じ深さには、これらの拡散層とは異なる導電型の埋め込み拡散層が設けられ、当該埋め込み拡散層は当該第２ウエル拡散層の近くまで形成された状態になっている  Under the offset drain diffusion layer, a buried diffusion layer having a conductivity type different from these diffusion layers is provided at substantially the same depth as the second well diffusion layer, and the buried diffusion layer is the second well diffusion layer. It is in the state formed to near
ことを特徴とする半導体装置。  A semiconductor device. 前記オフセット拡散層はＰ型の導電型が付与されており、前記埋め込み拡散層はＮ型の導電型が付与されてなる
ことを特徴とする請求項１記載の半導体装置。The semiconductor device according to claim 1, wherein the offset diffusion layer has a P-type conductivity, and the buried diffusion layer has an N-type conductivity. 半導体基板上に窒化シリコンパターンを形成し、前記窒化シリコンパターンが形成された前記半導体基板上にレジストパターンを形成する工程と、  Forming a silicon nitride pattern on a semiconductor substrate, and forming a resist pattern on the semiconductor substrate on which the silicon nitride pattern is formed;
前記レジストパターンおよび窒化シリコンパターンをマスクにして、前記半導体基板の表面層にオフセットドレイン拡散層を形成するためのイオン注入を行う工程と、  Performing ion implantation for forming an offset drain diffusion layer in the surface layer of the semiconductor substrate using the resist pattern and the silicon nitride pattern as a mask;
前記レジストパターンをマスクにして、前記窒化シリコンパターンおよび前記オフセットドレイン拡散層下方を含む前記半導体基板の深い位置に、当該オフセットドレイン拡散層とは異なる導電型の埋め込み拡散層を形成するためのイオン注入を行う工程と、  Ion implantation for forming a buried diffusion layer having a conductivity type different from that of the offset drain diffusion layer at a deep position of the semiconductor substrate including the silicon nitride pattern and the lower side of the offset drain diffusion layer using the resist pattern as a mask. A process of performing
前記２回のイオン注入の後に前記レジストパターンを除去し、次いで前記窒化シリコンをマスクにして前記半導体基板の表面層に素子分離膜を形成し、当該素子分離膜の下層にオフセットドレイン拡散層が設けられた状態とする工程と、  The resist pattern is removed after the two ion implantations, and then an element isolation film is formed on the surface layer of the semiconductor substrate using the silicon nitride as a mask, and an offset drain diffusion layer is provided under the element isolation film. A process for obtaining
前記素子分離膜の下層における前記オフセットドレイン拡散層と分離された位置に当該オフセットドレイン拡散層と異なる導電型の第１ウェル拡散層を形成するためのイオン注入を行う工程と、  Performing ion implantation for forming a first well diffusion layer having a conductivity type different from that of the offset drain diffusion layer at a position separated from the offset drain diffusion layer in a lower layer of the element isolation film;
前記第１ウェル拡散層と同じ位置で前記埋め込み拡散層とほぼ同じ深さに、前記オフセットドレイン拡散層と同じ導電型の第２ウェル拡散層を形成するためのイオン注入を行う工程と、  Performing ion implantation to form a second well diffusion layer of the same conductivity type as the offset drain diffusion layer at the same position as the first well diffusion layer and at the same depth as the buried diffusion layer;
前記素子分離膜で電気的に分離された素子形成領域にゲート絶縁膜を介してゲート電極を形成し、ゲート電極をマスクにしたいオン注入によってソース拡散層および前記素子分離膜の下層に設けられたオフセットドレイン拡散層に連続するドレイン拡散層を形成する工程とを行う  A gate electrode is formed through a gate insulating film in an element formation region electrically isolated by the element isolation film, and the gate electrode is used as a mask and is provided in a source diffusion layer and a lower layer of the element isolation film by an on implantation. Forming a drain diffusion layer continuous with the offset drain diffusion layer.
ことを特徴とする半導体装置の製造方法。  A method of manufacturing a semiconductor device. 前記オフセットドレイン拡散層を形成するイオン注入の際には、Ｐ型の不純物を用い、前記埋め込み拡散層を形成するイオン注入の際には、Ｎ型の不純物を用いる
ことを特徴とする請求項３記載の半導体装置の製造方法。 4. The ion implantation for forming the offset drain diffusion layer uses a P-type impurity, and the ion implantation for forming the buried diffusion layer uses an N-type impurity. The manufacturing method of the semiconductor device of description.
JP34960598A 1998-12-09 1998-12-09 Semiconductor device and manufacturing method thereof Expired - Fee Related JP4062799B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP34960598A JP4062799B2 (en) 1998-12-09 1998-12-09 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34960598A JP4062799B2 (en) 1998-12-09 1998-12-09 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2000174271A JP2000174271A (en) 2000-06-23
JP4062799B2 true JP4062799B2 (en) 2008-03-19

Family

ID=18404867

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34960598A Expired - Fee Related JP4062799B2 (en) 1998-12-09 1998-12-09 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP4062799B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4574134B2 (en) * 2003-07-23 2010-11-04 ルネサスエレクトロニクス株式会社 Semiconductor device
JP2010232503A (en) * 2009-03-27 2010-10-14 Furukawa Electric Co Ltd:The Semiconductor device, and method for manufacturing semiconductor device
JP2014157848A (en) * 2011-06-16 2014-08-28 Panasonic Corp Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
JP2000174271A (en) 2000-06-23

Similar Documents

Publication Publication Date Title
JP2654540B2 (en) Method for manufacturing semiconductor device
JPH09246540A (en) Semiconductor device and its manufacture
JP2003168796A (en) Method for manufacturing semiconductor device
JP3448546B2 (en) Semiconductor device and manufacturing method thereof
JP2000208762A (en) Insulation gate field effect transistor and its manufacture
JP4477197B2 (en) Manufacturing method of semiconductor device
JP2004031805A (en) Semiconductor device and its manufacturing method
JP4062799B2 (en) Semiconductor device and manufacturing method thereof
JP2730535B2 (en) Method for manufacturing semiconductor device
JPH07283400A (en) Semiconductor device and its manufacture
JPH02153538A (en) Manufacture of semiconductor device
JPH07321212A (en) Forming method for channel stop diffusion layer
JPH05275693A (en) Manufacture of mosfet
JPH07263690A (en) Semiconductor device having salicide structure and its manufacture
JPH11312741A (en) Semiconductor device and its manufacture
JPH05291573A (en) Semiconductor device and manufacture thereof
JP4146374B2 (en) Manufacturing method of semiconductor device
JPH10261795A (en) Insulating gate-type field-effect transistor and its manufacture
JP3566811B2 (en) Semiconductor device and manufacturing method thereof
JP3886316B2 (en) Manufacturing method of semiconductor device
JP2808620B2 (en) Method for manufacturing semiconductor device
JP2003092401A (en) Method for manufacturing semiconductor device
JP2002076137A (en) Semiconductor device and its manufacturing method
JP3279827B2 (en) Method for manufacturing MOS type semiconductor device
JP2001196578A (en) Semiconductor device and manufacturing method therefor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050818

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070918

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071211

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071224

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110111

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees