JP2841524B2 - 不揮発性半導体メモリの製造方法 - Google Patents
不揮発性半導体メモリの製造方法Info
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- JP2841524B2 JP2841524B2 JP1213748A JP21374889A JP2841524B2 JP 2841524 B2 JP2841524 B2 JP 2841524B2 JP 1213748 A JP1213748 A JP 1213748A JP 21374889 A JP21374889 A JP 21374889A JP 2841524 B2 JP2841524 B2 JP 2841524B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高集積化に有効な不揮発性半導体メモリの
製造方法に関する。
製造方法に関する。
本発明は、絶縁基板上の半導体層に所要の素子が形成
される不揮発性半導体メモリの製造方法において、絶縁
基板の表面に設けられた溝の内部に第一の配線層を形成
した後、第一の配線層上の第二の絶縁膜を介して第二の
配線層を形成することにより、第一の配線層が素子間分
離領域上に形成されることがなくなるので、メモリセル
の高集積化を図ることが可能とされるものである。
される不揮発性半導体メモリの製造方法において、絶縁
基板の表面に設けられた溝の内部に第一の配線層を形成
した後、第一の配線層上の第二の絶縁膜を介して第二の
配線層を形成することにより、第一の配線層が素子間分
離領域上に形成されることがなくなるので、メモリセル
の高集積化を図ることが可能とされるものである。
不揮発性半導体メモリには、絶縁膜に囲まれ、外部接
続のされていないゲート電極を有するフローティングゲ
ート型不揮発性半導体メモリがある。このフローティン
グゲート型不揮発性半導体メモリはゲート電極に電荷を
蓄積するものである。第２図は、従来のフローティング
ゲート型不揮発性半導体メモリの構造を表す断面図であ
る。第２図に示すように、半導体基板101の表面に離間
してソース領域102及びドレイン領域103が形成される。
ロース領域102及びドレイン領域103においてそれぞれ開
口部104,105を有する第一のゲート絶縁膜106が半導体基
体101上に形成される。そして、ソース領域102及びドレ
イン領域103に挟まれた基板101上の第一のゲート絶縁膜
106上にポリシリコン層によってフローティングゲート
として機能する第一の配線層107が形成される。その第
一の配線層107上には第二のゲート絶縁膜108を介してポ
リシリコン層により、第二の配線層109が形成される。
第二の配線層109はコントロールゲートとして機能す
る。そして、開口部104,105には電極配線層110,111がそ
れぞれ形成される。
続のされていないゲート電極を有するフローティングゲ
ート型不揮発性半導体メモリがある。このフローティン
グゲート型不揮発性半導体メモリはゲート電極に電荷を
蓄積するものである。第２図は、従来のフローティング
ゲート型不揮発性半導体メモリの構造を表す断面図であ
る。第２図に示すように、半導体基板101の表面に離間
してソース領域102及びドレイン領域103が形成される。
ロース領域102及びドレイン領域103においてそれぞれ開
口部104,105を有する第一のゲート絶縁膜106が半導体基
体101上に形成される。そして、ソース領域102及びドレ
イン領域103に挟まれた基板101上の第一のゲート絶縁膜
106上にポリシリコン層によってフローティングゲート
として機能する第一の配線層107が形成される。その第
一の配線層107上には第二のゲート絶縁膜108を介してポ
リシリコン層により、第二の配線層109が形成される。
第二の配線層109はコントロールゲートとして機能す
る。そして、開口部104,105には電極配線層110,111がそ
れぞれ形成される。
また、素子の微細化に伴って、回路構成要素として不
可避的に含まれる接合容量に起因する寄生効果が重要な
問題となっている。この問題を回避する１つの方法とし
て、絶縁基板上の半導体層に素子を形成する、SOI（シ
リコン・オン・インシュレーター）技術がある。
可避的に含まれる接合容量に起因する寄生効果が重要な
問題となっている。この問題を回避する１つの方法とし
て、絶縁基板上の半導体層に素子を形成する、SOI（シ
リコン・オン・インシュレーター）技術がある。
ところが、第２図に示すような、従来のフローティン
グゲート型の不揮発性半導体メモリの構造では、MOSト
ランジスタのチャンネル幅方向に関して、フローティン
グゲートとして機能する第一の配線層107がMOSトランジ
スタのチャンネル形成領域を十分に覆って形成されるこ
とが必要とされる。第３図は、従来のフローティングゲ
ート型の不揮発性半導体メモリの平面図である。第３図
に示すように、離間して形成されたソース領域102,ドレ
イン領域103の間に第一の配線層107及び第二の配線層10
2が介在している。第二の配線層109はMOSトランジスタ
のチャンネル幅方向に延在している。一方、第一の配線
層107は、リソグラフィーのマスクずれのマージンとし
て素子間分離領域112上に第一の配線層107の延在部分10
7aが存在する。このような延在部分107aは、となり合っ
た素子間の距離を縮小化する際に不都合となり、メモリ
セルの高集積化に制約が生じるという欠点がある。
グゲート型の不揮発性半導体メモリの構造では、MOSト
ランジスタのチャンネル幅方向に関して、フローティン
グゲートとして機能する第一の配線層107がMOSトランジ
スタのチャンネル形成領域を十分に覆って形成されるこ
とが必要とされる。第３図は、従来のフローティングゲ
ート型の不揮発性半導体メモリの平面図である。第３図
に示すように、離間して形成されたソース領域102,ドレ
イン領域103の間に第一の配線層107及び第二の配線層10
2が介在している。第二の配線層109はMOSトランジスタ
のチャンネル幅方向に延在している。一方、第一の配線
層107は、リソグラフィーのマスクずれのマージンとし
て素子間分離領域112上に第一の配線層107の延在部分10
7aが存在する。このような延在部分107aは、となり合っ
た素子間の距離を縮小化する際に不都合となり、メモリ
セルの高集積化に制約が生じるという欠点がある。
そこで、本発明は、メモリセルの高集積化が達成され
るような不揮発性半導体メモリの製造方法を提供するこ
とを目的とする。
るような不揮発性半導体メモリの製造方法を提供するこ
とを目的とする。
本発明の不揮発性半導体メモリの製造方法は上述の目
的を達成するために提案されたものであり、絶縁基板の
表面に溝を設け、前記溝の底面に半導体層を形成し、前
記半導体層上に第一の絶縁膜を形成する工程と、前記溝
の内部に第一の配線層を形成した後、基体表面の平坦化
を行う工程と、前記第一の配線上に第二の絶縁膜を介し
て第二の配線層を形成する工程からなることを特徴とす
る。
的を達成するために提案されたものであり、絶縁基板の
表面に溝を設け、前記溝の底面に半導体層を形成し、前
記半導体層上に第一の絶縁膜を形成する工程と、前記溝
の内部に第一の配線層を形成した後、基体表面の平坦化
を行う工程と、前記第一の配線上に第二の絶縁膜を介し
て第二の配線層を形成する工程からなることを特徴とす
る。
ここで、上記半導体層には、所要のソース・ドレイン
が形成される。また、第一の配線層はフローティングゲ
ートとして機能し、第二の配線層はコントロールゲート
として機能する。上記絶縁基板は、ウェハーのはり合わ
せによって形成することもでき、上記溝やその溝の底部
の半導体層はウェハーの裏面からのエッチバックによっ
て得ることができる。
が形成される。また、第一の配線層はフローティングゲ
ートとして機能し、第二の配線層はコントロールゲート
として機能する。上記絶縁基板は、ウェハーのはり合わ
せによって形成することもでき、上記溝やその溝の底部
の半導体層はウェハーの裏面からのエッチバックによっ
て得ることができる。
第一の配線層を絶縁基体の表面に形成される溝の内部
に埋め込んだ構造とすることにより、第一の配線層を前
記溝の内側までのパターンとすることができるので、第
一の配線層と溝の側壁とがセルフアラインに形成され
る。従って、素子分離領域に第一の配線層の延在部分が
存在しないので、メモリセルの高集積化を図ることが可
能とされる。
に埋め込んだ構造とすることにより、第一の配線層を前
記溝の内側までのパターンとすることができるので、第
一の配線層と溝の側壁とがセルフアラインに形成され
る。従って、素子分離領域に第一の配線層の延在部分が
存在しないので、メモリセルの高集積化を図ることが可
能とされる。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
本発明は、SOI構造となるように絶縁基体の表面に形
成される溝の内部に第一の配線層を埋め込む不揮発性半
導体メモリの製造方法である。
成される溝の内部に第一の配線層を埋め込む不揮発性半
導体メモリの製造方法である。
本実施例の不揮発性半導体メモリの製造方法では、は
じめに２つの基体A,Bを次のように、加工する。
じめに２つの基体A,Bを次のように、加工する。
第１図（ａ）に示すように、基体Ａはシリコン基板１
平面上に薄くシリコン酸化膜2aが平坦に形成されるよう
に加工する。また、基体Ｂはシリコン基板４の表面に凹
型の溝が連続したパターンで形成され、この溝の内部及
びシリコン基板４の表面が十分に覆われるようにシリコ
ン酸化膜2bが形成される。
平面上に薄くシリコン酸化膜2aが平坦に形成されるよう
に加工する。また、基体Ｂはシリコン基板４の表面に凹
型の溝が連続したパターンで形成され、この溝の内部及
びシリコン基板４の表面が十分に覆われるようにシリコ
ン酸化膜2bが形成される。
次に、第１図（ｂ）に示すように、基体Ａ及び基体Ｂ
の各々シリコン酸化膜2a,2bの表面同士を突き合わせ面
Ｉとしてはり合せる。そして、基体Ｂの付き合わせ面Ｉ
の裏面とされるシリコン基板４を研削，県都して、シリ
コン酸化膜２を露出させる。
の各々シリコン酸化膜2a,2bの表面同士を突き合わせ面
Ｉとしてはり合せる。そして、基体Ｂの付き合わせ面Ｉ
の裏面とされるシリコン基板４を研削，県都して、シリ
コン酸化膜２を露出させる。
続いて、第１図（ｃ）に示すように、シリコン酸化膜
２の表面の溝３内のシリコン層４を表面側から削ってい
き、溝３の底部3a上にシリコン層４を所定の膜厚だけ残
存させる。溝３は深さｈであり、溝３の断面形状は凸型
である。また、シリコン層４は後述するような不純物の
打ち込みを伴ってメモリセルの素子形成領域として機能
し、シリコン酸化膜２は素子間分離膜として機能する。
このようなSOI構造とすることによって、接合容量に起
因する寄生効果を防止することができる。
２の表面の溝３内のシリコン層４を表面側から削ってい
き、溝３の底部3a上にシリコン層４を所定の膜厚だけ残
存させる。溝３は深さｈであり、溝３の断面形状は凸型
である。また、シリコン層４は後述するような不純物の
打ち込みを伴ってメモリセルの素子形成領域として機能
し、シリコン酸化膜２は素子間分離膜として機能する。
このようなSOI構造とすることによって、接合容量に起
因する寄生効果を防止することができる。
続いて、第１図（ｄ）に示すように、熱酸化等によっ
てシリコン層４の表面に第一のゲート酸化膜５が形成さ
れる。次に、第一のゲート酸化膜５を含んだ基板上の全
面にポリシリコン層をCVD等により成長させて第一の配
線層６を形成させる。この第一の配線層６の膜厚は、溝
３を完全に埋め込む程の膜厚ではない。この第一の配線
層６はフローティングゲートとして機能する。第一の配
線層６は溝３内に埋め込まれるので、溝３の内部での第
一の配線層６のゲート幅のサイズはそのゲート幅方向の
溝３の対向し合う側壁間の距離によって決まる。
てシリコン層４の表面に第一のゲート酸化膜５が形成さ
れる。次に、第一のゲート酸化膜５を含んだ基板上の全
面にポリシリコン層をCVD等により成長させて第一の配
線層６を形成させる。この第一の配線層６の膜厚は、溝
３を完全に埋め込む程の膜厚ではない。この第一の配線
層６はフローティングゲートとして機能する。第一の配
線層６は溝３内に埋め込まれるので、溝３の内部での第
一の配線層６のゲート幅のサイズはそのゲート幅方向の
溝３の対向し合う側壁間の距離によって決まる。
次に、第１図（ｅ）に示すように、第一の配線層６上
にSOG（スピン・オン・グラス）層７を形成した後、全
面エッチバックを行う。このエッチバックはSOG層７を
削って行くが、エッチングはシリコン酸化膜２の主面2c
上の第一の配線層６の表面が露出した時点で終了させ
る。続いて、シリコン酸化膜２の主面2c上の第一の配線
層６を除去するためのエッチングを行って、シリコン酸
化膜２の主面2cの平坦化を行うと供に、溝３の内部のみ
に第一の配線層６を残存させる。
にSOG（スピン・オン・グラス）層７を形成した後、全
面エッチバックを行う。このエッチバックはSOG層７を
削って行くが、エッチングはシリコン酸化膜２の主面2c
上の第一の配線層６の表面が露出した時点で終了させ
る。続いて、シリコン酸化膜２の主面2c上の第一の配線
層６を除去するためのエッチングを行って、シリコン酸
化膜２の主面2cの平坦化を行うと供に、溝３の内部のみ
に第一の配線層６を残存させる。
そして、溝３内に残留したSOG層７をエッチングによ
り除去し、第一の配線層６の表面を露出させる。次に、
第１図（ｆ）に示すように、その露出した第一の配線層
６の表面を酸化して第二のゲート酸化膜８を形成する。
第二のゲート酸化膜８はそれぞれ溝３の内部に埋め込ま
れている。
り除去し、第一の配線層６の表面を露出させる。次に、
第１図（ｆ）に示すように、その露出した第一の配線層
６の表面を酸化して第二のゲート酸化膜８を形成する。
第二のゲート酸化膜８はそれぞれ溝３の内部に埋め込ま
れている。
そして、第１図（ｇ）に示すように、基体の全面にポ
リシリコン層を形成して、コントロールゲートとして機
能する第二の配線層９を形成する。
リシリコン層を形成して、コントロールゲートとして機
能する第二の配線層９を形成する。
最後に、第１図（ｈ）に示すように、同一のマスクを
用いて第一の配線層6,第二のゲート酸化膜８及び第二の
配線層９をパターニングする。その結果、第二の配線層
９は素子間分離領域となるシリコン酸化膜２上に帯状に
存在されるが、その下部の第一の配線層６は、溝３の側
壁で終端するパターンとされる。そして、それらのパタ
ーニングされた第二の配線層９等をマスクとして、不純
物をイオン注入し、ソース・ドレイン領域10,11を形成
し、所要の配線等を行って素子を完成する。
用いて第一の配線層6,第二のゲート酸化膜８及び第二の
配線層９をパターニングする。その結果、第二の配線層
９は素子間分離領域となるシリコン酸化膜２上に帯状に
存在されるが、その下部の第一の配線層６は、溝３の側
壁で終端するパターンとされる。そして、それらのパタ
ーニングされた第二の配線層９等をマスクとして、不純
物をイオン注入し、ソース・ドレイン領域10,11を形成
し、所要の配線等を行って素子を完成する。
以上のように、本実施例は、第一の配線層６が溝３の
内部に埋め込まれて溝３の側壁とセルフアラインに形成
されることにより、素子分離領域に第一の配線層が延在
することがないので、メモリセルの高集積化を図ること
が可能とされる。
内部に埋め込まれて溝３の側壁とセルフアラインに形成
されることにより、素子分離領域に第一の配線層が延在
することがないので、メモリセルの高集積化を図ること
が可能とされる。
なお、本実施例では、素子間分離材料として、シリコ
ン酸化膜を用いたがシリコン窒化膜等も使用可能であ
る。
ン酸化膜を用いたがシリコン窒化膜等も使用可能であ
る。
上述のように、本発明の不揮発性半導体メモリの製造
方法は、絶縁基体に形成された溝の底部の半導体層上に
第一の配線層を形成することにより、第一の配線層は前
記溝の内部にセルフアラインで形成される。このため、
素子間分離領域上に第一の配線層が延在させることはな
くなる。従って、隣接する素子の間隔を縮小化すること
ができ、メモリセルの高集積化が可能となる。
方法は、絶縁基体に形成された溝の底部の半導体層上に
第一の配線層を形成することにより、第一の配線層は前
記溝の内部にセルフアラインで形成される。このため、
素子間分離領域上に第一の配線層が延在させることはな
くなる。従って、隣接する素子の間隔を縮小化すること
ができ、メモリセルの高集積化が可能となる。
第１図（ａ）乃至第１図（ｈ）は本発明の不揮発性半導
体メモリの製造方法にかかる一例を工程順に説明するた
めのそれぞれ工程断面図である。 第２図は従来の不揮発性半導体メモリの構造の一例を示
す断面図であり、第３図は従来の不揮発性半導体メモリ
の一例を示す平面図である。 １……シリコン基板 ２……シリコン酸化膜 ３……溝 ４……シリコン層 ５……第一のゲート酸化膜 ６……第一の配線層 ７……レジスト膜 ８……第二のゲート酸化膜 ９……第二の配線層 10,11……ソース・ドレイン領域
体メモリの製造方法にかかる一例を工程順に説明するた
めのそれぞれ工程断面図である。 第２図は従来の不揮発性半導体メモリの構造の一例を示
す断面図であり、第３図は従来の不揮発性半導体メモリ
の一例を示す平面図である。 １……シリコン基板 ２……シリコン酸化膜 ３……溝 ４……シリコン層 ５……第一のゲート酸化膜 ６……第一の配線層 ７……レジスト膜 ８……第二のゲート酸化膜 ９……第二の配線層 10,11……ソース・ドレイン領域
Claims (1)
- 【請求項１】絶縁基体の表面に溝を設け、その溝の底面
に半導体層を形成し、その半導体層上に第一の絶縁膜を
形成する工程と、 前記第一の絶縁膜の形成された溝の内部に第一の配線層
を形成した後、基体表面の平坦化を行う工程と、 前記第一の配線層上に第二の絶縁膜を介して第二の配線
層を形成する工程を有することを特徴とする不揮発性半
導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213748A JP2841524B2 (ja) | 1989-08-19 | 1989-08-19 | 不揮発性半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213748A JP2841524B2 (ja) | 1989-08-19 | 1989-08-19 | 不揮発性半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377380A JPH0377380A (ja) | 1991-04-02 |
| JP2841524B2 true JP2841524B2 (ja) | 1998-12-24 |
Family
ID=16644370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213748A Expired - Fee Related JP2841524B2 (ja) | 1989-08-19 | 1989-08-19 | 不揮発性半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841524B2 (ja) |
-
1989
- 1989-08-19 JP JP1213748A patent/JP2841524B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377380A (ja) | 1991-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |