JPH06331700A - Icテスターのgndバッファ回路 - Google Patents
Icテスターのgndバッファ回路Info
- Publication number
- JPH06331700A JPH06331700A JP5140102A JP14010293A JPH06331700A JP H06331700 A JPH06331700 A JP H06331700A JP 5140102 A JP5140102 A JP 5140102A JP 14010293 A JP14010293 A JP 14010293A JP H06331700 A JPH06331700 A JP H06331700A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- gnd
- circuit
- terminals
- connection terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ICテスターにおいて、複数の各ICデバイ
ス3a 〜3d のGND端子GD と各DC電源11a 〜11d
の共通接地GS とを同一電位に補正してテスト回路2に
与える、GNDバッファ回路4を提供する。 【構成】 各GND端子GD と、パッケージ部の共通接
続端子TGD間にそれぞれオペアンプ41a 〜41d を設け、
各GND端子GD を、各オペアンプの出力端子と入力側
の帰還端子に、また各オペアンプの入力端子を上記の共
通接続端子TGDにそれぞれ接続して、各GND端子GD
に対するケルビン回路を構成し、接地用のパターン配線
GP の抵抗により各GND端子GD に生じた電位差を同
一電位に補正するとともに、パッケージ部の共通接続端
子TGDと接続端子TSPとを一点接続して、同一電位とす
る。 【効果】 各ICデバイスの動作が安定化され、また、
テスト回路におけるデータ処理が安定に行われる。
ス3a 〜3d のGND端子GD と各DC電源11a 〜11d
の共通接地GS とを同一電位に補正してテスト回路2に
与える、GNDバッファ回路4を提供する。 【構成】 各GND端子GD と、パッケージ部の共通接
続端子TGD間にそれぞれオペアンプ41a 〜41d を設け、
各GND端子GD を、各オペアンプの出力端子と入力側
の帰還端子に、また各オペアンプの入力端子を上記の共
通接続端子TGDにそれぞれ接続して、各GND端子GD
に対するケルビン回路を構成し、接地用のパターン配線
GP の抵抗により各GND端子GD に生じた電位差を同
一電位に補正するとともに、パッケージ部の共通接続端
子TGDと接続端子TSPとを一点接続して、同一電位とす
る。 【効果】 各ICデバイスの動作が安定化され、また、
テスト回路におけるデータ処理が安定に行われる。
Description
【0001】
【産業上の利用分野】この発明は、ICテスターのGN
Dバッファ回路に関するものである。
Dバッファ回路に関するものである。
【0002】
【従来の技術】ICデバイスは製作後、ICテスターに
よりその性能が検査される。図2はICテスターのこの
発明に関係する部分の構成の一例を示す。ICテスター
は電源部1およびテスト回路2を有するテスト部と、I
Cデバイス3が搭載され、接地用のパターン配線GP を
有するパッケージ部よりなる。テスト部とパッケージ部
には、両者の各配線を接続するために、接続端子群が設
けてある。なお、パッケージ部のパターン配線は接地用
以外に、電圧供給やデータ、または制御用のものがあ
る。
よりその性能が検査される。図2はICテスターのこの
発明に関係する部分の構成の一例を示す。ICテスター
は電源部1およびテスト回路2を有するテスト部と、I
Cデバイス3が搭載され、接地用のパターン配線GP を
有するパッケージ部よりなる。テスト部とパッケージ部
には、両者の各配線を接続するために、接続端子群が設
けてある。なお、パッケージ部のパターン配線は接地用
以外に、電圧供給やデータ、または制御用のものがあ
る。
【0003】テスト部においては、電源部1のDC電源
11より電圧Eがオペアンプ12に対して出力され、その抵
抗rの調整により所定のレベルとされてオペアンプ13に
入力する。オペアンプ13の出力電圧Fは、テスト部の接
続端子131 と、パッケージ部の接続端子311 を経てIC
デバイス3の電圧供給端子(VCC)31に加えられる。こ
の場合、電圧供給端子31の電圧FはICデバイス3の動
作により変動するので、これを防止するために、配線K
により電圧供給端子31をオペアンプ13の帰還端子に接続
し、その帰還作用により電圧Fが安定化されている。な
おこのような帰還回路は、ケルビンブリッジの原理に倣
ったもので、ケルビン接続またはケルビン回路と呼ばれ
ている。次にDC電源11の接地GS は、テスト部P とパ
ッケージ部の双方の接続端子TSP,TSPを経て接地用の
パターン配線GP に接続される。またICデバイス3の
GND端子(GD)32は、パターン配線GP に接続される
とともに、双方の接続端子TGD,TGDを経て、オペアン
プ2a の入力端子に接続され、その出力側がテスト回路
2の接地端子TGTに接続される。この場合、オペアンプ
2a は前記のケルビン回路が構成されているので、テス
ト回路2における電流の変化にかかわらずGND端子
(GD)32の電位は変動せず、接地端子TGTに対して安定
して与えられる。次にテスト回路2は、接続端子21と33
1 を経てパッケージ部の対応するパターン配線に接続さ
れ、これがICデバイス3の制御とデータ用の端子群33
に接続される。ICデバイス3の検査においては、電圧
Fを電圧供給端子31に供給し、テスト回路2によりテス
トデータの書込み/読出しを行って検査がなされる。
11より電圧Eがオペアンプ12に対して出力され、その抵
抗rの調整により所定のレベルとされてオペアンプ13に
入力する。オペアンプ13の出力電圧Fは、テスト部の接
続端子131 と、パッケージ部の接続端子311 を経てIC
デバイス3の電圧供給端子(VCC)31に加えられる。こ
の場合、電圧供給端子31の電圧FはICデバイス3の動
作により変動するので、これを防止するために、配線K
により電圧供給端子31をオペアンプ13の帰還端子に接続
し、その帰還作用により電圧Fが安定化されている。な
おこのような帰還回路は、ケルビンブリッジの原理に倣
ったもので、ケルビン接続またはケルビン回路と呼ばれ
ている。次にDC電源11の接地GS は、テスト部P とパ
ッケージ部の双方の接続端子TSP,TSPを経て接地用の
パターン配線GP に接続される。またICデバイス3の
GND端子(GD)32は、パターン配線GP に接続される
とともに、双方の接続端子TGD,TGDを経て、オペアン
プ2a の入力端子に接続され、その出力側がテスト回路
2の接地端子TGTに接続される。この場合、オペアンプ
2a は前記のケルビン回路が構成されているので、テス
ト回路2における電流の変化にかかわらずGND端子
(GD)32の電位は変動せず、接地端子TGTに対して安定
して与えられる。次にテスト回路2は、接続端子21と33
1 を経てパッケージ部の対応するパターン配線に接続さ
れ、これがICデバイス3の制御とデータ用の端子群33
に接続される。ICデバイス3の検査においては、電圧
Fを電圧供給端子31に供給し、テスト回路2によりテス
トデータの書込み/読出しを行って検査がなされる。
【0004】図3は、複数個(例えば4個とする)のI
Cデバイス3a,3b,3c,3d を並列に検査する場合のI
Cテスターの構成を示し、テスト部には4個のDC電源
11a,11b,11c,11d を設けられ、それぞれの出力電圧E
は、図2の場合と同様に、オペアンプ12と、ケルビン構
成されたオペアンプ13を経て各ICデバイスの電圧供給
端子(VCC)31a,31b,31c,31d に加えられる。また各D
C電源11a 〜11d の共通の接地GS も同様に、パッケー
ジ部の接地用のGNDパターン配線GP に接続される。
(なお図示を省略するが、テスト回路2と各ICデバイ
ス3a 〜3d の端子群33の接続も同様である)。ただ
し、各ICデバイスのGND端子(GD)32a〜 32dは、
それぞれの位置でパターン配線GP に接続され、これに
対してパターン配線GP の適当な位置の点Pをとり、パ
ターン配線GP を通して点Pと接続端子TSPが接続され
ている。
Cデバイス3a,3b,3c,3d を並列に検査する場合のI
Cテスターの構成を示し、テスト部には4個のDC電源
11a,11b,11c,11d を設けられ、それぞれの出力電圧E
は、図2の場合と同様に、オペアンプ12と、ケルビン構
成されたオペアンプ13を経て各ICデバイスの電圧供給
端子(VCC)31a,31b,31c,31d に加えられる。また各D
C電源11a 〜11d の共通の接地GS も同様に、パッケー
ジ部の接地用のGNDパターン配線GP に接続される。
(なお図示を省略するが、テスト回路2と各ICデバイ
ス3a 〜3d の端子群33の接続も同様である)。ただ
し、各ICデバイスのGND端子(GD)32a〜 32dは、
それぞれの位置でパターン配線GP に接続され、これに
対してパターン配線GP の適当な位置の点Pをとり、パ
ターン配線GP を通して点Pと接続端子TSPが接続され
ている。
【0005】
【発明が解決しようとする課題】さて、パターン配線G
P にはある程度の抵抗があるため、これにテスト用の電
流が流れると、その抵抗に応じて降下電圧が変化する。
従って各GND端子(GD)32a 〜 32dの電位は各ICデ
バイスの動作により変動して、その動作が安定しない。
また、各GND端子GD と点Pおよび接続端子TGD間に
も電位差が生ずる。テスト回路2は、接地端子TGTの電
位をGND端子GD の電位と見做して、データの書込み
/読出し処理を行うが、実際の接地電位は各ICデバイ
スの動作ごとに変動して正しい処理がなされない。これ
に対して、各GND端子GD の電位差を補正して同一電
位とし、さらにこれをDC電源11a 〜11d の共通の接地
GSと同一電位としてテスト回路21に与えることが必要
である。この発明は以上に鑑みてなされたもので、複数
の各ICデバイスのGND端子GD の電位差を同一電位
に補正するとともに、各DC電源の共通接地GS をこれ
らと同一電位としてテスト回路2に与える、GNDバッ
ファ回路を提供することを目的とする。
P にはある程度の抵抗があるため、これにテスト用の電
流が流れると、その抵抗に応じて降下電圧が変化する。
従って各GND端子(GD)32a 〜 32dの電位は各ICデ
バイスの動作により変動して、その動作が安定しない。
また、各GND端子GD と点Pおよび接続端子TGD間に
も電位差が生ずる。テスト回路2は、接地端子TGTの電
位をGND端子GD の電位と見做して、データの書込み
/読出し処理を行うが、実際の接地電位は各ICデバイ
スの動作ごとに変動して正しい処理がなされない。これ
に対して、各GND端子GD の電位差を補正して同一電
位とし、さらにこれをDC電源11a 〜11d の共通の接地
GSと同一電位としてテスト回路21に与えることが必要
である。この発明は以上に鑑みてなされたもので、複数
の各ICデバイスのGND端子GD の電位差を同一電位
に補正するとともに、各DC電源の共通接地GS をこれ
らと同一電位としてテスト回路2に与える、GNDバッ
ファ回路を提供することを目的とする。
【0006】
【課題を解決するための手段】この発明は、前記の複数
のICデバイスを検査するICテスターのGNDバッフ
ァ回路であって、各ICデバイスのGND端子GD と、
パッケージ部の共通接続端子TGD間にそれぞれオペアン
プを設け、各GND端子GD を、各オペアンプの出力端
子と入力側の帰還端子に、また各オペアンプの入力端子
を上記の共通接続端子TGDにそれぞれ接続し、各GND
端子GD に対してケルビン回路を構成し、パターン配線
GP の抵抗により各GND端子GD に生じた電位差を同
一電位に補正する。さらに、パッケージ部の共通接続端
子TGDと接続端子TSPとを一点接続して同一電位とする
ものである。
のICデバイスを検査するICテスターのGNDバッフ
ァ回路であって、各ICデバイスのGND端子GD と、
パッケージ部の共通接続端子TGD間にそれぞれオペアン
プを設け、各GND端子GD を、各オペアンプの出力端
子と入力側の帰還端子に、また各オペアンプの入力端子
を上記の共通接続端子TGDにそれぞれ接続し、各GND
端子GD に対してケルビン回路を構成し、パターン配線
GP の抵抗により各GND端子GD に生じた電位差を同
一電位に補正する。さらに、パッケージ部の共通接続端
子TGDと接続端子TSPとを一点接続して同一電位とする
ものである。
【0007】
【作用】上記のGNDバッファ回路においては、各IC
デバイスのGND端子GD と、共通接続端子TGDの間に
それぞれ設けたオペアンプと、これらに対する上記の各
配線接続により各GND端子GD に対するケルビン回路
が構成され、各ケルビン回路により、各GND端子GD
の電位は各オペアンプの入力側の帰還端子に帰還され、
また各オペアンプの入力端子はパッケージの共通接続端
子TGDに接続されて集約されているので、接地用のパタ
ーン配線GP の抵抗による電位差が補正されて各GND
端子GD の電位が同一とされ、各ICデバイスの動作が
安定化される。さらに、パッケージ部の共通接続端子T
GDと接続端子TSPとが一点接続されているので、両者と
各GND端子GD の3者の電位が同一とされ、テスト回
路には、複数のDC電源の共通接地GS と同一の接地電
位が与えられ、データ処理が正しく行われる。
デバイスのGND端子GD と、共通接続端子TGDの間に
それぞれ設けたオペアンプと、これらに対する上記の各
配線接続により各GND端子GD に対するケルビン回路
が構成され、各ケルビン回路により、各GND端子GD
の電位は各オペアンプの入力側の帰還端子に帰還され、
また各オペアンプの入力端子はパッケージの共通接続端
子TGDに接続されて集約されているので、接地用のパタ
ーン配線GP の抵抗による電位差が補正されて各GND
端子GD の電位が同一とされ、各ICデバイスの動作が
安定化される。さらに、パッケージ部の共通接続端子T
GDと接続端子TSPとが一点接続されているので、両者と
各GND端子GD の3者の電位が同一とされ、テスト回
路には、複数のDC電源の共通接地GS と同一の接地電
位が与えられ、データ処理が正しく行われる。
【0008】
【実施例】図1はこの発明のバッファ回路を付加した、
4個のICデバイス3a,3b,3c,3d に対するICテス
ター10の一実施例の構成図を示す。ICテスター10
の構成は、前記の図3のICテスターに対して太線で示
すバッファ回路4を付加し、その他は同一で同一番号で
示す。バッファ回路4は、各ICデバイス3a 〜3d の
GND端子GD32a〜32d と、これに対する共通接続端子
TGDの間に4個のオペアンプ41a,41b,41c,41d を設け
る。各GND端子GD32a〜32d は適当な太さのワイヤG
a,Gb,Gc,Gd により各オペアンプの出力端子に、ま
た、ワイヤKa,Kb,Kc,Kd により入力側の帰還端子に
それぞれ接続されてケルビン回路が構成される。各オペ
アンプの入力端子は一点PK に接続して集約され、一点
PK はケルビン点である。また、ケルビン点PK は共通
接続端子TGDに接続され、さらに、共通接続端子TGDは
ワイヤGにより接続端子TSPに一点接続されて構成され
る。
4個のICデバイス3a,3b,3c,3d に対するICテス
ター10の一実施例の構成図を示す。ICテスター10
の構成は、前記の図3のICテスターに対して太線で示
すバッファ回路4を付加し、その他は同一で同一番号で
示す。バッファ回路4は、各ICデバイス3a 〜3d の
GND端子GD32a〜32d と、これに対する共通接続端子
TGDの間に4個のオペアンプ41a,41b,41c,41d を設け
る。各GND端子GD32a〜32d は適当な太さのワイヤG
a,Gb,Gc,Gd により各オペアンプの出力端子に、ま
た、ワイヤKa,Kb,Kc,Kd により入力側の帰還端子に
それぞれ接続されてケルビン回路が構成される。各オペ
アンプの入力端子は一点PK に接続して集約され、一点
PK はケルビン点である。また、ケルビン点PK は共通
接続端子TGDに接続され、さらに、共通接続端子TGDは
ワイヤGにより接続端子TSPに一点接続されて構成され
る。
【0009】以下、上記のICテスター10における接
地電位を説明する。いま、パターン配線GP の抵抗のた
めに、各ICデバイス3a 〜3d の動作により、それぞ
れのGND端子GD32a〜32d の電位が変動すると、この
電位が各オペアンプ41a 〜41d の帰還端子に帰還され
る。一方、各オペアンプ41a 〜41d の入力端子はケルビ
ン点PK に集約されているので、各GND端子GD は同
一電位に補正される。ケルビン点PK に接続された共通
接続端子TGDは、さらに接続端子TSPに一点接続されて
いるので、これらの間には電位差が生ぜず、各DC電源
11a 〜11d の共通接地GS の電位は、接続端子TSP,T
SPと、共通接続端子TGD,TGDを経てオペアンプ2a に
入力し、その動作によりテスト回路2の接地端子TGTに
安定した接地電位が与えられ、データ処理が安定に行わ
れる。
地電位を説明する。いま、パターン配線GP の抵抗のた
めに、各ICデバイス3a 〜3d の動作により、それぞ
れのGND端子GD32a〜32d の電位が変動すると、この
電位が各オペアンプ41a 〜41d の帰還端子に帰還され
る。一方、各オペアンプ41a 〜41d の入力端子はケルビ
ン点PK に集約されているので、各GND端子GD は同
一電位に補正される。ケルビン点PK に接続された共通
接続端子TGDは、さらに接続端子TSPに一点接続されて
いるので、これらの間には電位差が生ぜず、各DC電源
11a 〜11d の共通接地GS の電位は、接続端子TSP,T
SPと、共通接続端子TGD,TGDを経てオペアンプ2a に
入力し、その動作によりテスト回路2の接地端子TGTに
安定した接地電位が与えられ、データ処理が安定に行わ
れる。
【0010】
【発明の効果】以上の説明のとおり、この発明によるI
CテスターのGNDバッファ回路においては、各ICデ
バイスと、共通接続端子TGDの間にそれぞれオペアンプ
を設けて所定の配線接続により各ICデバイスに対する
ケルビン回路を構成し、接地用のパターン配線GP の抵
抗による各GND端子GD の電位差が同一電位に補正さ
れて各ICデバイスの動作が安定化され、さらに、パッ
ケージ部の共通接続端子TGDと接続端子TSPとが一点接
続されているので、両者の電位が同一とされ、テスト回
路にDC電源の共通接地GS と同一の接地電位が与えら
れ、データ処理が安定に行われるもので、複数個のIC
デバイスを並列に検査するICテスターの動作の安定化
に寄与する効果には大きいものがある。
CテスターのGNDバッファ回路においては、各ICデ
バイスと、共通接続端子TGDの間にそれぞれオペアンプ
を設けて所定の配線接続により各ICデバイスに対する
ケルビン回路を構成し、接地用のパターン配線GP の抵
抗による各GND端子GD の電位差が同一電位に補正さ
れて各ICデバイスの動作が安定化され、さらに、パッ
ケージ部の共通接続端子TGDと接続端子TSPとが一点接
続されているので、両者の電位が同一とされ、テスト回
路にDC電源の共通接地GS と同一の接地電位が与えら
れ、データ処理が安定に行われるもので、複数個のIC
デバイスを並列に検査するICテスターの動作の安定化
に寄与する効果には大きいものがある。
【図1】 この発明のバッファ回路4を付加した、複数
個(4個)ICデバイスに対するICテスター10の一
実施例の構成図を示す。
個(4個)ICデバイスに対するICテスター10の一
実施例の構成図を示す。
【図2】 従来のICテスターの要部の概略の構成図を
示す。
示す。
【図3】 複数個(4個)のICデバイスに対する、従
来のICテスターの要部の概略の構成図を示す。
来のICテスターの要部の概略の構成図を示す。
1…電源部、11,11a,11b,11c,11d …DC電源、12,13
…オペアンプ、2…テスト回路、2a …オペアンプ、
3,3a.3b,3c,3d …ICデバイス、31,31a〜31d …
電圧供給端子(VCC)32,32a〜32d …GND端子
(GD)、33…制御またはデータ端子、4…バッファ回
路、41a 〜41d …オペアンプ、10…バッファ回路4を
付加したICテスター、GS …DC電源の接地、GP …
接地用のパターン配線、TSD,TGD…テスト部とパッケ
ージ部の接続端子、TGT…テスト回路の接地端子、PK
…ケルビン端子、G,Ga 〜Gd ,Ka 〜Kd …ワイ
ヤ。
…オペアンプ、2…テスト回路、2a …オペアンプ、
3,3a.3b,3c,3d …ICデバイス、31,31a〜31d …
電圧供給端子(VCC)32,32a〜32d …GND端子
(GD)、33…制御またはデータ端子、4…バッファ回
路、41a 〜41d …オペアンプ、10…バッファ回路4を
付加したICテスター、GS …DC電源の接地、GP …
接地用のパターン配線、TSD,TGD…テスト部とパッケ
ージ部の接続端子、TGT…テスト回路の接地端子、PK
…ケルビン端子、G,Ga 〜Gd ,Ka 〜Kd …ワイ
ヤ。
Claims (1)
- 【請求項1】 複数のDC電源および共通のテスト回路
よりなるテスト部と、複数のICデバイスを搭載するパ
ッケージ部とを具備し、該各DC電源の共通の接地GS
と、該パッケージ部に形成された接地用のパターン配線
GP 間、および該各ICデバイスのGND端子GD と該
テスト回路の接地端子TGT間が、前記テスト部とパッケ
ージ部にそれぞれ設けた接続端子TSP,TSP、および共
通接続端子TGD,TGDによりそれぞれ配線接続されたI
Cテスターにおいて、前記各ICデバイスのGND端子
GD と、パッケージ部の共通接続端子TGD間にそれぞれ
オペアンプを設け、該各GND端子GD を、該各オペア
ンプの出力端子と入力側の帰還端子に、また、該各オペ
アンプの入力端子を前記共通接続端子TGDにそれぞれ接
続して、該各GND端子GD に対するケルビン回路を構
成し、前記パターン配線GP の抵抗により該各GND端
子GD に生じた電位差を同一電位に補正し、かつ、前記
パッケージ部の共通接続端子TGDと接続端子TSPとを一
点接続して同一電位としたことを特徴とする、ICテス
ターのGNDバッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5140102A JPH06331700A (ja) | 1993-05-19 | 1993-05-19 | Icテスターのgndバッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5140102A JPH06331700A (ja) | 1993-05-19 | 1993-05-19 | Icテスターのgndバッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06331700A true JPH06331700A (ja) | 1994-12-02 |
Family
ID=15260994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5140102A Pending JPH06331700A (ja) | 1993-05-19 | 1993-05-19 | Icテスターのgndバッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06331700A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006085566A1 (ja) * | 2005-02-10 | 2006-08-17 | Advantest Corporation | 電力増幅回路、及び試験装置 |
JP2010085232A (ja) * | 2008-09-30 | 2010-04-15 | Renesas Technology Corp | テスト装置およびテスト方法 |
-
1993
- 1993-05-19 JP JP5140102A patent/JPH06331700A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006085566A1 (ja) * | 2005-02-10 | 2006-08-17 | Advantest Corporation | 電力増幅回路、及び試験装置 |
US7477104B2 (en) | 2005-02-10 | 2009-01-13 | Advantest Corporation | Power amplifier circuit and test apparatus |
JP2010085232A (ja) * | 2008-09-30 | 2010-04-15 | Renesas Technology Corp | テスト装置およびテスト方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH02227670A (ja) | 零入力電流測定装置 | |
US7960983B2 (en) | Circuit for detecting bonding defect in multi-bonding wire | |
US6774649B2 (en) | Test system for conducting a function test of a semiconductor element on a wafer, and operating method | |
JPH06331700A (ja) | Icテスターのgndバッファ回路 | |
KR20060132470A (ko) | 개선된 멀티-와이어 센싱 브릿지 장치 | |
JP2002168914A (ja) | 安定化電源装置 | |
JPH1138079A (ja) | ボールグリッドアレイ型集積回路の試験方法 | |
JP3161311B2 (ja) | 測温抵抗体回路 | |
JP2000214225A (ja) | 半導体装置 | |
JP4408726B2 (ja) | 半導体装置および半導体装置検査方法 | |
JP2818546B2 (ja) | 半導体集積回路 | |
JPH0568103B2 (ja) | ||
JP2008005104A (ja) | シングル差動変換回路 | |
JPH10213616A (ja) | 液晶駆動用集積回路およびそのテスト方法 | |
US7141984B2 (en) | Switching circuit for current measurement range resistor and current measurement apparatus including switching circuit | |
JPS582085A (ja) | ホ−ル素子装置 | |
JP2003014825A (ja) | 電源装置、及び試験装置 | |
JP2000258509A (ja) | 半導体集積回路のテスト方法 | |
JP3144259B2 (ja) | プログラム電圧印加回路 | |
US6750663B2 (en) | Method and system for conducting continuity testing on analog devices having sensitive input nodes | |
JPH0519819Y2 (ja) | ||
JP2001133519A (ja) | Ic試験装置 | |
JPH11304877A (ja) | 電圧印加電流測定回路 | |
KR100442857B1 (ko) | 구형파 직류변환회로 | |
JPH09178811A (ja) | Lsiテスタ用i/o回路 |