JP2010085232A - テスト装置およびテスト方法 - Google Patents

Abstract

【課題】半導体装置の回路規模を増大させることなく、複数の半導体装置を並行して安定に試験することが可能なテスト装置およびテスト方法を提供する。
【解決手段】テスト装置１０１は、複数の半導体装置１の一部である１または複数の基準半導体装置１の基準電位レベルを測定する基準電位測定回路４１と、測定されたレベルに基づいて複数の半導体装置１に共通の電源電圧を供給する電源電圧供給回路４２と、半導体装置１に対応して設けられ、対応の半導体装置１の基準電位レベルを検知し、基準電位レベルを共通の所定値に制御する複数の基準電位制御回路とを備える。
【選択図】図２

Description

本発明は、テスト装置およびテスト方法に関し、特に、複数のテスト対象デバイスを試験するテスト装置およびテスト方法に関する。

複数のテスト対象の半導体装置（ＤＵＴ：Device Under Test）をソケット等を介して着脱可能に装着し、並行して試験を行なうテスト装置が開発されている。たとえば、特許文献１には、バーンイン試験等の不良検出試験を適切に行なうことが可能な半導体装置が開示されている。
特開２００７−２１３７０６号公報

ところで、上記のようなテスト装置では、テスト装置から各ＤＵＴへ共通の電源電圧を印加することにより、各ＤＵＴの電気的特性を並行して試験する。ここで、テスト装置に装着された各ＤＵＴの基準電位にずれが生じている場合には、テスト装置からは共通の電源電圧が印加されているにも関わらず、各ＤＵＴにおける電源電圧が異なってしまう。そうすると、正常なＤＵＴが不良品であると誤判定されてしまう場合がある。

このような問題点を解決するために、たとえば、半導体装置の内部にグランド電位を制御するための回路を設ける構成が考えられる。しかしながら、このような構成では、１台のテスト装置から各ＤＵＴへ共通の電源電圧を印加することにより、各ＤＵＴの電気的特性を並行して試験する場合において、各ＤＵＴにおける電源電圧のばらつきを低減することは困難である。

さらに、このような構成では、半導体装置の回路規模が増大してしまう。また、半導体装置の内部回路の制限により、グランド電位を補正できる範囲が制限されてしまう。

それゆえに、本発明の目的は、半導体装置の回路規模を増大させることなく、複数の半導体装置を並行して安定に試験することが可能なテスト装置およびテスト方法を提供することである。

本発明の一実施例の形態のテスト装置は、要約すれば、基準電位測定回路は、基準半導体装置の基準電位レベルを測定する。電源電圧供給回路は、測定された基準電位レベルに基づいて複数の半導体装置に共通の電源電圧を供給する。そして、基準電位制御回路は、各半導体装置に対応して設けられ、対応の半導体装置の基準電位レベルを検知し、基準電位レベルを共通の所定値に制御する。

本発明の一実施例の形態のテスト方法は、要約すれば、各半導体装置の基準電位レベルを検知し、各半導体装置の基準電位レベルを共通の所定値に制御するステップと、複数の半導体装置の一部である１または複数の基準半導体装置の基準電位レベルを測定するステップと、測定したレベルに基づいて複数の半導体装置に共通の電源電圧を供給するステップとを含む。

本発明の一実施例の形態によれば、各半導体装置の基準電位レベルが共通の所定値になるように制御される。したがって、半導体装置の回路規模を増大させることなく、複数の半導体装置を並行して安定に試験することができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

図１は、本発明の実施の形態に係るテスト装置の全体概略構成を示す外観図である。
図１を参照して、テスト装置１０１は、テスタ本体５１と、テストヘッド５２と、ケーブル８〜１０とを備える。テストヘッド５２は、複数のインタフェース基板３と、複数のピンカード６，７とを含む。

ピンカード６，７は、テスタ本体５１とインタフェース基板３に装着されるＤＵＴ１との間のインタフェース機能を有する。たとえば、ピンカード６，７は、テスタ本体５１とインタフェース基板３との間の信号経路の導通および非導通を切り替えるリレーを含む。

図２は、本発明の実施の形態に係るテスト装置の図１におけるＩＩ−ＩＩ断面を概略的に示す図である。図２は、図１に示すＡ方向から見た本発明の実施の形態に係るテスト装置の概略断面を示している。

図２を参照して、テスタ本体５１は、基準電位測定回路４１と、電源電圧供給回路４２とを含む。テストヘッド５２は、ソケット２Ａ，２Ｂ，２Ｃ，２Ｄと、インタフェース基板３Ａ，３Ｂ，３Ｃ，３Ｄと、グランドプレート４Ａ，４Ｂ，４Ｃ，４Ｄと、ねじ５Ａ，５Ｂ，５Ｃ，５Ｄと、ピンカード６Ａ，６Ｂ，６Ｃ，６Ｄ，７Ａ，７Ｂ，７Ｃ，７Ｄと、マザーボード１１と、ケーブル１２Ａ，１２Ｂ，１２Ｄと、モジュール基板５３Ａ，５３Ｂ，５３Ｃ，５３Ｄとを含む。

本発明の実施の形態では、ＤＵＴ１Ａ，１Ｂ，１Ｃ，１Ｄの各々をＤＵＴ１と称する場合がある。また、ソケット２Ａ，２Ｂ，２Ｃ，２Ｄの各々をソケット２と称する場合がある。また、インタフェース基板３Ａ，３Ｂ，３Ｃ，３Ｄの各々をインタフェース基板３と称する場合がある。また、グランドプレート４Ａ，４Ｂ，４Ｃ，４Ｄの各々をグランドプレート４と称する場合がある。また、ねじ５Ａ，５Ｂ，５Ｃ，５Ｄの各々をねじ５と称する場合がある。また、ピンカード６Ａ，６Ｂ，６Ｃ，６Ｄの各々をピンカード６と称する場合がある。また、ピンカード７Ａ，７Ｂ，７Ｃ，７Ｄの各々をピンカード７と称する場合がある。また、ケーブル１２Ａ，１２Ｂ，１２Ｄの各々をケーブル１２と称する場合がある。また、モジュール基板５３Ａ，５３Ｂ，５３Ｃ，５３Ｄの各々をモジュール基板５３と称する場合がある。

本発明の実施の形態に係るテスト装置では、ＤＵＴ１Ａ，１Ｂ，１Ｃ，１Ｄのうちの少なくともいずれか１つが基準ＤＵＴに設定されている。ここでは、ＤＵＴ１Ｃが基準ＤＵＴであると仮定して説明する。

ソケット２は、インタフェース基板３に対応して設けられ、対応のインタフェース基板３に実装されている。インタフェース基板３には、ソケット２によって対応のＤＵＴ１が着脱可能に装着される。

ケーブル１２Ａ，１２Ｂ，１２Ｄは、基準ＤＵＴ１Ｃの基準電位ノードと、基準ＤＵＴ１Ｃ以外のＤＵＴ１Ａ，１Ｂ，１Ｄに対応する基準電位制御回路６１すなわちモジュール基板５３Ａ，５３Ｂ，５３Ｄとを電気的に接続する。

ケーブル９は、基準ＤＵＴ１Ｃに対応するインタフェース基板３Ｃとテスタ本体５１における基準電位測定回路４１とを電気的に接続する。

基準電位測定回路４１は、ケーブル９を介して基準ＤＵＴ１Ｃの基準電位ＨＧＮＤのレベルを測定する。

電源電圧供給回路４２は、基準電位測定回路４１によって測定された基準電位ＨＧＮＤのレベルに基づいて、ケーブル８Ａ，８Ｂ，８Ｃ，８Ｄ経由でＤＵＴ１Ａ，１Ｂ，１Ｃ，１Ｄに共通の電源電圧を供給する。これにより、各ＤＵＴ１へ供給される電源電圧の均一化を図っている。なお、ケーブル８Ａ，８Ｂ，８Ｃ，８Ｄは、それぞれ電源電圧ラインと、電源電圧ラインとペアになるグランドラインとを含んでいる。

また、グランドプレート４Ａ，４Ｂ，４Ｃ，４Ｄはそれぞれ独立に設けられており、インタフェース基板３Ａ，３Ｂ，３Ｃ，３Ｄのグランド層は、対応のねじ５Ａ，５Ｂ，５Ｃ，５Ｄを介してグランドプレート４Ａ，４Ｂ，４Ｃ，４Ｄと接続されている。

図３は、本発明の実施の形態に係るテスト装置におけるモジュール基板の構成を示す図である。

図３を参照して、モジュール基板５３は、基板３１と、コネクタ３２と、電子部品３３とを含む。基板３１は、コネクタ３２を介してインタフェース基板３に装着されている。基板３１および電子部品３３により、基準電位制御回路６１が形成されている。

図４は、本発明の実施の形態に係るテスト装置におけるモジュール基板の基準電位制御回路の回路図である。

図４を参照して、基準電位制御回路６１は、抵抗Ｒ１〜Ｒ３と、検出回路ＳＮ１と、比較回路ＣＭＰ１と、Ｄ／ＡコンバータＤＡＣ１とを含む。

基準電位制御回路６１は、対応のＤＵＴ１の基準電位レベルを検知し、この基準電位レベルを共通の所定値に制御する。

たとえば、基準ＤＵＴ１Ｃに対応する基準電位制御回路６１は、所定レベルになるように基準ＤＵＴ１Ｃの基準電位ＨＧＮＤのレベルを制御する。そして、基準ＤＵＴ１Ｃ以外のＤＵＴ１Ａ，１Ｂ，１Ｄに対応する基準電位制御回路６１は、ケーブル１２Ａ，１２Ｂ，１２Ｄによって伝達される基準ＤＵＴ１Ｃの基準電位ＨＧＮＤのレベルになるように対応のＤＵＴ１Ａ，１Ｂ，１Ｄの基準電位レベルを制御する。

また、基準電位制御回路６１は、コネクタ３２、インタフェース基板３およびソケット２を介して対応のＤＵＴ１の基準電位レベルの検知および制御を行なう。

より詳細には、検出回路ＳＮ１は、対応のＤＵＴ１の基準電位レベルを検出する。たとえば、ＤＵＴ１が装着されたソケット２直下の基準電位レベルが検出される。

補正電圧出力回路ＤＡＣ１は、比較回路ＣＭＰ１の一方入力端子にレベル補正電圧を出力する。

比較回路ＣＭＰ１は、一方入力端子におけるレベル補正電圧と他方入力端子におけるたとえば基準電位ＨＧＮＤのレベルとの差を検出し、この差が０になるように出力電圧の値を変更する。比較回路ＣＭＰ１の出力電圧が検出回路ＳＮ１にフィードバックされることによって帰還ループが形成され、対応のＤＵＴ１の基準電位レベルが基準ＤＵＴ１Ｃの基準電位ＨＧＮＤのレベルに近づくように制御される。

図５は、本発明の実施の形態に係るテスト装置が半導体装置の試験を行なう際の動作手順を定めたフローチャートである。

図５を参照して、まず、基準電位制御回路６１は、対応のＤＵＴ１の基準電位レベルを検知し（ステップＳ１）、この基準電位レベルを共通の所定値に制御する（ステップＳ２）。

次に、基準電位測定回路４１は、ケーブル９を介して基準ＤＵＴ１Ｃの基準電位ＨＧＮＤのレベルを測定する（ステップＳ３）。

次に、電源電圧供給回路４２は、基準電位測定回路４１によって測定された基準電位ＨＧＮＤのレベルに基づいて、ケーブル８Ａ，８Ｂ，８Ｃ，８Ｄ経由でＤＵＴ１Ａ，１Ｂ，１Ｃ，１Ｄに共通の電源電圧を供給する（ステップＳ４）。

図６は、図１に示すＢ方向から見た本発明の実施の形態に係るテスト装置の概略断面を示す図である。

図６を参照して、テストヘッド５２では、ピンカード６，７下部に複数のグランドプレート２４が設けられており、これらがケーブル等によって互いに接続されている。そして、各グランドプレート２４のうちの少なくともいずれか１つがケーブル１０を介してテスタ本体５１のグランドと接続されている。

このように、テストヘッド５２では、各グランドプレートがケーブル等で接続されているため、このケーブル等が高抵抗をもってしまい、グランドプレート間で電位差が発生してしまう。これにより、インタフェース基板３Ａ，３Ｂ，３Ｃ，３Ｄのグランド層の電位にばらつきが生じる。

さらに、グランドプレート２４が共通のプレートで形成されているとしても、インタフェース基板３Ａ，３Ｂ，３Ｃ，３Ｄのグランド層は、対応のねじ５Ａ，５Ｂ，５Ｃ，５Ｄを介してグランドプレート４Ａ，４Ｂ，４Ｃ，４Ｄと接続されているだけであるため、各グランドプレート４間で電位差が発生し、インタフェース基板３Ａ，３Ｂ，３Ｃ，３Ｄのグランド層の電位にばらつきが生じる。

図７は、本発明の実施の形態に係るテスト装置が基準電位制御回路を備えない構成であると仮定した場合において、テスタ本体５１と各ＤＵＴ１とでグランド電位（基準電位）にばらつきが生じている例を示す図である。図７は、８つのＤＵＴＡ，ＤＵＴＢ，ＤＵＴＣ，ＤＵＴＤ，ＤＵＴＥ，ＤＵＴＦ，ＤＵＴＧ，ＤＵＴＨのうち、ＤＵＴＢが基準ＤＵＴである場合を示している。

図７を参照して、テスト装置１０１が基準電位制御回路６１を備えない場合には、前述の理由により、各ＤＵＴでグランド電位がばらつく。すなわち、ＤＵＴＡ，ＤＵＴＢ，ＤＵＴＣ，ＤＵＴＤ，ＤＵＴＥ，ＤＵＴＦ，ＤＵＴＧ，ＤＵＴＨの基準電位はぞれぞれ−０．１２ｍＶ、０．００ｍＶ、０．４９ｍＶ、１．４０ｍＶ、１４．１７ｍＶ、１３．９５ｍＶ、１３．６１ｍＶ、１３．０５ｍＶである。

このため、電源電圧供給回路４２がたとえば２．５０Ｖの電源電圧を各ＤＵＴに共通に供給しても、ＤＵＴＢには２．５Ｖの電源電圧が供給されるが、ＤＵＴＢ以外の各ＤＵＴには２．５Ｖとは異なる電源電圧が供給されてしまう。図７に示す例では、特にＤＵＴＥ，ＤＵＴＦ，ＤＵＴＧ，ＤＵＴＨの電源電圧が２．５Ｖから大きく離れてしまう。

しかしながら、本発明の実施の形態に係るテスト装置は、基準電位制御回路６１を備える。すなわち、基準ＤＵＴ１Ｃ以外のＤＵＴ１Ａ，１Ｂ，１Ｄに対応する基準電位制御回路６１は、ケーブル１２Ａ，１２Ｂ，１２Ｄによって伝達される基準ＤＵＴ１Ｃの基準電位ＨＧＮＤのレベルになるように対応のＤＵＴ１Ａ，１Ｂ，１Ｄの基準電位レベルを制御する。そして、基準電位測定回路４１は、ケーブル９を介して基準ＤＵＴ１Ｃの基準電位ＨＧＮＤのレベルを測定する。電源電圧供給回路４２は、基準電位測定回路４１によって測定された基準電位ＨＧＮＤのレベルに基づいて、ケーブル８Ａ，８Ｂ，８Ｃ，８Ｄ経由でＤＵＴ１Ａ，１Ｂ，１Ｃ，１Ｄに共通の電源電圧を供給する。

このような構成により、ＤＵＴに印加される電圧の設定値からの誤差を低減することができるため、正しい条件でＤＵＴの試験を行なうことができる。また、複数のＤＵＴ間で印加電位が異なっている場合でも、ＤＵＴ間の差を従来と比べて小さく制御することができる。また、より正しい印加電圧で試験することができるため、歩留まりが改善される。

したがって、本発明の実施の形態に係るテスト装置では、半導体装置の回路規模を増大させることなく、複数の半導体装置を並行して安定に試験することができる。

なお、本発明の実施の形態に係るテスト装置は、シリコンウエハ上に半導体チップが搭載されている状態で行なわれる試験（ウエハテスト）、シリコンウエハ上の半導体チップをダイシング等してパッケージ化された状態で行なわれる試験（ファイナルテスト）およびデバイスに対して通常動作時よりも高い外部電源電圧が供給される高温動作試験（バーンイン試験）等に適用することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に係るテスト装置の全体概略構成を示す外観図である。 本発明の実施の形態に係るテスト装置の図１におけるＩＩ−ＩＩ断面を概略的に示す図である。 本発明の実施の形態に係るテスト装置におけるモジュール基板の構成を示す図である。 本発明の実施の形態に係るテスト装置におけるモジュール基板の基準電位制御回路の回路図である。 本発明の実施の形態に係るテスト装置が半導体装置の試験を行なう際の動作手順を定めたフローチャートである。 図１に示すＢ方向から見た本発明の実施の形態に係るテスト装置の概略断面を示す図である。 本発明の実施の形態に係るテスト装置が基準電位制御回路を備えない構成であると仮定した場合において、テスタ本体５１と各ＤＵＴ１とでグランド電位（基準電位）にばらつきが生じている例を示す図である。

符号の説明

２Ａ，２Ｂ，２Ｃ，２Ｄ ソケット、３，３Ａ，３Ｂ，３Ｃ，３Ｄ インタフェース基板、４Ａ，４Ｂ，４Ｃ，４Ｄ グランドプレート、５Ａ，５Ｂ，５Ｃ，５Ｄ ねじ、６，７，６Ａ，６Ｂ，６Ｃ，６Ｄ，７Ａ，７Ｂ，７Ｃ，７Ｄ ピンカード、８〜１０ ケーブル、１１ マザーボード、１２Ａ，１２Ｂ，１２Ｄ ケーブル、２４ グランドプレート、３１ 基板、３２ コネクタ、３３ 電子部品、４１ 基準電位測定回路、４２ 電源電圧供給回路、５１ テスタ本体、５２ テストヘッド、５３Ａ，５３Ｂ，５３Ｃ，５３Ｄ モジュール基板、６１ 基準電位制御回路、１０１ テスト装置、Ｒ１〜Ｒ３ 抵抗、ＳＮ１ 検出回路、ＣＭＰ１ 比較回路、ＤＡＣ１ Ｄ／Ａコンバータ。

Claims (4)

1. 複数の半導体装置を試験するテスト装置であって、
   前記複数の半導体装置の一部である１または複数の基準半導体装置の基準電位レベルを測定する基準電位測定回路と、
   前記測定されたレベルに基づいて前記複数の半導体装置に共通の電源電圧を供給する電源電圧供給回路と、
   前記半導体装置に対応して設けられ、対応の前記半導体装置の基準電位レベルを検知し、前記基準電位レベルを共通の所定値に制御する複数の基準電位制御回路とを備えるテスト装置。
2. 前記テスト装置は、
   前記基準半導体装置の基準電位ノードと前記基準半導体装置以外の前記半導体装置に対応する前記基準電位制御回路とを電気的に接続するケーブルを備え、
   前記基準半導体装置以外の前記半導体装置に対応する前記基準電位制御回路は、前記ケーブルによって伝達される前記基準半導体装置の基準電位レベルになるように対応の前記半導体装置の基準電位レベルを制御する請求項１に記載のテスト装置。
3. 前記テスト装置は、さらに、
   前記半導体装置に対応して設けられ、対応の前記半導体装置が着脱可能に装着される複数のインタフェース基板を備え、
   各前記基準電位制御回路は、対応の前記インタフェース基板に装着され、前記インタフェース基板を介して対応の前記半導体装置の基準電位レベルの検知および制御を行ない、
   前記テスト装置は、さらに、
   前記基準半導体装置に対応する前記インタフェース基板と前記基準電位測定回路とを電気的に接続するケーブルを備え、
   前記基準電位測定回路は、前記ケーブルを介して前記基準半導体装置の基準電位レベルを測定する請求項１に記載のテスト装置。
4. 複数の半導体装置を試験するテスト方法であって、
   各前記半導体装置の基準電位レベルを検知し、各前記半導体装置の基準電位レベルを共通の所定値に制御するステップと、
   前記複数の半導体装置の一部である１または複数の基準半導体装置の基準電位レベルを測定するステップと、
   前記測定したレベルに基づいて前記複数の半導体装置に共通の電源電圧を供給するステップとを含むテスト方法。

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