JPH09178811A - Ｌｓｉテスタ用ｉ／ｏ回路 - Google Patents
Ｌｓｉテスタ用ｉ／ｏ回路Info
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- JPH09178811A JPH09178811A JP7350964A JP35096495A JPH09178811A JP H09178811 A JPH09178811 A JP H09178811A JP 7350964 A JP7350964 A JP 7350964A JP 35096495 A JP35096495 A JP 35096495A JP H09178811 A JPH09178811 A JP H09178811A
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Abstract
(57)【要約】
【課題】 ＬＳＩテスタ２とＤＵＴ１とのＩ／Ｏ回路に
おいて、ＬＳＩテスタ側のリーク電流ＩLAをキャンセル
するＬＳＩテスタ用Ｉ／Ｏ回路を提供する。 【解決手段】 この発明は、ＬＳＩテスタ２とＤＵＴ１
の各ピンとの伝送線路のＩ／Ｏ回路にＬＳＩテスタ側で
発生するリーク電流ＩLAをキャンセルするＩ／Ｏ回路を
設けるものである。そのために、信号の伝送線路にリー
ク電流検出用抵抗１０を挿入し、その両端の電位差を検
出する差動増幅器２０を設け、その電位差に相当する可
変電流Ｉ1 をカレントミラー回路３０でＬＳＩテスタ側
の伝送線路に供給し、他方一定電流のダミー電流Ｉ2 を
ＬＳＩテスタ側の伝送線路から吐き出すダミー回路４０
を設け、上記可変電流Ｉ1 をリーク電流ＩLAの増減に相
当して増減させてリーク電流ＩLAをキャンセルする回路
構成とする。
おいて、ＬＳＩテスタ側のリーク電流ＩLAをキャンセル
するＬＳＩテスタ用Ｉ／Ｏ回路を提供する。 【解決手段】 この発明は、ＬＳＩテスタ２とＤＵＴ１
の各ピンとの伝送線路のＩ／Ｏ回路にＬＳＩテスタ側で
発生するリーク電流ＩLAをキャンセルするＩ／Ｏ回路を
設けるものである。そのために、信号の伝送線路にリー
ク電流検出用抵抗１０を挿入し、その両端の電位差を検
出する差動増幅器２０を設け、その電位差に相当する可
変電流Ｉ1 をカレントミラー回路３０でＬＳＩテスタ側
の伝送線路に供給し、他方一定電流のダミー電流Ｉ2 を
ＬＳＩテスタ側の伝送線路から吐き出すダミー回路４０
を設け、上記可変電流Ｉ1 をリーク電流ＩLAの増減に相
当して増減させてリーク電流ＩLAをキャンセルする回路
構成とする。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ（大規模
集積回路）を試験するＬＳＩテスタと被測定デバイス
（以下「ＤＵＴ」という）とのＩ／Ｏ (Input/Output)
において、ＬＳＩテスタ側に発生するリーク電流を零に
キャンセルするＬＳＩテスタ用Ｉ／Ｏ回路に関する。こ
こで、ＬＳＩテスタとはＩＣテスタやＶＬＳＩテストシ
ステムを含む全ての集積回路試験装置のことを総称する
こととする。
集積回路）を試験するＬＳＩテスタと被測定デバイス
（以下「ＤＵＴ」という）とのＩ／Ｏ (Input/Output)
において、ＬＳＩテスタ側に発生するリーク電流を零に
キャンセルするＬＳＩテスタ用Ｉ／Ｏ回路に関する。こ
こで、ＬＳＩテスタとはＩＣテスタやＶＬＳＩテストシ
ステムを含む全ての集積回路試験装置のことを総称する
こととする。
【０００２】
【従来の技術】ＬＳＩやＶＬＳＩはピン数が２５６ピ
ン、５１２ピンから１０００ピンを越えるようになって
きた。このＶＬＳＩを試験するＬＳＩテスタはＤＵＴの
各ピンに対応してドライバ（ＤＲ）、コンパレータ（Ｃ
Ｐ）及びプログラマブルロード回路（ＰＬ）の１組のＩ
／Ｏを有している。つまり、５１２ピン用のＬＳＩテス
タピンエレクトロニクス回路には５１２組のＤＲ、ＣＰ
及びＰＬのＩ／Ｏを有し、これらが１つのテストヘッド
に組み込まれている。
ン、５１２ピンから１０００ピンを越えるようになって
きた。このＶＬＳＩを試験するＬＳＩテスタはＤＵＴの
各ピンに対応してドライバ（ＤＲ）、コンパレータ（Ｃ
Ｐ）及びプログラマブルロード回路（ＰＬ）の１組のＩ
／Ｏを有している。つまり、５１２ピン用のＬＳＩテス
タピンエレクトロニクス回路には５１２組のＤＲ、ＣＰ
及びＰＬのＩ／Ｏを有し、これらが１つのテストヘッド
に組み込まれている。
【０００３】図３に、従来のＬＳＩテスタにおけるＤＵ
Ｔ１とＬＳＩテスタ２のピンエレクトロニクス回路との
接続図を示す。ＤＵＴ１の各ピンは１組のＩ／Ｏと対応
し、ＤＵＴ１の入力ピンはＤＲからのテスト信号を入力
し、出力ピンからはＣＰに応答信号を出力する。またＤ
ＵＴ１のＤＣ（直流）測定時にはリードリレースイッチ
のＳ11を開きＳ21を閉じてＤＣユニット３から直流電圧
電流をＤＵＴ１に与えて電流や電圧や入出力抵抗の測定
を行う。
Ｔ１とＬＳＩテスタ２のピンエレクトロニクス回路との
接続図を示す。ＤＵＴ１の各ピンは１組のＩ／Ｏと対応
し、ＤＵＴ１の入力ピンはＤＲからのテスト信号を入力
し、出力ピンからはＣＰに応答信号を出力する。またＤ
ＵＴ１のＤＣ（直流）測定時にはリードリレースイッチ
のＳ11を開きＳ21を閉じてＤＣユニット３から直流電圧
電流をＤＵＴ１に与えて電流や電圧や入出力抵抗の測定
を行う。
【０００４】ＣＰは電圧比較器であり期待値電圧と比較
するので入力電流は零であり、ＤＵＴ１の出力ピンが負
荷電流を送出するピンであるときには、その定格負荷電
流を取り込む回路が必要となる。そこで、この定格負荷
電流を一種の可変定電流源であるＰＬが取り込んでい
る。ＰＬはＣＰと対になって動作するのであるが、ＣＰ
が動作するのはＤＲが動作しないときである。
するので入力電流は零であり、ＤＵＴ１の出力ピンが負
荷電流を送出するピンであるときには、その定格負荷電
流を取り込む回路が必要となる。そこで、この定格負荷
電流を一種の可変定電流源であるＰＬが取り込んでい
る。ＰＬはＣＰと対になって動作するのであるが、ＣＰ
が動作するのはＤＲが動作しないときである。
【０００５】このようにして、ＬＳＩテスタ２とＤＵＴ
１との間のＩ／Ｏは、ＤＲとＰＬとＣＰで成っている。
このＣＰは電圧比較器であるので電流の入出力は無く、
ＤＲとＰＬとには使用しないときはハイインピーダンス
となる半導体スイッチがＩ／Ｏ側に付いているので電流
の入出力は原理的には無い。しかしながら、これら３者
共に半導体素子で構成されているので、わずかではある
がリーク電流が発生している。このリーク電流は、ＤＵ
Ｔ１が吸い込む場合と吐き出す場合の双方がある。
１との間のＩ／Ｏは、ＤＲとＰＬとＣＰで成っている。
このＣＰは電圧比較器であるので電流の入出力は無く、
ＤＲとＰＬとには使用しないときはハイインピーダンス
となる半導体スイッチがＩ／Ｏ側に付いているので電流
の入出力は原理的には無い。しかしながら、これら３者
共に半導体素子で構成されているので、わずかではある
がリーク電流が発生している。このリーク電流は、ＤＵ
Ｔ１が吸い込む場合と吐き出す場合の双方がある。
【０００６】図３に示すように、ＤＲではＩ1 が、ＰＬ
ではＩ2 が、ＣＰではＩ3 のリーク電流が発生し、その
トータル値はＩLAとなる。このＩLAは、電圧や浮遊容量
などの状況にもよるが、１伝送線路当たりで２００ｎＡ
（２００×１０-9アンペア）程度である。ＤＵＴ１のピ
ン数が１０数ピン程度であるときには、この程度のリー
ク電流では特に問題とすることは無かった。
ではＩ2 が、ＣＰではＩ3 のリーク電流が発生し、その
トータル値はＩLAとなる。このＩLAは、電圧や浮遊容量
などの状況にもよるが、１伝送線路当たりで２００ｎＡ
（２００×１０-9アンペア）程度である。ＤＵＴ１のピ
ン数が１０数ピン程度であるときには、この程度のリー
ク電流では特に問題とすることは無かった。
【０００７】
【発明が解決しようとする課題】ＤＵＴ１のピン数が１
００ピンを越え、５００ピンから１０００ピンを越えよ
うとするとき、このリーク電流ＩLAの存在は、ＤＵＴ１
のテスト結果の精度に影響が生じるようになってきた。
特にＣＭＯＳデバイスの直流特性試験であるＩDD測定に
おいては１ピンに直流電圧電流を与えて測定するので、
仮に他の数１００ピン全てにリーク電流が生じていると
すると、ＩLA×数１００の電流がＩDDの測定に加算され
るので測定結果の精度は非常に悪くなってくる。
００ピンを越え、５００ピンから１０００ピンを越えよ
うとするとき、このリーク電流ＩLAの存在は、ＤＵＴ１
のテスト結果の精度に影響が生じるようになってきた。
特にＣＭＯＳデバイスの直流特性試験であるＩDD測定に
おいては１ピンに直流電圧電流を与えて測定するので、
仮に他の数１００ピン全てにリーク電流が生じていると
すると、ＩLA×数１００の電流がＩDDの測定に加算され
るので測定結果の精度は非常に悪くなってくる。
【０００８】この発明は、上記の問題点を解決するため
にＬＳＩテスタとＤＵＴとの間の各伝送線路毎に、この
リーク電流ＩLAをキャンセルしてリーク電流による影響
を無くし、測定精度の向上を図るためのリーク電流キャ
ンセル回路を有するＬＳＩテスタのＩ／Ｏ回路を提供す
るものである。
にＬＳＩテスタとＤＵＴとの間の各伝送線路毎に、この
リーク電流ＩLAをキャンセルしてリーク電流による影響
を無くし、測定精度の向上を図るためのリーク電流キャ
ンセル回路を有するＬＳＩテスタのＩ／Ｏ回路を提供す
るものである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、この発明は各伝送線路毎にＬＳＩテスタ側にリーク
電流キャンセル回路であるＩ／Ｏ回路を設ける。これは
ＤＲやＰＬのあるピン・カード内に設けても良いし、Ｄ
ＵＴソケットのあるパフォーマンス・ボード内に設けて
も良い。
に、この発明は各伝送線路毎にＬＳＩテスタ側にリーク
電流キャンセル回路であるＩ／Ｏ回路を設ける。これは
ＤＲやＰＬのあるピン・カード内に設けても良いし、Ｄ
ＵＴソケットのあるパフォーマンス・ボード内に設けて
も良い。
【００１０】リーク電流キャンセル回路は伝送線路に挿
入された５Ωから１０Ω程度の低抵抗によるリーク電流
検出用抵抗の両端における電位差を検出して、それを補
う電流を加算あるいは減算してリーク電流ＩLAをキャン
セルする回路である。リーク電流検出用抵抗は低抵抗に
して、信号の通過波形を劣化させないようにする。
入された５Ωから１０Ω程度の低抵抗によるリーク電流
検出用抵抗の両端における電位差を検出して、それを補
う電流を加算あるいは減算してリーク電流ＩLAをキャン
セルする回路である。リーク電流検出用抵抗は低抵抗に
して、信号の通過波形を劣化させないようにする。
【００１１】
【発明の実施の形態】第１の発明は基本的回路構成であ
る。信号の伝送線路に挿入されたリーク電流検出用抵抗
と、その両端の電位差を検出するため定電流源を含む差
動増幅器と、差動増幅器の電流で稼動しリーク電流検出
用抵抗から見てＬＳＩテスタ側の伝送線路にキャンセル
電流を流し込むカレントミラー回路と、その伝送線路か
ら一定のダミー電流を流し出すダミー回路と、上記定電
流源とダミー回路の電流値を定めるバイアス回路から構
成されている。
る。信号の伝送線路に挿入されたリーク電流検出用抵抗
と、その両端の電位差を検出するため定電流源を含む差
動増幅器と、差動増幅器の電流で稼動しリーク電流検出
用抵抗から見てＬＳＩテスタ側の伝送線路にキャンセル
電流を流し込むカレントミラー回路と、その伝送線路か
ら一定のダミー電流を流し出すダミー回路と、上記定電
流源とダミー回路の電流値を定めるバイアス回路から構
成されている。
【００１２】この回路構成は、ＬＳＩテスタ側の伝送線
路に、一方の電源ＶCCから可変電流Ｉ1 を流し込み、他
方の電源ＶEEに一定電流Ｉ2 を流し出す回路構成であ
る。そして、リーク電流が零の時には、Ｉ1＝Ｉ2、と
し、リーク電流が発生している時には、そのリーク電流
の量と同量の電流分だけ可変電流Ｉ1 を増加減してリー
ク電流をキャンセルするものである。
路に、一方の電源ＶCCから可変電流Ｉ1 を流し込み、他
方の電源ＶEEに一定電流Ｉ2 を流し出す回路構成であ
る。そして、リーク電流が零の時には、Ｉ1＝Ｉ2、と
し、リーク電流が発生している時には、そのリーク電流
の量と同量の電流分だけ可変電流Ｉ1 を増加減してリー
ク電流をキャンセルするものである。
【００１３】リーク電流を検出するために、リーク電流
検出用抵抗の両端の電位差を差動増幅器で取り出す。そ
のために差動増幅器を構成する１対のトランジステはゲ
ート電流がリーク電流ＩLAより非常に小さいＦＥＴ（フ
ィールド・エフェクト・トランジスタ）を用いるのがよ
い。
検出用抵抗の両端の電位差を差動増幅器で取り出す。そ
のために差動増幅器を構成する１対のトランジステはゲ
ート電流がリーク電流ＩLAより非常に小さいＦＥＴ（フ
ィールド・エフェクト・トランジスタ）を用いるのがよ
い。
【００１４】ＦＥＴにはＮ型とＰ型とがある。どちらを
用いても構成できるが、お互いに極性が逆になるので、
電源電圧への接続も極性が逆になる。後述する図１と図
２の実施例の構成図となる。従って、一方の電源電圧は
ＶCC又はＶEEとなり、他方の電源電圧はＶEE又はＶCCと
なる。
用いても構成できるが、お互いに極性が逆になるので、
電源電圧への接続も極性が逆になる。後述する図１と図
２の実施例の構成図となる。従って、一方の電源電圧は
ＶCC又はＶEEとなり、他方の電源電圧はＶEE又はＶCCと
なる。
【００１５】第２の発明は、この発明のＩ／Ｏ回路の半
導体素子をＦＥＴで構成したものである。第１の発明で
は差動増幅器を構成する１対の半導体素子にはＦＥＴが
用いられ、他の半導体素子は一般のトランジスタを用い
たものである。第３の発明は、上記の半導体素子をＣＭ
ＯＳにＩＣで構成されたものである。以下、実施例につ
いて説明する。
導体素子をＦＥＴで構成したものである。第１の発明で
は差動増幅器を構成する１対の半導体素子にはＦＥＴが
用いられ、他の半導体素子は一般のトランジスタを用い
たものである。第３の発明は、上記の半導体素子をＣＭ
ＯＳにＩＣで構成されたものである。以下、実施例につ
いて説明する。
【００１６】
【実施例】図１にこの発明の一実施例の回路図を、図２
に他の実施例の回路図を示す。ここで図３と対応する部
分には同一符号を付す。先ず、図１について説明する。
図１は差動増幅器２０の１対のＦＥＴがＮ型の場合の構
成図である。
に他の実施例の回路図を示す。ここで図３と対応する部
分には同一符号を付す。先ず、図１について説明する。
図１は差動増幅器２０の１対のＦＥＴがＮ型の場合の構
成図である。
【００１７】ＬＳＩテスタ２のＩ／ＯであるＤＲ、ＰＬ
及びＣＰはそれぞれ半導体スイッチを経て接続され、リ
ードリレーのスイッチＳ1 を経て信号の伝送線路により
ＤＵＴ１のそれぞれのピンに接続されていた。この発明
は、この伝送線路にリーク電流検出用抵抗１０を挿入し
ている。そのリーク電流検出用抵抗１０の両端ａ、ｂの
電位を差動増幅器２０で検知する。
及びＣＰはそれぞれ半導体スイッチを経て接続され、リ
ードリレーのスイッチＳ1 を経て信号の伝送線路により
ＤＵＴ１のそれぞれのピンに接続されていた。この発明
は、この伝送線路にリーク電流検出用抵抗１０を挿入し
ている。そのリーク電流検出用抵抗１０の両端ａ、ｂの
電位を差動増幅器２０で検知する。
【００１８】この差動増幅器２０は、１対のＦＥＴＱ６
及びＱ７と定電流源２１とで構成され、リーク電流検出
用抵抗１０の両端ａ及びｂの電位をそれぞれ抵抗Ｒ６及
びＲ７を介してＦＥＴＱ６及びＱ７のゲートに接続され
ている。そしてそれぞれのソースが抵抗Ｒ８及びＲ９を
介して結合されて定電流源２１に接続された構成である
ので、一対のＦＥＴＱ６及びＱ７の総合電流は常に一定
電流値である。
及びＱ７と定電流源２１とで構成され、リーク電流検出
用抵抗１０の両端ａ及びｂの電位をそれぞれ抵抗Ｒ６及
びＲ７を介してＦＥＴＱ６及びＱ７のゲートに接続され
ている。そしてそれぞれのソースが抵抗Ｒ８及びＲ９を
介して結合されて定電流源２１に接続された構成である
ので、一対のＦＥＴＱ６及びＱ７の総合電流は常に一定
電流値である。
【００１９】リーク検出用抵抗１０の両端ａ及びｂと１
対のＦＥＴＱ６及びＱ７のゲート間にそれぞれ抵抗Ｒ６
及びＲ７を挿入するのは、ＤＲやＤＵＴがダイナミック
動作時にこの抵抗で信号の動作をなまらせてキャンセル
動作をさせないようにするためである。従って、この抵
抗値はやや高く１ｋΩから数１０ｋΩ程度のものを用い
る。
対のＦＥＴＱ６及びＱ７のゲート間にそれぞれ抵抗Ｒ６
及びＲ７を挿入するのは、ＤＲやＤＵＴがダイナミック
動作時にこの抵抗で信号の動作をなまらせてキャンセル
動作をさせないようにするためである。従って、この抵
抗値はやや高く１ｋΩから数１０ｋΩ程度のものを用い
る。
【００２０】上記１対のＦＥＴのドレインは、ＤＵＴ側
のＦＥＴＱ７はカレントミラー回路３０のトランジスタ
Ｑ３のに接続して対のトランジスタＱ２の電流を制御
し、ＬＳＩテスタ側のＦＥＴＱ６のドレインは一方の電
圧電源ＶCCに接続される。
のＦＥＴＱ７はカレントミラー回路３０のトランジスタ
Ｑ３のに接続して対のトランジスタＱ２の電流を制御
し、ＬＳＩテスタ側のＦＥＴＱ６のドレインは一方の電
圧電源ＶCCに接続される。
【００２１】カレントミラー回路とは、ベースが直接結
合された１対のトランジスタ回路であって、共にエミッ
タ側に抵抗が挿入されその抵抗値が同一であるとする
と、制御用トランジスタの電流が増減すると、これに伴
い他方のトランジスタの電流も同一電流値が増減すると
いう鏡の関係にある回路である。
合された１対のトランジスタ回路であって、共にエミッ
タ側に抵抗が挿入されその抵抗値が同一であるとする
と、制御用トランジスタの電流が増減すると、これに伴
い他方のトランジスタの電流も同一電流値が増減すると
いう鏡の関係にある回路である。
【００２２】カレントミラー回路３０は、一方の電流制
御用トランジスタＱ３のコレクタがＤＵＴ側のＦＥＴＱ
７に接続されており、Ｑ３のコレクタ電流に応じてベー
スが直結されている他方のトランジスタＱ２の電流Ｉ1
を制御し、他方のトランジスタＱ２のコレクタはＬＳＩ
テスタ側の伝送線路に接続されて可変電流Ｉ1 を流し込
んでいる。
御用トランジスタＱ３のコレクタがＤＵＴ側のＦＥＴＱ
７に接続されており、Ｑ３のコレクタ電流に応じてベー
スが直結されている他方のトランジスタＱ２の電流Ｉ1
を制御し、他方のトランジスタＱ２のコレクタはＬＳＩ
テスタ側の伝送線路に接続されて可変電流Ｉ1 を流し込
んでいる。
【００２３】一方、ダミー回路４０がＬＳＩテスタ側の
伝送線路と他方の電源電源ＶEE側とに接続されて一定電
流Ｉ2 を流し出している。従って、リーク電流ＩLAが零
のときはカレントミラー回路３０からの可変電流Ｉ1 と
ダミー回路のダミー電流Ｉ2とを等しくして、伝送線路
への電流の供給は無いようにする。リーク電流ＩLAが発
生していると、リーク電流ＩLAがリーク電流検出用抵抗
１０に流れるためにその両端に電位差が生じるので、こ
の電位差を検出して可変電流Ｉ1 を制御する。
伝送線路と他方の電源電源ＶEE側とに接続されて一定電
流Ｉ2 を流し出している。従って、リーク電流ＩLAが零
のときはカレントミラー回路３０からの可変電流Ｉ1 と
ダミー回路のダミー電流Ｉ2とを等しくして、伝送線路
への電流の供給は無いようにする。リーク電流ＩLAが発
生していると、リーク電流ＩLAがリーク電流検出用抵抗
１０に流れるためにその両端に電位差が生じるので、こ
の電位差を検出して可変電流Ｉ1 を制御する。
【００２４】リーク電流ＩLAがＤＵＴ１からＬＳＩテス
タ２側に流れる場合にはリーク電流検出用抵抗１０のＤ
ＵＴ側のｂ点の電位がａ点の電位より大きくなる。する
と、差動増幅器２０のＦＥＴＱ７の電流量が多くなり、
従ってカレントミラー回路の電流も多くなり可変電流Ｉ
1 は増加して、Ｉ1＝Ｉ2＋ＩLA、となって均衡する。そ
して、増加した電流量ＩLAをＬＳＩテスタ２に流してや
り、リーク電流検出用抵抗１０にはリーク電流ＩLAは流
れないようになる。つまり、ＤＵＴ１のピンからはリー
ク電流ＩLAを吸い込まなくて良いようになる。
タ２側に流れる場合にはリーク電流検出用抵抗１０のＤ
ＵＴ側のｂ点の電位がａ点の電位より大きくなる。する
と、差動増幅器２０のＦＥＴＱ７の電流量が多くなり、
従ってカレントミラー回路の電流も多くなり可変電流Ｉ
1 は増加して、Ｉ1＝Ｉ2＋ＩLA、となって均衡する。そ
して、増加した電流量ＩLAをＬＳＩテスタ２に流してや
り、リーク電流検出用抵抗１０にはリーク電流ＩLAは流
れないようになる。つまり、ＤＵＴ１のピンからはリー
ク電流ＩLAを吸い込まなくて良いようになる。
【００２５】逆に、リーク電流ＩLAがＬＳＩテスタ２か
らＤＵＴ１側に流れる場合にはリーク電流検出用抵抗１
０のＤＵＴ側のａ点の電位がｂ点の電位より大きくな
る。すると上記の逆の動作となり、カレントミラー回路
３０の電流は減少して可変電流は、Ｉ1＝Ｉ2−ＩLA、と
なって均衡する。そしてリーク電流ＩLAをダミー回路４
０が吐き出すことになる。このような動作でＬＳＩテス
タでのリーク電流ＩLAをキャンセルすることができる。
らＤＵＴ１側に流れる場合にはリーク電流検出用抵抗１
０のＤＵＴ側のａ点の電位がｂ点の電位より大きくな
る。すると上記の逆の動作となり、カレントミラー回路
３０の電流は減少して可変電流は、Ｉ1＝Ｉ2−ＩLA、と
なって均衡する。そしてリーク電流ＩLAをダミー回路４
０が吐き出すことになる。このような動作でＬＳＩテス
タでのリーク電流ＩLAをキャンセルすることができる。
【００２６】バイアス回路５０は差動増幅器２０の定電
流源２１のＱ５とダミー回路４０の電流源Ｑ４にそれら
の電流値を決めるための一定電圧を与える回路である。
従って電圧電源ＶCCとＶEE間に複数の抵抗、例えばＲ０
とＲ１を直列に接続してその結合点の電位を取り出し、
それぞれに与えるとよい。
流源２１のＱ５とダミー回路４０の電流源Ｑ４にそれら
の電流値を決めるための一定電圧を与える回路である。
従って電圧電源ＶCCとＶEE間に複数の抵抗、例えばＲ０
とＲ１を直列に接続してその結合点の電位を取り出し、
それぞれに与えるとよい。
【００２７】（他の実施例）図２は差動増幅器２０の１
対のＦＥＴＱ６及びＱ７をＰ型にした場合の実施例であ
る。半導体素子の極性が全て逆になるので、図面上、図
１と比して伝送線路を中心にして逆配置になっている。
動作は図１の説明に準じて容易に理解できよう。
対のＦＥＴＱ６及びＱ７をＰ型にした場合の実施例であ
る。半導体素子の極性が全て逆になるので、図面上、図
１と比して伝送線路を中心にして逆配置になっている。
動作は図１の説明に準じて容易に理解できよう。
【００２８】
【発明の効果】以上詳細に説明したように、この発明は
ＬＳＩテスタ２とＤＵＴ１との間におけるＩ／Ｏにおい
て、ＬＳＩテスタ側に発生するリーク電流ＩLAをＤＵＴ
１の各ピン毎の伝送線路でこのリーク電流ＩLAを検出
し、可変電流Ｉ1 を増加減してキャンセルできるように
なった。
ＬＳＩテスタ２とＤＵＴ１との間におけるＩ／Ｏにおい
て、ＬＳＩテスタ側に発生するリーク電流ＩLAをＤＵＴ
１の各ピン毎の伝送線路でこのリーク電流ＩLAを検出
し、可変電流Ｉ1 を増加減してキャンセルできるように
なった。
【００２９】従って、ＤＵＴ１のピン数が千ピンを越え
ても、更に多くなっても、ＬＳＩのＤＣ試験に誤差を生
じることが無く、試験精度が非常に向上する。これから
のＬＳＩテスタに必要な発明であり、その技術的効果は
大である。
ても、更に多くなっても、ＬＳＩのＤＣ試験に誤差を生
じることが無く、試験精度が非常に向上する。これから
のＬＳＩテスタに必要な発明であり、その技術的効果は
大である。
【図１】この発明の一実施例の構成図である。
【図２】この発明の他の実施例の構成図である。
【図３】従来の構成図である。
１ ＤＵＴ（被測定デバイス） ２ ＬＳＩテスタ ３ ＤＣユニット １０ リーク電流検出用抵抗 ２０ 差動増幅器 ２１ 定電流源 ３０ カレントミラー回路 ４０ ダミー回路 ５０ バイアス回路 Ｑi 半導体素子（ＦＥＴ、トランジスタ） Ｒi 抵抗素子 Ｓi スイッチ（リードリレー）
Claims (3)
- 【請求項１】 ＬＳＩを試験するＬＳＩテスタ（２）と
ＤＵＴ（１）との間のＩ／Ｏ回路において、 ＬＳＩテスタ（２）とＤＵＴ（１）との間の伝送線路に
挿入されたリーク電流検出用抵抗（１０）と、 上記リーク電流検出用の抵抗（１０）の両端にそれぞれ
抵抗（Ｒ6、Ｒ7）を通してゲートに接続され、ソースが
それぞれ抵抗（Ｒ8、Ｒ9）を通し結合して定電流源（２
１）に接続され、ＤＵＴ（１）側のＦＥＴ（Ｑ7 ）のド
レインはカレントミラー回路（３０）に接続され、ＬＳ
Ｉテスタ側のＦＥＴ（Ｑ6 ）のドレインは一方の電圧電
源（ＶCC又はＶEE）に接続されている１対のＦＥＴ（Ｑ
6 、Ｑ7）から成る差動増幅器（２０）と、 一方の電圧電源（ＶCC又はＶEE）にそれぞれ抵抗
（Ｒ2、Ｒ3）を通してエミッタに接続され、ベースは直
接結合され、一方のトランジスタ（Ｑ3 ）のコレクタは
上記差動増幅器（２０）のＤＵＴ（１）側のＦＥＴ（Ｑ
7 ）に、他方のトランジスタ（Ｑ6 ）のコレクタはＬＳ
Ｉテスタ側（２）の伝送線路に接続された１対のトラン
ジスタ（Ｑ2、Ｑ3）とから成るカレントミラー回路（３
０）と、 ＬＳＩテスタ（２）側の伝送回路と他方の電源電源（Ｖ
EE又はＶCC）との間にダミー電流を流すトランジスタ
（Ｑ4）と抵抗（Ｒ4）の直列回路から成るダミー回路
（４０）と、 電源ＶCCと電源ＶEE間に挿入され、直列接続された複数
の抵抗（Ｒ0、Ｒ1）の中点から取り出して上記差動増幅
器（２０）の定電流源（２１）と上記ダミー回路（４
０）とに一定電圧を与えるバイアス回路（５０）と、 を具備することを特徴とするＬＳＩテスタ用Ｉ／Ｏ回
路。 - 【請求項２】 請求項１記載のトランジスタ（Ｑ１、Ｑ
２、Ｑ３、Ｑ４、Ｑ５）をＦＥＴの半導体素子に置き換
えて構成されていることを特徴とする請求項１記載のＬ
ＳＩテスタ用Ｉ／Ｏ回路。 - 【請求項３】 請求項１又は２記載の複数の半導体素子
はＣＭＯＳのＩＣで構成されていることを特徴とする請
求項１又は２記載のＬＳＩテスタ用Ｉ／Ｏ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7350964A JPH09178811A (ja) | 1995-12-25 | 1995-12-25 | Ｌｓｉテスタ用ｉ／ｏ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7350964A JPH09178811A (ja) | 1995-12-25 | 1995-12-25 | Ｌｓｉテスタ用ｉ／ｏ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09178811A true JPH09178811A (ja) | 1997-07-11 |
Family
ID=18414117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7350964A Withdrawn JPH09178811A (ja) | 1995-12-25 | 1995-12-25 | Ｌｓｉテスタ用ｉ／ｏ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09178811A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002214279A (ja) * | 2001-01-17 | 2002-07-31 | Akita Kaihatsu Center Ard:Kk | デバイス評価回路 |
| SG101938A1 (en) * | 2000-06-16 | 2004-02-27 | Yong Khim Swee | High speed idd measurement circuit |
| JP2010540972A (ja) * | 2007-10-04 | 2010-12-24 | テラダイン、 インコーポレイテッド | レガシー試験システムの挙動エミュレート |
-
1995
- 1995-12-25 JP JP7350964A patent/JPH09178811A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG101938A1 (en) * | 2000-06-16 | 2004-02-27 | Yong Khim Swee | High speed idd measurement circuit |
| JP2002214279A (ja) * | 2001-01-17 | 2002-07-31 | Akita Kaihatsu Center Ard:Kk | デバイス評価回路 |
| JP2010540972A (ja) * | 2007-10-04 | 2010-12-24 | テラダイン、 インコーポレイテッド | レガシー試験システムの挙動エミュレート |
| KR101489542B1 (ko) * | 2007-10-04 | 2015-02-03 | 테라다인 인코퍼레이티드 | 레거시 테스트 시스템의 동작 에뮬레이팅 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |