JP4743938B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、基準電圧発生回路を搭載した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路の消費電力を低減させるには、動作電源電圧の低電圧化が有効である。電源電圧を下げると、付加容量の充放電電流がその低減分だけ減少する。従って、電源電圧の低電圧化を実施すると電圧の低減率の２乗に比例して消費電力が減少する。例えば、広く使われている汎用メモリを例にとると、内部回路に用いられているトランジスタのゲート長を世代世代において、微細加工の限界付近までスケールダウンし、オンチップ化した電圧降下回路によって、汎用ＬＳＩと外部供給電圧を等しく保ちながら、メモリ自身の内部電位を降圧して動作させることにより、高信頼性、低消費電力を実現することができる。また電圧降下回路を用いると、一定の内部電位を得ることもでき、外部電源電圧が変動しても、その変動の影響を受けずに、安定した動作を実現することが可能となる。
【０００３】
図９は、従来の電圧降下回路を示す図であり、図９（ａ）は、定電流発生回路、図９（ｂ）は、基準電圧発生回路、図９（ｃ）は、カレントミラー増幅器を示している。
図９において、１はメインアンプ、２はサブアンプである。
図１０は、図９の回路特性を示す図である。
【０００４】
図９に代表的なものが示されるように、電圧降下回路は、一般に、図９（ａ）の定電流発生回路、図９（ｂ）の基準電圧発生回路、図９（ｃ）のカレントミラー増幅器の３つで構成される。
図９（ｃ）は、基準電圧Ｖｒｅｆと出力電圧Ｉｎｔ．Ｖｃｃの電位差を検出する比較回路と、その結果に応じて、Ｉｎｔ．Ｖｃｃレベルを調節するためのＰＭＯＳトランジスタから構成される。
図９（ｃ）の回路では、常時動作する駆動能力の小さいサブアンプ２と、Ｉｎｔ．Ｖｃｃ駆動の内部回路が活性化された時に、活性化信号ＡＣＴを受けて動作する駆動能力の大きいメインアンプ１を合わせ持つ構成を例示している。アンプ部分は、系の駆動能力を決定する重要な回路であるが、これにも増して定電流発生回路、基準電圧発生回路は、温度や外部電圧の変化に対して、内部電位の変動を最小限にして安定な電位を供給するための非常に重要で、かつ諸特性の変化に対して、非常にデリケートな回路である。この定電流発生回路、基準電圧発生回路の特性が、系の動作特性を決定するということができる。
【０００５】
図９（ａ）は、以前から用いられた定電流発生回路である。これは、外部電圧に対して安定した内部電圧を発生し、しかも系の温度特性を最低限に保つことができる回路である。この定電流発生回路において、定電流を発生させているのはトランジスタＴｒＰ−１、ＴｒＰ−２、ＴｒＮ−１、ＴｒＮ−２及び抵抗Ｒｔで構成された部分である。この回路では、トランジスタＴｒＰ−１、ＴｒＮ−１側とトランジスタＴｒＰ−２、ＴｒＮ２側に同じ電流を流すため、トランジスタＴｒＮ−１、ＴｒＮ−２を同一サイズのトランジスタで形成し、どちらもノードＢＩＡＳのレベルにゲート電位を固定している。そしてトランジスタＴｒＰ−１とＴｒＰ−２を、例えば図９では，ゲート長Ｌを等しくしてゲート幅Ｗだけを１：１０の比率に形成して、両トランジスタに同じ電流が流れたときに生じる電圧降下の差△Ｖを、抵抗Ｒｔで受けて電流Ｉ（＝△Ｖ／Ｒｔ）に変換している。この抵抗Ｒｔは、数百ｋΩオーダーの大きな値が必要なため、例えばトランジスタのゲート配線材料を引き回した配線抵抗などを用いるとよい。
トランジスタＴｒＰ−１とＴｒＰ−３を同一サイズにすることで、この電流Ｉが基準電圧発生回路へ伝達されると同時に、トランジスタＴｒＰ−１、ＴｒＮ−１側とトランジスタＴｒＰ−２、ＴｒＮ−２側に流れる電流としてフィードバックされる。このフィードバック効果により、この系は常に出力の状況をモニターしながら、最適な一定電流Ｉを基準電圧発生回路に伝達できるようになっている。
【０００６】
図９（ｂ）の基準電圧発生回路では、この電流Ｉを受けたチャネル抵抗Ｒｃ部分での電位差Ｉ×Ｒｃと、電流Ｉが流れたときに生じるトランジスタＴｒＰ−４での電位差Ｖｔｐ（ほぼトランジスタＴｒＰ−４のしきい値電圧に相当）との和に相当するＩ×Ｒｃ＋Ｖｔｐが、基準電圧Ｖｒｅｆとして出力される。
プロセスばらつきにより、抵抗値やしきい値が変動しても、基準電圧Ｖｒｅｆを正しく出力するために、ゲート長の長いトランジスタで形成されるチャネル抵抗Ｒｃは、例えば図９（ｂ）では、スイッチＳＷ１からスイッチＳＷ４までの組み合わせにより、１６段階に抵抗値を変えられるようになっている。トランジスタＴｒＣ−１からトランジスタＴｒＣ−４のゲート長の比を１：２：４：８としておくと、ほぼ等間隔に１６段階の電圧チューニングを行うことができる。プロセス変化により、設定値に対して出力値が±１０〜２０％程度ばらつくことを想定して、その範囲内では出力電圧を設定値にあわせ込むことができるようにしている。
【０００７】
基準電圧Ｖｒｅｆは、系の特性を考えると、外部電圧依存性が少なく、かつ温度依存性が少ないことが望ましい。まず外部電圧依存性に関して、抵抗Ｒｔ、チャネル抵抗Ｒｃ、しきい値Ｖｔｐなどは、一定電流Ｉに応じた電位差を持つもので、直接電圧依存性は持ちにくく、また△Ｖが先に述べたように、電圧に依存しないことを考えると、基準電圧発生回路における外部電圧依存性は、もともと少ないことがわかる。
【０００８】
続いて、温度依存性に関して考える。各材料の温度依存性は、８０゜Ｃでは、２７゜Ｃに対して抵抗Ｒｔ（ゲート配線材料）、チャネル抵抗Ｒｃは、約１０％抵抗値が上がり、しきい値Ｖｔｐは約１０％減少する。また、トランジスタＴｒＰ−１、ＴｒＰ−２の温度依存性により、△Ｖは約２０％増大するので、△Ｖ／Ｒｔで決定される電流Ｉも増大する。
図９（ａ）、（ｂ）に示される回路に、これらの値を代入して見ると、（外部電圧３．３Ｖから基準電圧２Ｖを発生することを想定した場合）、図１０に示すように、室温で１．５Ｖから２．３Ｖまでを１６段階に発生しているのに対して、高温では、１．５Ｖから２．７Ｖの発生電圧となる。つまりチューニングステップが大きくなるにつれて、Ｉ×Ｒｃの成分が多くなり、正の温度依存性が大きくなる。
【０００９】
図１１は、従来の基準電圧発生回路を示す図である。
図１２は、図１１の回路特性を示す図である。
図１１の回路構成では、トランジスタのしきい値成分を、１Ｖｔｐから２Ｖｔｐにしている。これにより、正の温度依存性を持つＩ×Ｒｃの成分を少なくし、負の温度依存性を持つしきい値Ｖｔｐの比率を高めることで、図１２に示されるように、チューニングステップの中央で、温度依存性をなくせている。しかし、チューニングレンジの両端では、正または負の温度依存性が生じる。
【００１０】
図１３は、従来の別の基準電圧発生回路を示す図である。
図１４は、図１３の回路特性を示す図である。
図１３に示す回路では、図１１の回路構成に加えて、チャネル抵抗性素子のゲートに、しきい値Ｖｔｐを入力することにより、チャネル抵抗Ｒｃの温度依存性を少なくしている。これにより、負の温度依存性を持つしきい値Ｖｔｐの比率が高くなる。このため系全体の特性が負の温度依存性になるため、図１４に示すように、チューニングステップの大きな値での温度依存性はなくなるが、チューニングステップが小さくなるにつれて、負の温度依存性が大きくなる。
【００１１】
チューニングステップは、ヒューズを用いてプログラミングされる。一般的なスイッチ制御回路を図１５、図１６に示す。
図１５は、従来の基準電圧発生回路のスイッチ制御回路を示す図である。
図１６は、従来の基準電圧発生回路の別のスイッチ制御回路を示す図である。
図１５、１６において、ＴＵＮＥは、通常時にはＴＵＮＥ＝Ｌであり、チューニングモードが活性化された時にＨとなる信号である。ＴＳＩＧｎは、チューニングモード時に、スイッチｎをコントロールするための信号である。また、ＢＩＡＳは、図９（ａ）に示される回路で発生された信号であり、ヒューズを切断したとき、ノードＦＩＮがフローティングになるのを防いでいる。ここで、ＢＩＡＳをゲート入力とするトランジスタサイズが、トランジスタＴｒＮ−１、ＴｒＮ−２と同じであるとすると、カレントミラー効果により、図９（ａ）と同じ電流Ｉを流すことができる。図９（ａ）より、この電流は、Ｉ＝△Ｖ／Ｒｔと微少な電流であるため、ヒューズ切断前は、ＦＩＮ＝Ｈとなっている。これに対し、ヒューズが切断後、ＦＩＮは、ＢＩＡＳによりＬにひかれ、その値はラッチされる。
【００１２】
このスイッチ制御回路を用いて、仮想的にヒューズを切断しながら内部電源をモニタする。図１５のスイッチ制御回路は、チューニングモードとなった時、ＴＵＮＥはＨであり、ＴＳＩＧｎにより、ＳＷ１〜ＳＷ４の状態を制御する。また、通常状態（ＴＵＮＥ＝Ｌ）において、ヒューズ切断前には、ＭＯＤＥ＝Ｌであり、スイッチｎがＯＦＦしている。ヒューズを切断すると、ＭＯＤＥ＝Ｈとなり、スイッチがＯＮする。
【００１３】
図１６に示すスイッチ制御回路は、図１５のＭＯＤＥを反転した信号／ＭＯＤＥでスイッチを制御する回路であり、通常状態（ヒューズ切断前）でスイッチをＯＮとする回路である。図９（ｂ）、図１１、図１３において、ＳＷ１〜ＳＷ３は、図１５に、ＳＷ４は図１６に対応する回路で制御される。
【００１４】
仮想的にヒューズを切断して内部電源をモニタした結果を受けて、ヒューズ素子を切断する。このヒューズ素子は、専用のテスト装置を用いて、レーザにより切断される。このような方式を用いる場合、ヒューズ素子は、レーザによってとばされたポリシリコン等が他の回路に悪影響を与えたりすることがないように、ガードリング等によって保護されている。このため、冗長回路は、ヒューズまわりにシュリンクが効かない。そして、デザインルールの進歩とともに、チップ面積に占めるヒューズの割合の大きさが問題になってきている。これを解決する手段として、チューニング情報をロードする方式がある。特開平１１−１９４３８号公報に示されるように、デバイスに電源を投入した後、一定期間に電圧チューニング情報を転送する。
【００１５】
【発明が解決しようとする課題】
従来の回路構成では、突発的なプロセス変動に対応するためにチューニングを行うと、Ｖｒｅｆレベルの温度依存性が大きくなる場合がある。また、初期の少量生産段階から量産段階となった場合や、量産工場が移った場合には、定常的なプロセスパラメータが変化する場合がある。このとき、定常的に大きな温度依存性をもつ可能性があり、回路改訂が必要となる。何れのタイプの基準電圧発生回路が適しているかは、設計段階で判断しにくい。
【００１６】
この発明は、上記のような問題点を解決するためになされたものであり、プロセス条件が変動した場合に、回路変更することなく、チューニングを行うことができる基準電圧発生回路を有する半導体集積回路装置を得ることを目的としている。
【００１７】
【課題を解決するための手段】
この発明に係わる半導体集積回路装置においては、特性の異なる複数の回路構成が切り替わるように構成され、複数の回路構成のいずれかを用いて基準電圧を発生する基準電圧発生回路と、この基準電圧発生回路の複数の回路構成を切り替える制御信号を基準電圧発生回路に出力する制御回路を備えたものである。
【００１８】
また、特性の異なる複数の回路構成は、第一の回路構成及び第二の回路構成の二つの回路構成であるものである。
また、特性の異なる複数の回路構成は、第一の回路構成と第二の回路構成と第三の回路構成の三つの回路構成であるものである。
【００１９】
さらに、制御回路は、テストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うものである。
また、制御回路は、排他的な二つのテストモード信号を用いて設定されるテストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うものである。
【００２０】
さらにまた、制御回路は、ヒューズを切断することにより、制御信号を出力するように構成されているものである。
また、制御回路は、チューニング情報を保持するラッチ回路を有し、ラッチ回路に保持されたチューニング情報に基づき制御信号を出力するものである。
【００２１】
加えて、基準電圧発生回路は、二つの基準電圧を発生するように構成されているものである。
また、基準電圧発生回路の出力側には、二つの基準電圧に対応するようにバッファが設けられているものである。
【００２２】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による基準電圧発生回路を示す図である。
図２は、この発明の実施の形態１による基準電圧発生回路のスイッチ制御回路を示す図である。
図１の回路は、図９（ｂ）の基準電圧発生回路に、トランジスタＴｒＰ−５とスイッチＭＳＷ１、／ＭＳＷ１を設け、スイッチ制御回路からの制御信号により、二つの回路構成を切り替えるように構成されており、いずれかを用いて、基準電圧Ｖｒｅｆを出力する。
【００２３】
次に、動作について説明する。
図１のＩＣＯＮＳＴをゲート入力とするトランジスタＴｒＰ−３は、一定電流Ｉを流す。トランジスタＴｒＣ−１〜ＴｒＣ−６は、チャネル抵抗性素子であり、その抵抗値をＲｃとする。ダイオード接続の各トランジスタＴｒＰ−４〜ＴｒＰ−５のしきい値をＶｔｐとする。
基準電圧Ｖｒｅｆのチューニングは、スイッチＳＷ１〜ＳＷ４、ＭＳＷ１、／ＭＳＷ１を用いて行う。スイッチＳＷ１〜ＳＷ４は、従来例と同じく１６通りのレベルチューニングを行うためのスイッチである。
スイッチＭＳＷ１は、１Ｖｔｐ＋Ｒ型の回路構成（従来例図９（ｂ）と同等の第一の回路構成）と、２Ｖｔｈ＋Ｒ型の回路構成（従来例図１１と同等の第二の回路構成）を切り替えるためのスイッチであり、制御信号／ＭＯＤＥによって制御される。／ＭＳＷ１は、ＭＳＷ１とＯＮ、ＯＦＦの状態が反転するスイッチであり、制御信号ＭＯＤＥによって制御され、２Ｖｔｐ＋Ｒ型と１Ｖｔｐ＋Ｒ型を切り替えた場合に、チャネル抵抗Ｒｃ成分を調整するためのトランジスタＴｒＣ−６を接続する。
【００２４】
スイッチＭＳＷ１は、図２のスイッチ制御回路で制御する。通常状態（ＴＵＮＥ＝Ｌ）ヒューズ切断前は、ノードＭＯＤＥはＬであり（ＭＳＷ１＝ＯＮ、／ＭＳＷ１＝ＯＦＦ）、図１の基準電圧発生回路は、１Ｖｔｐ＋Ｒ型回路構成である。ヒューズ切断後は、ＭＯＤＥ＝Ｈとなり（ＭＳＷ１＝ＯＦＦ、ＭＳＷＩ＝ＯＮ）、図１の回路は、２Ｖｔｐ＋Ｒ型回路構成に切り替わる。
基準電圧発生回路の回路構成は、テストモード（チューニングモードが含まれる）を設定することによっても、切り替えることができる。１Ｖｔｐ＋Ｒ型のチューニングモードになると、ＴＭＯＤＥ＝ＬかつＴＵＮＥ＝Ｈとなり、スイッチＳＷ１〜ＳＷ４を切り替えて、基準電圧発生回路のチューニングを行える。また、２Ｖｔｐ＋Ｒ型のチューニングモードになると、ＴＭＯＤＥ＝ＨかつＴＵＮＥ＝Ｈとなり、スイッチＳＷ１〜ＳＷ４を切り替えてチューニングを行う。このようにして、デバイスのテストモード切り替えにより、２通りの回路構成での１６段階チューニングを行うことが可能である。
プロセスがばらつくと、チャネル抵抗Ｒｃとしきい値Ｖｔｐのバランスがずれる。チャネル抵抗Ｒｃ、しきい値Ｖｔｐの値が大小どちらにずれても、調整可能とするため、通常、未チューニング状態をチューニングステップの中央の値（例えばＴｕｎｉｎｇ Ｓｔｅｐ＝９）とする。チャネル抵抗Ｒｃ、しきい値Ｖｔｐのプロセスばらつきが小さい場合には、チューニングステップの中央での温度依存性が少ない２Ｖｔｐ＋Ｒ型の状態でのチューニングが適する。これに対し、負の温度依存性成分が増加（しきい値Ｖｔｐ成分が大）となった場合、系として正の温度依存性をもつ１Ｖｔｐ＋Ｒ型の回路構成が適する。
【００２５】
実施の形態１によれば、設計段階では、決定しにくい２つのタイプの回路構成を、ヒューズで切り替えて使用することができる。このため、突発的なプロセスの変動が生じた場合に、ヒューズを切断することにより対応できる。さらに、１Ｖｔｐ＋Ｒ型チューニングモードと、２Ｖｔｐ＋Ｒ型チューニングモードを搭載し、仮想的にヒューズを切断して、２つのタイプの回路を切り替えてチューニングを行える。これにより回路変更などの手間なく、プロセス条件にあわせた最適な基準電圧発生回路構成とし、チューニングを行うことができる。
【００２６】
実施の形態２．
実施の形態１では、１Ｖｔｐ＋Ｒ型チューニングモード、２Ｖｔｐ＋Ｒ型チューニングモードの２通りのテストモードで、基準電圧発生回路の２通りの回路構成の切り替えを制御していた。実施の形態２は、チューニングモード切り替えを、チューニングモードと排他的なテストモードとを組み合せることによって制御する。
【００２７】
通常、メモリデバイスは、チューニングモード以外の複数のテストモードを搭載している。その内の幾つかのテストモードは、チューニングモードと排他的な関係にある。例えば、内部電源発生を止めるテストモード（ストップモードと呼ぶ）がある。内部電源チューニング中に、内部電源発生が止まると、チューニングできない。このため、チューニングモードとストップモードが同時に実行されることはなく、排他制御されている。
この内部電源発生に関連する排他的なテストモード信号を用いて組み合わせることにより、チューニングモードを制御することができる。例えば、図２で、チューニングモードのみがセットされた場合、ＴＭＯＤＥ＝Ｌとなり、１Ｖｔｐ＋Ｒ型のチューニングが行われる。そして、チューニングモードをセットしたまま、ストップモードをセットすると、ＴＭＯＤＥ＝Ｈとなり、２Ｖｔｐ＋Ｒ型チューニングモードとなるようにする。
このように、テストモード信号の組み合わせにより、ＴＭＯＤＥ信号を制御することにより、チューニングモード信号を一本化できる。
【００２８】
実施の形態２によれば、チューニングに関連するテストモードを二つ設ける必要がなく、テストモード設定するための回路を削減できる。また、ストップモードのように、チューニングモードと排他的な関係にあり、かつ、内部電源発生回路で使用されているテストモードを使用することにより、テストモード発生回路から内部電源発生回路までの配線数を減らすことができる。
【００２９】
実施の形態３．
実施の形態１では、図２のスイッチ制御回路を用いて、図１の基準電圧発生回路のチューニングモードを切り替えていた。この切り替えを、図３のスイッチ制御回路を用いて行うこともできる。
図３は、この発明の実施の形態３による基準電圧発生回路のスイッチ制御回路を示す図である。
図３において、３はＰチャネルトランジスタのゲート入力に設けられたラッチ回路である。
特開平１１−１９４８３８号公報に示されるように、電源投入後の一定期間に、電源チューニング情報を転送する場合がある。これに対応するための回路が、図３である。
図３には、ラッチ回路３が存在する。チューニング情報は、このラッチ回路３で記憶する。これにより、通常状態（ＴＵＮＥ＝Ｌ）でのノードＭＯＤＥの論理を決定できる。
【００３０】
図３は、チューニング情報転送方式を用いない場合にも対応しているスイッチ制御回路である。例えば、メモリデバイスをロジックデバイス等と混載する場合、混載するデバイスの都合により、メモリデバイスコアの仕様を変更することがある。ヒューズ素子方式と転送方式のどちらが適しているのかは、混載デバイスに依存する。このために、ヒューズ方式と転送方式の切り替え可能なタイプとすることが有効である。
図３でヒューズ方式とする場合は、ラッチ回路３の入力をＧＮＤ固定とする。このとき、通常状態（ＴＵＮＥ＝Ｌ）のＭＯＤＥの論理は、ヒューズによって決定される。また、転送方式とする場合には、ヒューズを切断することなく、チューニング情報によって、ＭＯＤＥの論理が決まる。
【００３１】
実施の形態３によれば、チューニングのプログラミング方式が変わっても、スイッチ制御回路を変更することなく対応できる。スイッチを制御する回路は、そのまま流用し、そこに入力する信号を変えるのみでよい。
また、図３は、スイッチＭＳＷを制御するのみではなく、スイッチＳＷを制御するのにも使用できる。全てのスイッチを、図３の回路で制御することにより、全てのチューニング情報を転送方式にすることが可能となる。
【００３２】
実施の形態４．
図４は、この発明の実施の形態４による基準電圧発生回路を示す図である。
図５は、この発明の実施の形態４による基準電圧発生回路のスイッチ制御回路を示す図である。
実施の形態１では、ＴＵＮＥ＝Ｈとすることにより、スイッチ制御を可能として、ＴＭＯＤＥ信号により基準電圧発生回路の回路構成を切り替えていた。実施の形態４は、ＴＵＮＥ＝Ｈとすると共に、ＴＵＮＥＭとＴＭＯＤＥの２ビットの信号を用いて、基準電圧発生回路の構成を４通りの状態に変化させるものである。
図４では、実施の形態１（図１）に対して、スイッチＭＳＷ２、／ＭＳＷ２を加えた構成となっている。ここで、スイッチＭＳＷ２、／ＭＳＷ２は、図５に示す回路で制御され、図５のＴＵＮＥＭ、ＴＭＯＤＥは、実施の形態１のようにテストモード切換えにより、もしくは実施の形態２のように排他テストモードの組合せにより設定される信号である。なお、図４のスイッチＳＷ１〜ＳＷ４は、図１５、図１６に示す回路により制御されるが、ここでＴＵＮＥは、ＴＵＮＥＭとＴＭＯＤＥとのＯＲ演算によって形成される。
また、図４のスイッチＭＳＷ１、／ＭＳＷ１は、図２のＴＵＮＥをＴＵＮＥＭとした回路により制御される。
【００３３】
次に、動作について説明する。
ＴＵＮＥＭ＝Ｌ、ＴＭＯＤＥ＝Ｌのとき、通常状態であり、ＭＳＷ１、ＭＳＷ２はプログラミングされた状態（デフォルト状態）となっている。
ＴＵＮＥＭ＝Ｈ、ＴＭＯＤＥ＝Ｌのとき、スイッチＭＳＷ１＝ＯＮ、ＭＳＷ１＝ＯＦＦ、ＭＳＷ２＝Ａ、／ＭＳＷ２＝ＯＦＦとなり、実施の形態１と同様に１Ｖｔｐ＋Ｒ型の第一の回路構成で、チューニングを行える。１Ｖｔｐ＋Ｒ型は、図１０に示すような正の温度依存性をもつ。
【００３４】
ＴＵＮＥＭ＝Ｈ、ＴＭＯＤＥ＝Ｈのとき、スイッチＭＳＷ１＝ＯＦＦ、／ＭＳＷ１＝ＯＮ、ＭＳＷ２＝Ａ、／ＭＳＷ２＝ＯＦＦとなり、実施の形態１と同様に２Ｖｔｐ＋Ｒ型の第二の回路構成で、チューニングが行える。２Ｖｔｐ＋Ｒ型は、図１２に示すように、チューニングステップの中央での温度依存性がゼロであり、チューニングステップの両端で、正負の温度依存性をもつ。
【００３５】
また、ＴＵＮＥＭ＝Ｌ、ＴＭＯＤＥ＝Ｈのとき、スイッチＭＳＷ１＝ＯＮ、／ＭＳＷ１＝ＯＦＦ、ＭＳＷ２＝Ｂ、／ＭＳＷ２＝ＯＮとなり、２Ｖｔｐ＋Ｒ（２）型の第三の回路構成で、チューニングが行える。
スイッチ／ＭＳＷ２は、２Ｖｔｐ＋Ｒ（２）型のときのみＯＮし、トランジスタＴｒＣ−５を短絡して、チャネル抵抗Ｒｃの値を調整する。スイッチＭＳＷ２は、トランジスタＴｒＣ−１〜４のゲートを、Ｖｔｐにするためのスイッチである。そして２Ｖｔｐ＋Ｒ（２）型は、図１４に示すような負の温度依存性をもつ。
【００３６】
実施の形態４によれば、ＴＵＮＥＭとＴＭＯＤＥの２ｂｉｔの信号を用いて、４通りの状態を切り替える。そして温度依存性が、正である回路構成（１Ｖｔｐ＋Ｒ型）、ゼロである回路構成（２Ｖｔｐ＋Ｒ型）、負である回路構成（２Ｖｔｐ＋Ｒ（２）型）の３通りの回路構成でのチューニングが可能である。よって、プロセス変動が生じた場合に、最適な回路構成に切り替えて、チューニングすることができる。
また、実施の形態４で使用されるスイッチ制御回路は、実施の形態３と同様にヒューズ方式と転送方式の切り替えができる構成とすることが可能である。
【００３７】
実施の形態５．
図６は、この発明の実施の形態５による基準電圧発生回路を示す図である。
図７は、この発明の実施の形態５による昇圧電源発生回路を示す図である。
図７において、４はレベルモニタ回路、５は昇圧回路である。
図６の基準電圧発生回路は、二つの基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を発生させるように構成されている。図６において、基準電圧Ｖｒｅｆ１は、トランジスタＴｒＣ−１〜ＴｒＣ−５で決定されるチャネル抵抗Ｒｃ１と、しきい値Ｖｔｐの値によって定まる（Ｖｒｅｆ１＝Ｖｔｐ＋Ｒｃ１）。基準電圧Ｖｒｅｆ２は、トランジスタＴｒＣ−１〜ＴｒＣ−４で決定されるチャネル抵抗Ｒｃ２と、しきい値Ｖｔｐの値によって決まる（Ｖｒｅｆ２＝Ｖｔｐ＋Ｒｃ２）。これにより、基準電圧Ｖｒｅｆ２は、基準電圧Ｖｒｅｆ１より、Ｉ×Ｒｃ５（Ｒｃは、ＴｒＣ−５のチャネル抵抗）だけ小さい値となり、Ｖｒｅｆ１を基準電圧として発生する内部電源ｉｎｔ．Ｖｃｃ１より少し低いレベルのｉｎｔ．Ｖｃｃ２（ｉｎｔ．Ｖｃｃ２は、基準電圧Ｖｒｅｆ２を基にして発生する内部電源）を得ることができる。
【００３８】
図７に、昇圧電源をレベルモニタするための基準電圧として、Ｖｒｅｆ１、Ｖｒｅｆ２を使用する場合の構成を示す。ここでは、ｉｎｔ．Ｖｃｃ１を分圧したＶｃｃ１Ｄｉｖと、基準電圧Ｖｒｅｆ１とのレベルを比較する回路であるレベルモニタ回路４と、その比較結果ＥＮ１を受けて活性状態となる昇圧回路５から構成され、ｉｎｔ．Ｖｃｃ１を、外部電源ＶＣＣより高いレベルとして発生させる回路である。
例えば、ＶＣＣ＝２．５Ｖであるとき、ｉｎｔ．Ｖｃｃ１＝３．６Ｖを発生するものとし、ｉｎｔ．Ｖｃｃ１を分圧回路で分圧したノードＶｃｃ１Ｄｉｖが１．８Ｖであり、基準電圧発生回路からの出力Ｖｒｅｆ１＝１．８Ｖであるとする。これに対し、Ｖｒｅｆ２は、Ｖｒｅｆ１より少し低いレベルであり、Ｖｒｅｆ２＝１．６５Ｖとする。このとき、ｉｎｔ．Ｖｃｃ２＝３．３Ｖ、Ｖｃｃ２Ｄｉｖ＝１．６５Ｖであるとする。
【００３９】
ＤＲＡＭにおいて、昇圧電源は、トランジスタのしきい値の影響をなくすために、ワード線ドライバ、データ線分離回路、データ出力回路等で使われる。ここで、センスアンプ用電源（ＶＣＣＳ）が２．０Ｖであり、周辺回路用電源（ＶＣＣＰ）が１．０Ｖであるとする。ＶＣＣＳレベルの信号制御には、２．０Ｖ＋しきい値の昇圧電源が必要であり、ｉｎｔ．Ｖｃｃ１＝３．６Ｖが必要である。
これに対し、ＶＣＣＰレベルの信号制御には、１．０Ｖ＋しきい値の昇圧電源で十分であり、ｉｎｔ．Ｖｃｃ２＝３．３Ｖで対応できる。ＶＣＣ＝２．５Ｖからｉｎｔ．Ｖｃｃ１＝３．６Ｖを発生させるのに比べて、ＶＣＣ＝２．５Ｖからｉｎｔ．Ｖｃｃ２＝３．３Ｖを発生させることは、レベル発生効率がよく、かつ、消費電流も少なくてすむ。
【００４０】
実施の形態５によれば、Ｖｒｅｆ１を昇圧電圧として発生する内部電源電圧より、少しレベルが低い内部電源が必要である場合に有効である。
また、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、同じ基準電圧発生回路で発生させているので、チューニング回数が１回ですむ。
さらに、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２の電位差は、どのチューニング条件においても、Ｉ×Ｒｃ５となり、安定した基準電圧Ｖｒｅｆ２を得ることができる。
また、チャネル抵抗Ｒｃ１、しきい値Ｖｔｐの構成は、実施の形態１（図１）とすることもできる。これにより、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２の温度依存性をコントロールすることができる。
【００４１】
実施の形態６．
図８は、この発明の実施の形態６による昇圧電源発生回路を示す図である。
図８において、４、５は図７におけるものと同一のものである。６はバッファである。
図８は、基準電圧発生回路からの出力をバッファリングした後の信号を、実施の形態５でのレベルモニタ回路４に入力する構成である。基準電圧Ｖｒｅｆ１とＶｒｅｆ２は、各々バッファ６をもつことにより、レベルモニタ回路４に入力する信号Ｖｒｅｆ１Ｂ、Ｖｒｅｆ２Ｂのそれぞれの系を分離している。
【００４２】
昇圧電源発生回路は、レイアウトの制限から、基準電圧発生回路の近距離に配置されているとは限らず、長距離配線になる可能性がある。このとき、Ｖｒｅｆ配線は、隣接配線等のノイズの影響を受けて変動しやすい。また、ｉｎｔ．Ｖｃｃ１とｉｎｔ．Ｖｃｃ２の用途が異なるため、消費されるタイミングも異なる。ｉｎｔ．Ｖｃｃ１が消費され、ｉｎｔ．Ｖｃｃ１レベルが下がると、レベルモニタ回路４が反応する。このとき、Ｖｒｅｆ１Ｂにノイズが生じやすい。Ｖｒｅｆ１ＢのノイズをＶｒｅｆ２Ｂが受けたとすると、Ｖｒｅｆ２Ｂを入力とするレベルモニタ回路４が誤動作する。これを防ぐために、実施の形態６では、バッファ６を設けている。
【００４３】
実施の形態６によると、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、別々にバッファ６をもつので、Ｖｒｅｆ１Ｂのノイズ、もしくはＶｒｅｆ２Ｂのノイズが、Ｖｒｅｆ１もしくはＶｒｅｆ２に直接関連することがない。
【００４４】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
特性の異なる複数の回路構成が切り替わるように構成され、複数の回路構成のいずれかを用いて基準電圧を発生する基準電圧発生回路と、この基準電圧発生回路の複数の回路構成を切り替える制御信号を基準電圧発生回路に出力する制御回路を備えたので、プロセス変動が生じた場合に、回路構成を切り替えて基準電圧を発生することができる。
【００４５】
また、特性の異なる複数の回路構成は、第一の回路構成及び第二の回路構成の二つの回路構成であるので、プロセス変動が生じた場合に、第一の回路構成及び第二の回路構成を切り替えて基準電圧を発生することができる。
また、特性の異なる複数の回路構成は、第一の回路構成と第二の回路構成と第三の回路構成の三つの回路構成であるので、プロセス変動が生じた場合に最適な回路構成でチューニングを行うことができる。
【００４６】
さらに、制御回路は、テストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うので、プロセス変動が生じた場合に、最適な回路構成でチューニングを行うことができる。
また、制御回路は、排他的な二つのテストモード信号を用いて設定されるテストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うので、チューニングに関連したテストモード信号の形成を少なくすることができる。
【００４７】
さらにまた、制御回路は、ヒューズを切断することにより、制御信号を出力するように構成されているので、回路構成を切り替えて基準電圧を発生することができる。
また、制御回路は、チューニング情報を保持するラッチ回路を有し、ラッチ回路に保持されたチューニング情報に基づき制御信号を出力するので、チューニング情報が転送される場合に対応して、回路構成を切り替えて基準電圧を発生することができる。
【００４８】
加えて、基準電圧発生回路は、二つの基準電圧を発生するように構成されているので、二つの基準電圧を必要とする内部電源として利用できる。
また、基準電圧発生回路の出力側には、二つの基準電圧に対応するようにバッファが設けられているので、二つの系を分離することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による基準電圧発生回路を示す図である。
【図２】 この発明の実施の形態１による基準電圧発生回路のスイッチ制御回路を示す図である。
【図３】 この発明の実施の形態３による基準電圧発生回路のスイッチ制御回路を示す図である。
【図４】 この発明の実施の形態４による基準電圧発生回路を示す図である。
【図５】 この発明の実施の形態４による基準電圧発生回路のスイッチ制御回路を示す図である。
【図６】 この発明の実施の形態５による基準電圧発生回路を示す図である。
【図７】 この発明の実施の形態５による昇圧電源発生回路を示す図である。
【図８】 この発明の実施の形態６による昇圧電源発生回路を示す図である。
【図９】 従来の電圧降下回路を示す図である。
【図１０】 図９の回路特性を示す図である。
【図１１】 従来の基準電圧発生回路を示す図である。
【図１２】 図１１の回路特性を示す図である。
【図１３】 従来の別の基準電圧発生回路を示す図である。
【図１４】 図１３の回路特性を示す図である。
【図１５】 従来の基準電圧発生回路のスイッチ制御回路を示す図である。
【図１６】 従来の基準電圧発生回路の別のスイッチ制御回路を示す図である。
【符号の説明】
３ ラッチ回路、４ レベルモニタ回路、５ 昇圧回路、６ バッファ。
【発明の属する技術分野】
この発明は、基準電圧発生回路を搭載した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路の消費電力を低減させるには、動作電源電圧の低電圧化が有効である。電源電圧を下げると、付加容量の充放電電流がその低減分だけ減少する。従って、電源電圧の低電圧化を実施すると電圧の低減率の２乗に比例して消費電力が減少する。例えば、広く使われている汎用メモリを例にとると、内部回路に用いられているトランジスタのゲート長を世代世代において、微細加工の限界付近までスケールダウンし、オンチップ化した電圧降下回路によって、汎用ＬＳＩと外部供給電圧を等しく保ちながら、メモリ自身の内部電位を降圧して動作させることにより、高信頼性、低消費電力を実現することができる。また電圧降下回路を用いると、一定の内部電位を得ることもでき、外部電源電圧が変動しても、その変動の影響を受けずに、安定した動作を実現することが可能となる。
【０００３】
図９は、従来の電圧降下回路を示す図であり、図９（ａ）は、定電流発生回路、図９（ｂ）は、基準電圧発生回路、図９（ｃ）は、カレントミラー増幅器を示している。
図９において、１はメインアンプ、２はサブアンプである。
図１０は、図９の回路特性を示す図である。
【０００４】
図９に代表的なものが示されるように、電圧降下回路は、一般に、図９（ａ）の定電流発生回路、図９（ｂ）の基準電圧発生回路、図９（ｃ）のカレントミラー増幅器の３つで構成される。
図９（ｃ）は、基準電圧Ｖｒｅｆと出力電圧Ｉｎｔ．Ｖｃｃの電位差を検出する比較回路と、その結果に応じて、Ｉｎｔ．Ｖｃｃレベルを調節するためのＰＭＯＳトランジスタから構成される。
図９（ｃ）の回路では、常時動作する駆動能力の小さいサブアンプ２と、Ｉｎｔ．Ｖｃｃ駆動の内部回路が活性化された時に、活性化信号ＡＣＴを受けて動作する駆動能力の大きいメインアンプ１を合わせ持つ構成を例示している。アンプ部分は、系の駆動能力を決定する重要な回路であるが、これにも増して定電流発生回路、基準電圧発生回路は、温度や外部電圧の変化に対して、内部電位の変動を最小限にして安定な電位を供給するための非常に重要で、かつ諸特性の変化に対して、非常にデリケートな回路である。この定電流発生回路、基準電圧発生回路の特性が、系の動作特性を決定するということができる。
【０００５】
図９（ａ）は、以前から用いられた定電流発生回路である。これは、外部電圧に対して安定した内部電圧を発生し、しかも系の温度特性を最低限に保つことができる回路である。この定電流発生回路において、定電流を発生させているのはトランジスタＴｒＰ−１、ＴｒＰ−２、ＴｒＮ−１、ＴｒＮ−２及び抵抗Ｒｔで構成された部分である。この回路では、トランジスタＴｒＰ−１、ＴｒＮ−１側とトランジスタＴｒＰ−２、ＴｒＮ２側に同じ電流を流すため、トランジスタＴｒＮ−１、ＴｒＮ−２を同一サイズのトランジスタで形成し、どちらもノードＢＩＡＳのレベルにゲート電位を固定している。そしてトランジスタＴｒＰ−１とＴｒＰ−２を、例えば図９では，ゲート長Ｌを等しくしてゲート幅Ｗだけを１：１０の比率に形成して、両トランジスタに同じ電流が流れたときに生じる電圧降下の差△Ｖを、抵抗Ｒｔで受けて電流Ｉ（＝△Ｖ／Ｒｔ）に変換している。この抵抗Ｒｔは、数百ｋΩオーダーの大きな値が必要なため、例えばトランジスタのゲート配線材料を引き回した配線抵抗などを用いるとよい。
トランジスタＴｒＰ−１とＴｒＰ−３を同一サイズにすることで、この電流Ｉが基準電圧発生回路へ伝達されると同時に、トランジスタＴｒＰ−１、ＴｒＮ−１側とトランジスタＴｒＰ−２、ＴｒＮ−２側に流れる電流としてフィードバックされる。このフィードバック効果により、この系は常に出力の状況をモニターしながら、最適な一定電流Ｉを基準電圧発生回路に伝達できるようになっている。
【０００６】
図９（ｂ）の基準電圧発生回路では、この電流Ｉを受けたチャネル抵抗Ｒｃ部分での電位差Ｉ×Ｒｃと、電流Ｉが流れたときに生じるトランジスタＴｒＰ−４での電位差Ｖｔｐ（ほぼトランジスタＴｒＰ−４のしきい値電圧に相当）との和に相当するＩ×Ｒｃ＋Ｖｔｐが、基準電圧Ｖｒｅｆとして出力される。
プロセスばらつきにより、抵抗値やしきい値が変動しても、基準電圧Ｖｒｅｆを正しく出力するために、ゲート長の長いトランジスタで形成されるチャネル抵抗Ｒｃは、例えば図９（ｂ）では、スイッチＳＷ１からスイッチＳＷ４までの組み合わせにより、１６段階に抵抗値を変えられるようになっている。トランジスタＴｒＣ−１からトランジスタＴｒＣ−４のゲート長の比を１：２：４：８としておくと、ほぼ等間隔に１６段階の電圧チューニングを行うことができる。プロセス変化により、設定値に対して出力値が±１０〜２０％程度ばらつくことを想定して、その範囲内では出力電圧を設定値にあわせ込むことができるようにしている。
【０００７】
基準電圧Ｖｒｅｆは、系の特性を考えると、外部電圧依存性が少なく、かつ温度依存性が少ないことが望ましい。まず外部電圧依存性に関して、抵抗Ｒｔ、チャネル抵抗Ｒｃ、しきい値Ｖｔｐなどは、一定電流Ｉに応じた電位差を持つもので、直接電圧依存性は持ちにくく、また△Ｖが先に述べたように、電圧に依存しないことを考えると、基準電圧発生回路における外部電圧依存性は、もともと少ないことがわかる。
【０００８】
続いて、温度依存性に関して考える。各材料の温度依存性は、８０゜Ｃでは、２７゜Ｃに対して抵抗Ｒｔ（ゲート配線材料）、チャネル抵抗Ｒｃは、約１０％抵抗値が上がり、しきい値Ｖｔｐは約１０％減少する。また、トランジスタＴｒＰ−１、ＴｒＰ−２の温度依存性により、△Ｖは約２０％増大するので、△Ｖ／Ｒｔで決定される電流Ｉも増大する。
図９（ａ）、（ｂ）に示される回路に、これらの値を代入して見ると、（外部電圧３．３Ｖから基準電圧２Ｖを発生することを想定した場合）、図１０に示すように、室温で１．５Ｖから２．３Ｖまでを１６段階に発生しているのに対して、高温では、１．５Ｖから２．７Ｖの発生電圧となる。つまりチューニングステップが大きくなるにつれて、Ｉ×Ｒｃの成分が多くなり、正の温度依存性が大きくなる。
【０００９】
図１１は、従来の基準電圧発生回路を示す図である。
図１２は、図１１の回路特性を示す図である。
図１１の回路構成では、トランジスタのしきい値成分を、１Ｖｔｐから２Ｖｔｐにしている。これにより、正の温度依存性を持つＩ×Ｒｃの成分を少なくし、負の温度依存性を持つしきい値Ｖｔｐの比率を高めることで、図１２に示されるように、チューニングステップの中央で、温度依存性をなくせている。しかし、チューニングレンジの両端では、正または負の温度依存性が生じる。
【００１０】
図１３は、従来の別の基準電圧発生回路を示す図である。
図１４は、図１３の回路特性を示す図である。
図１３に示す回路では、図１１の回路構成に加えて、チャネル抵抗性素子のゲートに、しきい値Ｖｔｐを入力することにより、チャネル抵抗Ｒｃの温度依存性を少なくしている。これにより、負の温度依存性を持つしきい値Ｖｔｐの比率が高くなる。このため系全体の特性が負の温度依存性になるため、図１４に示すように、チューニングステップの大きな値での温度依存性はなくなるが、チューニングステップが小さくなるにつれて、負の温度依存性が大きくなる。
【００１１】
チューニングステップは、ヒューズを用いてプログラミングされる。一般的なスイッチ制御回路を図１５、図１６に示す。
図１５は、従来の基準電圧発生回路のスイッチ制御回路を示す図である。
図１６は、従来の基準電圧発生回路の別のスイッチ制御回路を示す図である。
図１５、１６において、ＴＵＮＥは、通常時にはＴＵＮＥ＝Ｌであり、チューニングモードが活性化された時にＨとなる信号である。ＴＳＩＧｎは、チューニングモード時に、スイッチｎをコントロールするための信号である。また、ＢＩＡＳは、図９（ａ）に示される回路で発生された信号であり、ヒューズを切断したとき、ノードＦＩＮがフローティングになるのを防いでいる。ここで、ＢＩＡＳをゲート入力とするトランジスタサイズが、トランジスタＴｒＮ−１、ＴｒＮ−２と同じであるとすると、カレントミラー効果により、図９（ａ）と同じ電流Ｉを流すことができる。図９（ａ）より、この電流は、Ｉ＝△Ｖ／Ｒｔと微少な電流であるため、ヒューズ切断前は、ＦＩＮ＝Ｈとなっている。これに対し、ヒューズが切断後、ＦＩＮは、ＢＩＡＳによりＬにひかれ、その値はラッチされる。
【００１２】
このスイッチ制御回路を用いて、仮想的にヒューズを切断しながら内部電源をモニタする。図１５のスイッチ制御回路は、チューニングモードとなった時、ＴＵＮＥはＨであり、ＴＳＩＧｎにより、ＳＷ１〜ＳＷ４の状態を制御する。また、通常状態（ＴＵＮＥ＝Ｌ）において、ヒューズ切断前には、ＭＯＤＥ＝Ｌであり、スイッチｎがＯＦＦしている。ヒューズを切断すると、ＭＯＤＥ＝Ｈとなり、スイッチがＯＮする。
【００１３】
図１６に示すスイッチ制御回路は、図１５のＭＯＤＥを反転した信号／ＭＯＤＥでスイッチを制御する回路であり、通常状態（ヒューズ切断前）でスイッチをＯＮとする回路である。図９（ｂ）、図１１、図１３において、ＳＷ１〜ＳＷ３は、図１５に、ＳＷ４は図１６に対応する回路で制御される。
【００１４】
仮想的にヒューズを切断して内部電源をモニタした結果を受けて、ヒューズ素子を切断する。このヒューズ素子は、専用のテスト装置を用いて、レーザにより切断される。このような方式を用いる場合、ヒューズ素子は、レーザによってとばされたポリシリコン等が他の回路に悪影響を与えたりすることがないように、ガードリング等によって保護されている。このため、冗長回路は、ヒューズまわりにシュリンクが効かない。そして、デザインルールの進歩とともに、チップ面積に占めるヒューズの割合の大きさが問題になってきている。これを解決する手段として、チューニング情報をロードする方式がある。特開平１１−１９４３８号公報に示されるように、デバイスに電源を投入した後、一定期間に電圧チューニング情報を転送する。
【００１５】
【発明が解決しようとする課題】
従来の回路構成では、突発的なプロセス変動に対応するためにチューニングを行うと、Ｖｒｅｆレベルの温度依存性が大きくなる場合がある。また、初期の少量生産段階から量産段階となった場合や、量産工場が移った場合には、定常的なプロセスパラメータが変化する場合がある。このとき、定常的に大きな温度依存性をもつ可能性があり、回路改訂が必要となる。何れのタイプの基準電圧発生回路が適しているかは、設計段階で判断しにくい。
【００１６】
この発明は、上記のような問題点を解決するためになされたものであり、プロセス条件が変動した場合に、回路変更することなく、チューニングを行うことができる基準電圧発生回路を有する半導体集積回路装置を得ることを目的としている。
【００１７】
【課題を解決するための手段】
この発明に係わる半導体集積回路装置においては、特性の異なる複数の回路構成が切り替わるように構成され、複数の回路構成のいずれかを用いて基準電圧を発生する基準電圧発生回路と、この基準電圧発生回路の複数の回路構成を切り替える制御信号を基準電圧発生回路に出力する制御回路を備えたものである。
【００１８】
また、特性の異なる複数の回路構成は、第一の回路構成及び第二の回路構成の二つの回路構成であるものである。
また、特性の異なる複数の回路構成は、第一の回路構成と第二の回路構成と第三の回路構成の三つの回路構成であるものである。
【００１９】
さらに、制御回路は、テストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うものである。
また、制御回路は、排他的な二つのテストモード信号を用いて設定されるテストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うものである。
【００２０】
さらにまた、制御回路は、ヒューズを切断することにより、制御信号を出力するように構成されているものである。
また、制御回路は、チューニング情報を保持するラッチ回路を有し、ラッチ回路に保持されたチューニング情報に基づき制御信号を出力するものである。
【００２１】
加えて、基準電圧発生回路は、二つの基準電圧を発生するように構成されているものである。
また、基準電圧発生回路の出力側には、二つの基準電圧に対応するようにバッファが設けられているものである。
【００２２】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による基準電圧発生回路を示す図である。
図２は、この発明の実施の形態１による基準電圧発生回路のスイッチ制御回路を示す図である。
図１の回路は、図９（ｂ）の基準電圧発生回路に、トランジスタＴｒＰ−５とスイッチＭＳＷ１、／ＭＳＷ１を設け、スイッチ制御回路からの制御信号により、二つの回路構成を切り替えるように構成されており、いずれかを用いて、基準電圧Ｖｒｅｆを出力する。
【００２３】
次に、動作について説明する。
図１のＩＣＯＮＳＴをゲート入力とするトランジスタＴｒＰ−３は、一定電流Ｉを流す。トランジスタＴｒＣ−１〜ＴｒＣ−６は、チャネル抵抗性素子であり、その抵抗値をＲｃとする。ダイオード接続の各トランジスタＴｒＰ−４〜ＴｒＰ−５のしきい値をＶｔｐとする。
基準電圧Ｖｒｅｆのチューニングは、スイッチＳＷ１〜ＳＷ４、ＭＳＷ１、／ＭＳＷ１を用いて行う。スイッチＳＷ１〜ＳＷ４は、従来例と同じく１６通りのレベルチューニングを行うためのスイッチである。
スイッチＭＳＷ１は、１Ｖｔｐ＋Ｒ型の回路構成（従来例図９（ｂ）と同等の第一の回路構成）と、２Ｖｔｈ＋Ｒ型の回路構成（従来例図１１と同等の第二の回路構成）を切り替えるためのスイッチであり、制御信号／ＭＯＤＥによって制御される。／ＭＳＷ１は、ＭＳＷ１とＯＮ、ＯＦＦの状態が反転するスイッチであり、制御信号ＭＯＤＥによって制御され、２Ｖｔｐ＋Ｒ型と１Ｖｔｐ＋Ｒ型を切り替えた場合に、チャネル抵抗Ｒｃ成分を調整するためのトランジスタＴｒＣ−６を接続する。
【００２４】
スイッチＭＳＷ１は、図２のスイッチ制御回路で制御する。通常状態（ＴＵＮＥ＝Ｌ）ヒューズ切断前は、ノードＭＯＤＥはＬであり（ＭＳＷ１＝ＯＮ、／ＭＳＷ１＝ＯＦＦ）、図１の基準電圧発生回路は、１Ｖｔｐ＋Ｒ型回路構成である。ヒューズ切断後は、ＭＯＤＥ＝Ｈとなり（ＭＳＷ１＝ＯＦＦ、ＭＳＷＩ＝ＯＮ）、図１の回路は、２Ｖｔｐ＋Ｒ型回路構成に切り替わる。
基準電圧発生回路の回路構成は、テストモード（チューニングモードが含まれる）を設定することによっても、切り替えることができる。１Ｖｔｐ＋Ｒ型のチューニングモードになると、ＴＭＯＤＥ＝ＬかつＴＵＮＥ＝Ｈとなり、スイッチＳＷ１〜ＳＷ４を切り替えて、基準電圧発生回路のチューニングを行える。また、２Ｖｔｐ＋Ｒ型のチューニングモードになると、ＴＭＯＤＥ＝ＨかつＴＵＮＥ＝Ｈとなり、スイッチＳＷ１〜ＳＷ４を切り替えてチューニングを行う。このようにして、デバイスのテストモード切り替えにより、２通りの回路構成での１６段階チューニングを行うことが可能である。
プロセスがばらつくと、チャネル抵抗Ｒｃとしきい値Ｖｔｐのバランスがずれる。チャネル抵抗Ｒｃ、しきい値Ｖｔｐの値が大小どちらにずれても、調整可能とするため、通常、未チューニング状態をチューニングステップの中央の値（例えばＴｕｎｉｎｇ Ｓｔｅｐ＝９）とする。チャネル抵抗Ｒｃ、しきい値Ｖｔｐのプロセスばらつきが小さい場合には、チューニングステップの中央での温度依存性が少ない２Ｖｔｐ＋Ｒ型の状態でのチューニングが適する。これに対し、負の温度依存性成分が増加（しきい値Ｖｔｐ成分が大）となった場合、系として正の温度依存性をもつ１Ｖｔｐ＋Ｒ型の回路構成が適する。
【００２５】
実施の形態１によれば、設計段階では、決定しにくい２つのタイプの回路構成を、ヒューズで切り替えて使用することができる。このため、突発的なプロセスの変動が生じた場合に、ヒューズを切断することにより対応できる。さらに、１Ｖｔｐ＋Ｒ型チューニングモードと、２Ｖｔｐ＋Ｒ型チューニングモードを搭載し、仮想的にヒューズを切断して、２つのタイプの回路を切り替えてチューニングを行える。これにより回路変更などの手間なく、プロセス条件にあわせた最適な基準電圧発生回路構成とし、チューニングを行うことができる。
【００２６】
実施の形態２．
実施の形態１では、１Ｖｔｐ＋Ｒ型チューニングモード、２Ｖｔｐ＋Ｒ型チューニングモードの２通りのテストモードで、基準電圧発生回路の２通りの回路構成の切り替えを制御していた。実施の形態２は、チューニングモード切り替えを、チューニングモードと排他的なテストモードとを組み合せることによって制御する。
【００２７】
通常、メモリデバイスは、チューニングモード以外の複数のテストモードを搭載している。その内の幾つかのテストモードは、チューニングモードと排他的な関係にある。例えば、内部電源発生を止めるテストモード（ストップモードと呼ぶ）がある。内部電源チューニング中に、内部電源発生が止まると、チューニングできない。このため、チューニングモードとストップモードが同時に実行されることはなく、排他制御されている。
この内部電源発生に関連する排他的なテストモード信号を用いて組み合わせることにより、チューニングモードを制御することができる。例えば、図２で、チューニングモードのみがセットされた場合、ＴＭＯＤＥ＝Ｌとなり、１Ｖｔｐ＋Ｒ型のチューニングが行われる。そして、チューニングモードをセットしたまま、ストップモードをセットすると、ＴＭＯＤＥ＝Ｈとなり、２Ｖｔｐ＋Ｒ型チューニングモードとなるようにする。
このように、テストモード信号の組み合わせにより、ＴＭＯＤＥ信号を制御することにより、チューニングモード信号を一本化できる。
【００２８】
実施の形態２によれば、チューニングに関連するテストモードを二つ設ける必要がなく、テストモード設定するための回路を削減できる。また、ストップモードのように、チューニングモードと排他的な関係にあり、かつ、内部電源発生回路で使用されているテストモードを使用することにより、テストモード発生回路から内部電源発生回路までの配線数を減らすことができる。
【００２９】
実施の形態３．
実施の形態１では、図２のスイッチ制御回路を用いて、図１の基準電圧発生回路のチューニングモードを切り替えていた。この切り替えを、図３のスイッチ制御回路を用いて行うこともできる。
図３は、この発明の実施の形態３による基準電圧発生回路のスイッチ制御回路を示す図である。
図３において、３はＰチャネルトランジスタのゲート入力に設けられたラッチ回路である。
特開平１１−１９４８３８号公報に示されるように、電源投入後の一定期間に、電源チューニング情報を転送する場合がある。これに対応するための回路が、図３である。
図３には、ラッチ回路３が存在する。チューニング情報は、このラッチ回路３で記憶する。これにより、通常状態（ＴＵＮＥ＝Ｌ）でのノードＭＯＤＥの論理を決定できる。
【００３０】
図３は、チューニング情報転送方式を用いない場合にも対応しているスイッチ制御回路である。例えば、メモリデバイスをロジックデバイス等と混載する場合、混載するデバイスの都合により、メモリデバイスコアの仕様を変更することがある。ヒューズ素子方式と転送方式のどちらが適しているのかは、混載デバイスに依存する。このために、ヒューズ方式と転送方式の切り替え可能なタイプとすることが有効である。
図３でヒューズ方式とする場合は、ラッチ回路３の入力をＧＮＤ固定とする。このとき、通常状態（ＴＵＮＥ＝Ｌ）のＭＯＤＥの論理は、ヒューズによって決定される。また、転送方式とする場合には、ヒューズを切断することなく、チューニング情報によって、ＭＯＤＥの論理が決まる。
【００３１】
実施の形態３によれば、チューニングのプログラミング方式が変わっても、スイッチ制御回路を変更することなく対応できる。スイッチを制御する回路は、そのまま流用し、そこに入力する信号を変えるのみでよい。
また、図３は、スイッチＭＳＷを制御するのみではなく、スイッチＳＷを制御するのにも使用できる。全てのスイッチを、図３の回路で制御することにより、全てのチューニング情報を転送方式にすることが可能となる。
【００３２】
実施の形態４．
図４は、この発明の実施の形態４による基準電圧発生回路を示す図である。
図５は、この発明の実施の形態４による基準電圧発生回路のスイッチ制御回路を示す図である。
実施の形態１では、ＴＵＮＥ＝Ｈとすることにより、スイッチ制御を可能として、ＴＭＯＤＥ信号により基準電圧発生回路の回路構成を切り替えていた。実施の形態４は、ＴＵＮＥ＝Ｈとすると共に、ＴＵＮＥＭとＴＭＯＤＥの２ビットの信号を用いて、基準電圧発生回路の構成を４通りの状態に変化させるものである。
図４では、実施の形態１（図１）に対して、スイッチＭＳＷ２、／ＭＳＷ２を加えた構成となっている。ここで、スイッチＭＳＷ２、／ＭＳＷ２は、図５に示す回路で制御され、図５のＴＵＮＥＭ、ＴＭＯＤＥは、実施の形態１のようにテストモード切換えにより、もしくは実施の形態２のように排他テストモードの組合せにより設定される信号である。なお、図４のスイッチＳＷ１〜ＳＷ４は、図１５、図１６に示す回路により制御されるが、ここでＴＵＮＥは、ＴＵＮＥＭとＴＭＯＤＥとのＯＲ演算によって形成される。
また、図４のスイッチＭＳＷ１、／ＭＳＷ１は、図２のＴＵＮＥをＴＵＮＥＭとした回路により制御される。
【００３３】
次に、動作について説明する。
ＴＵＮＥＭ＝Ｌ、ＴＭＯＤＥ＝Ｌのとき、通常状態であり、ＭＳＷ１、ＭＳＷ２はプログラミングされた状態（デフォルト状態）となっている。
ＴＵＮＥＭ＝Ｈ、ＴＭＯＤＥ＝Ｌのとき、スイッチＭＳＷ１＝ＯＮ、ＭＳＷ１＝ＯＦＦ、ＭＳＷ２＝Ａ、／ＭＳＷ２＝ＯＦＦとなり、実施の形態１と同様に１Ｖｔｐ＋Ｒ型の第一の回路構成で、チューニングを行える。１Ｖｔｐ＋Ｒ型は、図１０に示すような正の温度依存性をもつ。
【００３４】
ＴＵＮＥＭ＝Ｈ、ＴＭＯＤＥ＝Ｈのとき、スイッチＭＳＷ１＝ＯＦＦ、／ＭＳＷ１＝ＯＮ、ＭＳＷ２＝Ａ、／ＭＳＷ２＝ＯＦＦとなり、実施の形態１と同様に２Ｖｔｐ＋Ｒ型の第二の回路構成で、チューニングが行える。２Ｖｔｐ＋Ｒ型は、図１２に示すように、チューニングステップの中央での温度依存性がゼロであり、チューニングステップの両端で、正負の温度依存性をもつ。
【００３５】
また、ＴＵＮＥＭ＝Ｌ、ＴＭＯＤＥ＝Ｈのとき、スイッチＭＳＷ１＝ＯＮ、／ＭＳＷ１＝ＯＦＦ、ＭＳＷ２＝Ｂ、／ＭＳＷ２＝ＯＮとなり、２Ｖｔｐ＋Ｒ（２）型の第三の回路構成で、チューニングが行える。
スイッチ／ＭＳＷ２は、２Ｖｔｐ＋Ｒ（２）型のときのみＯＮし、トランジスタＴｒＣ−５を短絡して、チャネル抵抗Ｒｃの値を調整する。スイッチＭＳＷ２は、トランジスタＴｒＣ−１〜４のゲートを、Ｖｔｐにするためのスイッチである。そして２Ｖｔｐ＋Ｒ（２）型は、図１４に示すような負の温度依存性をもつ。
【００３６】
実施の形態４によれば、ＴＵＮＥＭとＴＭＯＤＥの２ｂｉｔの信号を用いて、４通りの状態を切り替える。そして温度依存性が、正である回路構成（１Ｖｔｐ＋Ｒ型）、ゼロである回路構成（２Ｖｔｐ＋Ｒ型）、負である回路構成（２Ｖｔｐ＋Ｒ（２）型）の３通りの回路構成でのチューニングが可能である。よって、プロセス変動が生じた場合に、最適な回路構成に切り替えて、チューニングすることができる。
また、実施の形態４で使用されるスイッチ制御回路は、実施の形態３と同様にヒューズ方式と転送方式の切り替えができる構成とすることが可能である。
【００３７】
実施の形態５．
図６は、この発明の実施の形態５による基準電圧発生回路を示す図である。
図７は、この発明の実施の形態５による昇圧電源発生回路を示す図である。
図７において、４はレベルモニタ回路、５は昇圧回路である。
図６の基準電圧発生回路は、二つの基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を発生させるように構成されている。図６において、基準電圧Ｖｒｅｆ１は、トランジスタＴｒＣ−１〜ＴｒＣ−５で決定されるチャネル抵抗Ｒｃ１と、しきい値Ｖｔｐの値によって定まる（Ｖｒｅｆ１＝Ｖｔｐ＋Ｒｃ１）。基準電圧Ｖｒｅｆ２は、トランジスタＴｒＣ−１〜ＴｒＣ−４で決定されるチャネル抵抗Ｒｃ２と、しきい値Ｖｔｐの値によって決まる（Ｖｒｅｆ２＝Ｖｔｐ＋Ｒｃ２）。これにより、基準電圧Ｖｒｅｆ２は、基準電圧Ｖｒｅｆ１より、Ｉ×Ｒｃ５（Ｒｃは、ＴｒＣ−５のチャネル抵抗）だけ小さい値となり、Ｖｒｅｆ１を基準電圧として発生する内部電源ｉｎｔ．Ｖｃｃ１より少し低いレベルのｉｎｔ．Ｖｃｃ２（ｉｎｔ．Ｖｃｃ２は、基準電圧Ｖｒｅｆ２を基にして発生する内部電源）を得ることができる。
【００３８】
図７に、昇圧電源をレベルモニタするための基準電圧として、Ｖｒｅｆ１、Ｖｒｅｆ２を使用する場合の構成を示す。ここでは、ｉｎｔ．Ｖｃｃ１を分圧したＶｃｃ１Ｄｉｖと、基準電圧Ｖｒｅｆ１とのレベルを比較する回路であるレベルモニタ回路４と、その比較結果ＥＮ１を受けて活性状態となる昇圧回路５から構成され、ｉｎｔ．Ｖｃｃ１を、外部電源ＶＣＣより高いレベルとして発生させる回路である。
例えば、ＶＣＣ＝２．５Ｖであるとき、ｉｎｔ．Ｖｃｃ１＝３．６Ｖを発生するものとし、ｉｎｔ．Ｖｃｃ１を分圧回路で分圧したノードＶｃｃ１Ｄｉｖが１．８Ｖであり、基準電圧発生回路からの出力Ｖｒｅｆ１＝１．８Ｖであるとする。これに対し、Ｖｒｅｆ２は、Ｖｒｅｆ１より少し低いレベルであり、Ｖｒｅｆ２＝１．６５Ｖとする。このとき、ｉｎｔ．Ｖｃｃ２＝３．３Ｖ、Ｖｃｃ２Ｄｉｖ＝１．６５Ｖであるとする。
【００３９】
ＤＲＡＭにおいて、昇圧電源は、トランジスタのしきい値の影響をなくすために、ワード線ドライバ、データ線分離回路、データ出力回路等で使われる。ここで、センスアンプ用電源（ＶＣＣＳ）が２．０Ｖであり、周辺回路用電源（ＶＣＣＰ）が１．０Ｖであるとする。ＶＣＣＳレベルの信号制御には、２．０Ｖ＋しきい値の昇圧電源が必要であり、ｉｎｔ．Ｖｃｃ１＝３．６Ｖが必要である。
これに対し、ＶＣＣＰレベルの信号制御には、１．０Ｖ＋しきい値の昇圧電源で十分であり、ｉｎｔ．Ｖｃｃ２＝３．３Ｖで対応できる。ＶＣＣ＝２．５Ｖからｉｎｔ．Ｖｃｃ１＝３．６Ｖを発生させるのに比べて、ＶＣＣ＝２．５Ｖからｉｎｔ．Ｖｃｃ２＝３．３Ｖを発生させることは、レベル発生効率がよく、かつ、消費電流も少なくてすむ。
【００４０】
実施の形態５によれば、Ｖｒｅｆ１を昇圧電圧として発生する内部電源電圧より、少しレベルが低い内部電源が必要である場合に有効である。
また、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、同じ基準電圧発生回路で発生させているので、チューニング回数が１回ですむ。
さらに、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２の電位差は、どのチューニング条件においても、Ｉ×Ｒｃ５となり、安定した基準電圧Ｖｒｅｆ２を得ることができる。
また、チャネル抵抗Ｒｃ１、しきい値Ｖｔｐの構成は、実施の形態１（図１）とすることもできる。これにより、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２の温度依存性をコントロールすることができる。
【００４１】
実施の形態６．
図８は、この発明の実施の形態６による昇圧電源発生回路を示す図である。
図８において、４、５は図７におけるものと同一のものである。６はバッファである。
図８は、基準電圧発生回路からの出力をバッファリングした後の信号を、実施の形態５でのレベルモニタ回路４に入力する構成である。基準電圧Ｖｒｅｆ１とＶｒｅｆ２は、各々バッファ６をもつことにより、レベルモニタ回路４に入力する信号Ｖｒｅｆ１Ｂ、Ｖｒｅｆ２Ｂのそれぞれの系を分離している。
【００４２】
昇圧電源発生回路は、レイアウトの制限から、基準電圧発生回路の近距離に配置されているとは限らず、長距離配線になる可能性がある。このとき、Ｖｒｅｆ配線は、隣接配線等のノイズの影響を受けて変動しやすい。また、ｉｎｔ．Ｖｃｃ１とｉｎｔ．Ｖｃｃ２の用途が異なるため、消費されるタイミングも異なる。ｉｎｔ．Ｖｃｃ１が消費され、ｉｎｔ．Ｖｃｃ１レベルが下がると、レベルモニタ回路４が反応する。このとき、Ｖｒｅｆ１Ｂにノイズが生じやすい。Ｖｒｅｆ１ＢのノイズをＶｒｅｆ２Ｂが受けたとすると、Ｖｒｅｆ２Ｂを入力とするレベルモニタ回路４が誤動作する。これを防ぐために、実施の形態６では、バッファ６を設けている。
【００４３】
実施の形態６によると、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、別々にバッファ６をもつので、Ｖｒｅｆ１Ｂのノイズ、もしくはＶｒｅｆ２Ｂのノイズが、Ｖｒｅｆ１もしくはＶｒｅｆ２に直接関連することがない。
【００４４】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
特性の異なる複数の回路構成が切り替わるように構成され、複数の回路構成のいずれかを用いて基準電圧を発生する基準電圧発生回路と、この基準電圧発生回路の複数の回路構成を切り替える制御信号を基準電圧発生回路に出力する制御回路を備えたので、プロセス変動が生じた場合に、回路構成を切り替えて基準電圧を発生することができる。
【００４５】
また、特性の異なる複数の回路構成は、第一の回路構成及び第二の回路構成の二つの回路構成であるので、プロセス変動が生じた場合に、第一の回路構成及び第二の回路構成を切り替えて基準電圧を発生することができる。
また、特性の異なる複数の回路構成は、第一の回路構成と第二の回路構成と第三の回路構成の三つの回路構成であるので、プロセス変動が生じた場合に最適な回路構成でチューニングを行うことができる。
【００４６】
さらに、制御回路は、テストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うので、プロセス変動が生じた場合に、最適な回路構成でチューニングを行うことができる。
また、制御回路は、排他的な二つのテストモード信号を用いて設定されるテストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うので、チューニングに関連したテストモード信号の形成を少なくすることができる。
【００４７】
さらにまた、制御回路は、ヒューズを切断することにより、制御信号を出力するように構成されているので、回路構成を切り替えて基準電圧を発生することができる。
また、制御回路は、チューニング情報を保持するラッチ回路を有し、ラッチ回路に保持されたチューニング情報に基づき制御信号を出力するので、チューニング情報が転送される場合に対応して、回路構成を切り替えて基準電圧を発生することができる。
【００４８】
加えて、基準電圧発生回路は、二つの基準電圧を発生するように構成されているので、二つの基準電圧を必要とする内部電源として利用できる。
また、基準電圧発生回路の出力側には、二つの基準電圧に対応するようにバッファが設けられているので、二つの系を分離することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による基準電圧発生回路を示す図である。
【図２】 この発明の実施の形態１による基準電圧発生回路のスイッチ制御回路を示す図である。
【図３】 この発明の実施の形態３による基準電圧発生回路のスイッチ制御回路を示す図である。
【図４】 この発明の実施の形態４による基準電圧発生回路を示す図である。
【図５】 この発明の実施の形態４による基準電圧発生回路のスイッチ制御回路を示す図である。
【図６】 この発明の実施の形態５による基準電圧発生回路を示す図である。
【図７】 この発明の実施の形態５による昇圧電源発生回路を示す図である。
【図８】 この発明の実施の形態６による昇圧電源発生回路を示す図である。
【図９】 従来の電圧降下回路を示す図である。
【図１０】 図９の回路特性を示す図である。
【図１１】 従来の基準電圧発生回路を示す図である。
【図１２】 図１１の回路特性を示す図である。
【図１３】 従来の別の基準電圧発生回路を示す図である。
【図１４】 図１３の回路特性を示す図である。
【図１５】 従来の基準電圧発生回路のスイッチ制御回路を示す図である。
【図１６】 従来の基準電圧発生回路の別のスイッチ制御回路を示す図である。
【符号の説明】
３ ラッチ回路、４ レベルモニタ回路、５ 昇圧回路、６ バッファ。
Claims (4)
- 抵抗値が温度上昇とともに増大する第一抵抗素子と、前記第一抵抗素子と並列に接続される第一スイッチとを有する第一の抵抗グループと、
抵抗値が温度上昇とともに増大する第二抵抗素子と、前記第二抵抗素子と並列に接続される第二スイッチとを有し、前記第一の抵抗グループに直列接続される第二の抵抗グループと、
ゲート電極とドレイン電極とが互いに接続されたダイオード接続のMOSトランジスタと、前記ダイオード接続のMOSトランジスタと並列に接続される第三スイッチとを有し、前記第一の抵抗グループに直列接続される第三の抵抗グループと、
を備え、前記第一〜第三の抵抗グループに電流を流して基準電圧を出力する基準電圧発生回路と、
前記第二スイッチおよび前記第三スイッチのいずれかひとつを導通状態にする制御回路と、
を備えることを特徴とする半導体集積回路装置。 - 前記第一抵抗素子と前記第二抵抗素子が、MOSトランジスタのチャネル抵抗であることを特徴とする請求項１記載の半導体集積回路装置。
- 前記基準電圧発生回路が、
抵抗値が温度上昇とともに増大する第四抵抗素子と、前記第四抵抗素子と並列に接続される第四スイッチとを有し、前記第一の抵抗グループに直列接続される第四の抵抗グループと、
前記第一抵抗素子および前記第二抵抗素子の各ゲート電極に、特定電圧又は前記ダイオード接続のMOSトランジスタのドレイン電圧を印加するための第五スイッチと、
をさらに備え、
前記制御回路が、前記第四スイッチを導通状態にしたときに、前記第一抵抗素子および前記第二抵抗素子の各ゲート電極に前記ダイオード接続のMOSトランジスタのドレイン電圧が印加されるように前記第五スイッチを切替え、前記第四スイッチを非導通状態にしたときに、前記第一抵抗素子および前記第二抵抗素子の各ゲート電極に前記特定電圧が印加されるように前記第五スイッチを切替えることを特徴とする請求項２記載の半導体集積回路装置。 - 特定電圧が印加されるゲート電極を持つ第一のMOSトランジスタと、前記第一のMOSトランジスタと並列に接続される第一スイッチとを備える第一の抵抗グループと、
前記特定電圧が印加されるゲート電極を持つ第二のMOSトランジスタと、前記第二のMOSトランジスタと並列に接続される第二スイッチとを有し、前記第一の抵抗グループに直列接続される第二の抵抗グループと、
ゲート電極とドレイン電極とが互いに接続された第三のMOSトランジスタと、前記第三のMOSトランジスタと並列に接続される第三スイッチとを有し、前記第一の抵抗グループに直列接続される第三の抵抗グループと、
を備え、前記第一〜第三の抵抗グループに電流を流して基準電圧を出力する基準電圧発生回路と、
前記第二スイッチおよび前記第三スイッチのいずれかひとつを導通状態にする制御回路と、
を備えることを特徴とする半導体集積回路装置。
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