JP4743938B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、基準電圧発生回路を搭載した半導体集積回路装置に関するものである。
【0002】
【従来の技術】
半導体集積回路の消費電力を低減させるには、動作電源電圧の低電圧化が有効である。電源電圧を下げると、付加容量の充放電電流がその低減分だけ減少する。従って、電源電圧の低電圧化を実施すると電圧の低減率の2乗に比例して消費電力が減少する。例えば、広く使われている汎用メモリを例にとると、内部回路に用いられているトランジスタのゲート長を世代世代において、微細加工の限界付近までスケールダウンし、オンチップ化した電圧降下回路によって、汎用LSIと外部供給電圧を等しく保ちながら、メモリ自身の内部電位を降圧して動作させることにより、高信頼性、低消費電力を実現することができる。また電圧降下回路を用いると、一定の内部電位を得ることもでき、外部電源電圧が変動しても、その変動の影響を受けずに、安定した動作を実現することが可能となる。
【0003】
図9は、従来の電圧降下回路を示す図であり、図9(a)は、定電流発生回路、図9(b)は、基準電圧発生回路、図9(c)は、カレントミラー増幅器を示している。
図9において、1はメインアンプ、2はサブアンプである。
図10は、図9の回路特性を示す図である。
【0004】
図9に代表的なものが示されるように、電圧降下回路は、一般に、図9(a)の定電流発生回路、図9(b)の基準電圧発生回路、図9(c)のカレントミラー増幅器の3つで構成される。
図9(c)は、基準電圧Vrefと出力電圧Int.Vccの電位差を検出する比較回路と、その結果に応じて、Int.Vccレベルを調節するためのPMOSトランジスタから構成される。
図9(c)の回路では、常時動作する駆動能力の小さいサブアンプ2と、Int.Vcc駆動の内部回路が活性化された時に、活性化信号ACTを受けて動作する駆動能力の大きいメインアンプ1を合わせ持つ構成を例示している。アンプ部分は、系の駆動能力を決定する重要な回路であるが、これにも増して定電流発生回路、基準電圧発生回路は、温度や外部電圧の変化に対して、内部電位の変動を最小限にして安定な電位を供給するための非常に重要で、かつ諸特性の変化に対して、非常にデリケートな回路である。この定電流発生回路、基準電圧発生回路の特性が、系の動作特性を決定するということができる。
【0005】
図9(a)は、以前から用いられた定電流発生回路である。これは、外部電圧に対して安定した内部電圧を発生し、しかも系の温度特性を最低限に保つことができる回路である。この定電流発生回路において、定電流を発生させているのはトランジスタTrP−1、TrP−2、TrN−1、TrN−2及び抵抗Rtで構成された部分である。この回路では、トランジスタTrP−1、TrN−1側とトランジスタTrP−2、TrN2側に同じ電流を流すため、トランジスタTrN−1、TrN−2を同一サイズのトランジスタで形成し、どちらもノードBIASのレベルにゲート電位を固定している。そしてトランジスタTrP−1とTrP−2を、例えば図9では,ゲート長Lを等しくしてゲート幅Wだけを1:10の比率に形成して、両トランジスタに同じ電流が流れたときに生じる電圧降下の差△Vを、抵抗Rtで受けて電流I(=△V/Rt)に変換している。この抵抗Rtは、数百kΩオーダーの大きな値が必要なため、例えばトランジスタのゲート配線材料を引き回した配線抵抗などを用いるとよい。
トランジスタTrP−1とTrP−3を同一サイズにすることで、この電流Iが基準電圧発生回路へ伝達されると同時に、トランジスタTrP−1、TrN−1側とトランジスタTrP−2、TrN−2側に流れる電流としてフィードバックされる。このフィードバック効果により、この系は常に出力の状況をモニターしながら、最適な一定電流Iを基準電圧発生回路に伝達できるようになっている。
【0006】
図9(b)の基準電圧発生回路では、この電流Iを受けたチャネル抵抗Rc部分での電位差I×Rcと、電流Iが流れたときに生じるトランジスタTrP−4での電位差Vtp(ほぼトランジスタTrP−4のしきい値電圧に相当)との和に相当するI×Rc+Vtpが、基準電圧Vrefとして出力される。
プロセスばらつきにより、抵抗値やしきい値が変動しても、基準電圧Vrefを正しく出力するために、ゲート長の長いトランジスタで形成されるチャネル抵抗Rcは、例えば図9(b)では、スイッチSW1からスイッチSW4までの組み合わせにより、16段階に抵抗値を変えられるようになっている。トランジスタTrC−1からトランジスタTrC−4のゲート長の比を1:2:4:8としておくと、ほぼ等間隔に16段階の電圧チューニングを行うことができる。プロセス変化により、設定値に対して出力値が±10〜20%程度ばらつくことを想定して、その範囲内では出力電圧を設定値にあわせ込むことができるようにしている。
【0007】
基準電圧Vrefは、系の特性を考えると、外部電圧依存性が少なく、かつ温度依存性が少ないことが望ましい。まず外部電圧依存性に関して、抵抗Rt、チャネル抵抗Rc、しきい値Vtpなどは、一定電流Iに応じた電位差を持つもので、直接電圧依存性は持ちにくく、また△Vが先に述べたように、電圧に依存しないことを考えると、基準電圧発生回路における外部電圧依存性は、もともと少ないことがわかる。
【0008】
続いて、温度依存性に関して考える。各材料の温度依存性は、80゜Cでは、27゜Cに対して抵抗Rt(ゲート配線材料)、チャネル抵抗Rcは、約10%抵抗値が上がり、しきい値Vtpは約10%減少する。また、トランジスタTrP−1、TrP−2の温度依存性により、△Vは約20%増大するので、△V/Rtで決定される電流Iも増大する。
図9(a)、(b)に示される回路に、これらの値を代入して見ると、(外部電圧3.3Vから基準電圧2Vを発生することを想定した場合)、図10に示すように、室温で1.5Vから2.3Vまでを16段階に発生しているのに対して、高温では、1.5Vから2.7Vの発生電圧となる。つまりチューニングステップが大きくなるにつれて、I×Rcの成分が多くなり、正の温度依存性が大きくなる。
【0009】
図11は、従来の基準電圧発生回路を示す図である。
図12は、図11の回路特性を示す図である。
図11の回路構成では、トランジスタのしきい値成分を、1Vtpから2Vtpにしている。これにより、正の温度依存性を持つI×Rcの成分を少なくし、負の温度依存性を持つしきい値Vtpの比率を高めることで、図12に示されるように、チューニングステップの中央で、温度依存性をなくせている。しかし、チューニングレンジの両端では、正または負の温度依存性が生じる。
【0010】
図13は、従来の別の基準電圧発生回路を示す図である。
図14は、図13の回路特性を示す図である。
図13に示す回路では、図11の回路構成に加えて、チャネル抵抗性素子のゲートに、しきい値Vtpを入力することにより、チャネル抵抗Rcの温度依存性を少なくしている。これにより、負の温度依存性を持つしきい値Vtpの比率が高くなる。このため系全体の特性が負の温度依存性になるため、図14に示すように、チューニングステップの大きな値での温度依存性はなくなるが、チューニングステップが小さくなるにつれて、負の温度依存性が大きくなる。
【0011】
チューニングステップは、ヒューズを用いてプログラミングされる。一般的なスイッチ制御回路を図15、図16に示す。
図15は、従来の基準電圧発生回路のスイッチ制御回路を示す図である。
図16は、従来の基準電圧発生回路の別のスイッチ制御回路を示す図である。
図15、16において、TUNEは、通常時にはTUNE=Lであり、チューニングモードが活性化された時にHとなる信号である。TSIGnは、チューニングモード時に、スイッチnをコントロールするための信号である。また、BIASは、図9(a)に示される回路で発生された信号であり、ヒューズを切断したとき、ノードFINがフローティングになるのを防いでいる。ここで、BIASをゲート入力とするトランジスタサイズが、トランジスタTrN−1、TrN−2と同じであるとすると、カレントミラー効果により、図9(a)と同じ電流Iを流すことができる。図9(a)より、この電流は、I=△V/Rtと微少な電流であるため、ヒューズ切断前は、FIN=Hとなっている。これに対し、ヒューズが切断後、FINは、BIASによりLにひかれ、その値はラッチされる。
【0012】
このスイッチ制御回路を用いて、仮想的にヒューズを切断しながら内部電源をモニタする。図15のスイッチ制御回路は、チューニングモードとなった時、TUNEはHであり、TSIGnにより、SW1〜SW4の状態を制御する。また、通常状態(TUNE=L)において、ヒューズ切断前には、MODE=Lであり、スイッチnがOFFしている。ヒューズを切断すると、MODE=Hとなり、スイッチがONする。
【0013】
図16に示すスイッチ制御回路は、図15のMODEを反転した信号/MODEでスイッチを制御する回路であり、通常状態(ヒューズ切断前)でスイッチをONとする回路である。図9(b)、図11、図13において、SW1〜SW3は、図15に、SW4は図16に対応する回路で制御される。
【0014】
仮想的にヒューズを切断して内部電源をモニタした結果を受けて、ヒューズ素子を切断する。このヒューズ素子は、専用のテスト装置を用いて、レーザにより切断される。このような方式を用いる場合、ヒューズ素子は、レーザによってとばされたポリシリコン等が他の回路に悪影響を与えたりすることがないように、ガードリング等によって保護されている。このため、冗長回路は、ヒューズまわりにシュリンクが効かない。そして、デザインルールの進歩とともに、チップ面積に占めるヒューズの割合の大きさが問題になってきている。これを解決する手段として、チューニング情報をロードする方式がある。特開平11−19438号公報に示されるように、デバイスに電源を投入した後、一定期間に電圧チューニング情報を転送する。
【0015】
【発明が解決しようとする課題】
従来の回路構成では、突発的なプロセス変動に対応するためにチューニングを行うと、Vrefレベルの温度依存性が大きくなる場合がある。また、初期の少量生産段階から量産段階となった場合や、量産工場が移った場合には、定常的なプロセスパラメータが変化する場合がある。このとき、定常的に大きな温度依存性をもつ可能性があり、回路改訂が必要となる。何れのタイプの基準電圧発生回路が適しているかは、設計段階で判断しにくい。
【0016】
この発明は、上記のような問題点を解決するためになされたものであり、プロセス条件が変動した場合に、回路変更することなく、チューニングを行うことができる基準電圧発生回路を有する半導体集積回路装置を得ることを目的としている。
【0017】
【課題を解決するための手段】
この発明に係わる半導体集積回路装置においては、特性の異なる複数の回路構成が切り替わるように構成され、複数の回路構成のいずれかを用いて基準電圧を発生する基準電圧発生回路と、この基準電圧発生回路の複数の回路構成を切り替える制御信号を基準電圧発生回路に出力する制御回路を備えたものである。
【0018】
また、特性の異なる複数の回路構成は、第一の回路構成及び第二の回路構成の二つの回路構成であるものである。
また、特性の異なる複数の回路構成は、第一の回路構成と第二の回路構成と第三の回路構成の三つの回路構成であるものである。
【0019】
さらに、制御回路は、テストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うものである。
また、制御回路は、排他的な二つのテストモード信号を用いて設定されるテストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うものである。
【0020】
さらにまた、制御回路は、ヒューズを切断することにより、制御信号を出力するように構成されているものである。
また、制御回路は、チューニング情報を保持するラッチ回路を有し、ラッチ回路に保持されたチューニング情報に基づき制御信号を出力するものである。
【0021】
加えて、基準電圧発生回路は、二つの基準電圧を発生するように構成されているものである。
また、基準電圧発生回路の出力側には、二つの基準電圧に対応するようにバッファが設けられているものである。
【0022】
【発明の実施の形態】
実施の形態1.
図1は、この発明の実施の形態1による基準電圧発生回路を示す図である。
図2は、この発明の実施の形態1による基準電圧発生回路のスイッチ制御回路を示す図である。
図1の回路は、図9(b)の基準電圧発生回路に、トランジスタTrP−5とスイッチMSW1、/MSW1を設け、スイッチ制御回路からの制御信号により、二つの回路構成を切り替えるように構成されており、いずれかを用いて、基準電圧Vrefを出力する。
【0023】
次に、動作について説明する。
図1のICONSTをゲート入力とするトランジスタTrP−3は、一定電流Iを流す。トランジスタTrC−1〜TrC−6は、チャネル抵抗性素子であり、その抵抗値をRcとする。ダイオード接続の各トランジスタTrP−4〜TrP−5のしきい値をVtpとする。
基準電圧Vrefのチューニングは、スイッチSW1〜SW4、MSW1、/MSW1を用いて行う。スイッチSW1〜SW4は、従来例と同じく16通りのレベルチューニングを行うためのスイッチである。
スイッチMSW1は、1Vtp+R型の回路構成(従来例図9(b)と同等の第一の回路構成)と、2Vth+R型の回路構成(従来例図11と同等の第二の回路構成)を切り替えるためのスイッチであり、制御信号/MODEによって制御される。/MSW1は、MSW1とON、OFFの状態が反転するスイッチであり、制御信号MODEによって制御され、2Vtp+R型と1Vtp+R型を切り替えた場合に、チャネル抵抗Rc成分を調整するためのトランジスタTrC−6を接続する。
【0024】
スイッチMSW1は、図2のスイッチ制御回路で制御する。通常状態(TUNE=L)ヒューズ切断前は、ノードMODEはLであり(MSW1=ON、/MSW1=OFF)、図1の基準電圧発生回路は、1Vtp+R型回路構成である。ヒューズ切断後は、MODE=Hとなり(MSW1=OFF、MSWI=ON)、図1の回路は、2Vtp+R型回路構成に切り替わる。
基準電圧発生回路の回路構成は、テストモード(チューニングモードが含まれる)を設定することによっても、切り替えることができる。1Vtp+R型のチューニングモードになると、TMODE=LかつTUNE=Hとなり、スイッチSW1〜SW4を切り替えて、基準電圧発生回路のチューニングを行える。また、2Vtp+R型のチューニングモードになると、TMODE=HかつTUNE=Hとなり、スイッチSW1〜SW4を切り替えてチューニングを行う。このようにして、デバイスのテストモード切り替えにより、2通りの回路構成での16段階チューニングを行うことが可能である。
プロセスがばらつくと、チャネル抵抗Rcとしきい値Vtpのバランスがずれる。チャネル抵抗Rc、しきい値Vtpの値が大小どちらにずれても、調整可能とするため、通常、未チューニング状態をチューニングステップの中央の値(例えばTuning Step=9)とする。チャネル抵抗Rc、しきい値Vtpのプロセスばらつきが小さい場合には、チューニングステップの中央での温度依存性が少ない2Vtp+R型の状態でのチューニングが適する。これに対し、負の温度依存性成分が増加(しきい値Vtp成分が大)となった場合、系として正の温度依存性をもつ1Vtp+R型の回路構成が適する。
【0025】
実施の形態1によれば、設計段階では、決定しにくい2つのタイプの回路構成を、ヒューズで切り替えて使用することができる。このため、突発的なプロセスの変動が生じた場合に、ヒューズを切断することにより対応できる。さらに、1Vtp+R型チューニングモードと、2Vtp+R型チューニングモードを搭載し、仮想的にヒューズを切断して、2つのタイプの回路を切り替えてチューニングを行える。これにより回路変更などの手間なく、プロセス条件にあわせた最適な基準電圧発生回路構成とし、チューニングを行うことができる。
【0026】
実施の形態2.
実施の形態1では、1Vtp+R型チューニングモード、2Vtp+R型チューニングモードの2通りのテストモードで、基準電圧発生回路の2通りの回路構成の切り替えを制御していた。実施の形態2は、チューニングモード切り替えを、チューニングモードと排他的なテストモードとを組み合せることによって制御する。
【0027】
通常、メモリデバイスは、チューニングモード以外の複数のテストモードを搭載している。その内の幾つかのテストモードは、チューニングモードと排他的な関係にある。例えば、内部電源発生を止めるテストモード(ストップモードと呼ぶ)がある。内部電源チューニング中に、内部電源発生が止まると、チューニングできない。このため、チューニングモードとストップモードが同時に実行されることはなく、排他制御されている。
この内部電源発生に関連する排他的なテストモード信号を用いて組み合わせることにより、チューニングモードを制御することができる。例えば、図2で、チューニングモードのみがセットされた場合、TMODE=Lとなり、1Vtp+R型のチューニングが行われる。そして、チューニングモードをセットしたまま、ストップモードをセットすると、TMODE=Hとなり、2Vtp+R型チューニングモードとなるようにする。
このように、テストモード信号の組み合わせにより、TMODE信号を制御することにより、チューニングモード信号を一本化できる。
【0028】
実施の形態2によれば、チューニングに関連するテストモードを二つ設ける必要がなく、テストモード設定するための回路を削減できる。また、ストップモードのように、チューニングモードと排他的な関係にあり、かつ、内部電源発生回路で使用されているテストモードを使用することにより、テストモード発生回路から内部電源発生回路までの配線数を減らすことができる。
【0029】
実施の形態3.
実施の形態1では、図2のスイッチ制御回路を用いて、図1の基準電圧発生回路のチューニングモードを切り替えていた。この切り替えを、図3のスイッチ制御回路を用いて行うこともできる。
図3は、この発明の実施の形態3による基準電圧発生回路のスイッチ制御回路を示す図である。
図3において、3はPチャネルトランジスタのゲート入力に設けられたラッチ回路である。
特開平11−194838号公報に示されるように、電源投入後の一定期間に、電源チューニング情報を転送する場合がある。これに対応するための回路が、図3である。
図3には、ラッチ回路3が存在する。チューニング情報は、このラッチ回路3で記憶する。これにより、通常状態(TUNE=L)でのノードMODEの論理を決定できる。
【0030】
図3は、チューニング情報転送方式を用いない場合にも対応しているスイッチ制御回路である。例えば、メモリデバイスをロジックデバイス等と混載する場合、混載するデバイスの都合により、メモリデバイスコアの仕様を変更することがある。ヒューズ素子方式と転送方式のどちらが適しているのかは、混載デバイスに依存する。このために、ヒューズ方式と転送方式の切り替え可能なタイプとすることが有効である。
図3でヒューズ方式とする場合は、ラッチ回路3の入力をGND固定とする。このとき、通常状態(TUNE=L)のMODEの論理は、ヒューズによって決定される。また、転送方式とする場合には、ヒューズを切断することなく、チューニング情報によって、MODEの論理が決まる。
【0031】
実施の形態3によれば、チューニングのプログラミング方式が変わっても、スイッチ制御回路を変更することなく対応できる。スイッチを制御する回路は、そのまま流用し、そこに入力する信号を変えるのみでよい。
また、図3は、スイッチMSWを制御するのみではなく、スイッチSWを制御するのにも使用できる。全てのスイッチを、図3の回路で制御することにより、全てのチューニング情報を転送方式にすることが可能となる。
【0032】
実施の形態4.
図4は、この発明の実施の形態4による基準電圧発生回路を示す図である。
図5は、この発明の実施の形態4による基準電圧発生回路のスイッチ制御回路を示す図である。
実施の形態1では、TUNE=Hとすることにより、スイッチ制御を可能として、TMODE信号により基準電圧発生回路の回路構成を切り替えていた。実施の形態4は、TUNE=Hとすると共に、TUNEMとTMODEの2ビットの信号を用いて、基準電圧発生回路の構成を4通りの状態に変化させるものである。
図4では、実施の形態1(図1)に対して、スイッチMSW2、/MSW2を加えた構成となっている。ここで、スイッチMSW2、/MSW2は、図5に示す回路で制御され、図5のTUNEM、TMODEは、実施の形態1のようにテストモード切換えにより、もしくは実施の形態2のように排他テストモードの組合せにより設定される信号である。なお、図4のスイッチSW1〜SW4は、図15、図16に示す回路により制御されるが、ここでTUNEは、TUNEMとTMODEとのOR演算によって形成される。
また、図4のスイッチMSW1、/MSW1は、図2のTUNEをTUNEMとした回路により制御される。
【0033】
次に、動作について説明する。
TUNEM=L、TMODE=Lのとき、通常状態であり、MSW1、MSW2はプログラミングされた状態(デフォルト状態)となっている。
TUNEM=H、TMODE=Lのとき、スイッチMSW1=ON、MSW1=OFF、MSW2=A、/MSW2=OFFとなり、実施の形態1と同様に1Vtp+R型の第一の回路構成で、チューニングを行える。1Vtp+R型は、図10に示すような正の温度依存性をもつ。
【0034】
TUNEM=H、TMODE=Hのとき、スイッチMSW1=OFF、/MSW1=ON、MSW2=A、/MSW2=OFFとなり、実施の形態1と同様に2Vtp+R型の第二の回路構成で、チューニングが行える。2Vtp+R型は、図12に示すように、チューニングステップの中央での温度依存性がゼロであり、チューニングステップの両端で、正負の温度依存性をもつ。
【0035】
また、TUNEM=L、TMODE=Hのとき、スイッチMSW1=ON、/MSW1=OFF、MSW2=B、/MSW2=ONとなり、2Vtp+R(2)型の第三の回路構成で、チューニングが行える。
スイッチ/MSW2は、2Vtp+R(2)型のときのみONし、トランジスタTrC−5を短絡して、チャネル抵抗Rcの値を調整する。スイッチMSW2は、トランジスタTrC−1〜4のゲートを、Vtpにするためのスイッチである。そして2Vtp+R(2)型は、図14に示すような負の温度依存性をもつ。
【0036】
実施の形態4によれば、TUNEMとTMODEの2bitの信号を用いて、4通りの状態を切り替える。そして温度依存性が、正である回路構成(1Vtp+R型)、ゼロである回路構成(2Vtp+R型)、負である回路構成(2Vtp+R(2)型)の3通りの回路構成でのチューニングが可能である。よって、プロセス変動が生じた場合に、最適な回路構成に切り替えて、チューニングすることができる。
また、実施の形態4で使用されるスイッチ制御回路は、実施の形態3と同様にヒューズ方式と転送方式の切り替えができる構成とすることが可能である。
【0037】
実施の形態5.
図6は、この発明の実施の形態5による基準電圧発生回路を示す図である。
図7は、この発明の実施の形態5による昇圧電源発生回路を示す図である。
図7において、4はレベルモニタ回路、5は昇圧回路である。
図6の基準電圧発生回路は、二つの基準電圧Vref1、Vref2を発生させるように構成されている。図6において、基準電圧Vref1は、トランジスタTrC−1〜TrC−5で決定されるチャネル抵抗Rc1と、しきい値Vtpの値によって定まる(Vref1=Vtp+Rc1)。基準電圧Vref2は、トランジスタTrC−1〜TrC−4で決定されるチャネル抵抗Rc2と、しきい値Vtpの値によって決まる(Vref2=Vtp+Rc2)。これにより、基準電圧Vref2は、基準電圧Vref1より、I×Rc5(Rcは、TrC−5のチャネル抵抗)だけ小さい値となり、Vref1を基準電圧として発生する内部電源int.Vcc1より少し低いレベルのint.Vcc2(int.Vcc2は、基準電圧Vref2を基にして発生する内部電源)を得ることができる。
【0038】
図7に、昇圧電源をレベルモニタするための基準電圧として、Vref1、Vref2を使用する場合の構成を示す。ここでは、int.Vcc1を分圧したVcc1Divと、基準電圧Vref1とのレベルを比較する回路であるレベルモニタ回路4と、その比較結果EN1を受けて活性状態となる昇圧回路5から構成され、int.Vcc1を、外部電源VCCより高いレベルとして発生させる回路である。
例えば、VCC=2.5Vであるとき、int.Vcc1=3.6Vを発生するものとし、int.Vcc1を分圧回路で分圧したノードVcc1Divが1.8Vであり、基準電圧発生回路からの出力Vref1=1.8Vであるとする。これに対し、Vref2は、Vref1より少し低いレベルであり、Vref2=1.65Vとする。このとき、int.Vcc2=3.3V、Vcc2Div=1.65Vであるとする。
【0039】
DRAMにおいて、昇圧電源は、トランジスタのしきい値の影響をなくすために、ワード線ドライバ、データ線分離回路、データ出力回路等で使われる。ここで、センスアンプ用電源(VCCS)が2.0Vであり、周辺回路用電源(VCCP)が1.0Vであるとする。VCCSレベルの信号制御には、2.0V+しきい値の昇圧電源が必要であり、int.Vcc1=3.6Vが必要である。
これに対し、VCCPレベルの信号制御には、1.0V+しきい値の昇圧電源で十分であり、int.Vcc2=3.3Vで対応できる。VCC=2.5Vからint.Vcc1=3.6Vを発生させるのに比べて、VCC=2.5Vからint.Vcc2=3.3Vを発生させることは、レベル発生効率がよく、かつ、消費電流も少なくてすむ。
【0040】
実施の形態5によれば、Vref1を昇圧電圧として発生する内部電源電圧より、少しレベルが低い内部電源が必要である場合に有効である。
また、基準電圧Vref1、Vref2は、同じ基準電圧発生回路で発生させているので、チューニング回数が1回ですむ。
さらに、基準電圧Vref1、Vref2の電位差は、どのチューニング条件においても、I×Rc5となり、安定した基準電圧Vref2を得ることができる。
また、チャネル抵抗Rc1、しきい値Vtpの構成は、実施の形態1(図1)とすることもできる。これにより、基準電圧Vref1、Vref2の温度依存性をコントロールすることができる。
【0041】
実施の形態6.
図8は、この発明の実施の形態6による昇圧電源発生回路を示す図である。
図8において、4、5は図7におけるものと同一のものである。6はバッファである。
図8は、基準電圧発生回路からの出力をバッファリングした後の信号を、実施の形態5でのレベルモニタ回路4に入力する構成である。基準電圧Vref1とVref2は、各々バッファ6をもつことにより、レベルモニタ回路4に入力する信号Vref1B、Vref2Bのそれぞれの系を分離している。
【0042】
昇圧電源発生回路は、レイアウトの制限から、基準電圧発生回路の近距離に配置されているとは限らず、長距離配線になる可能性がある。このとき、Vref配線は、隣接配線等のノイズの影響を受けて変動しやすい。また、int.Vcc1とint.Vcc2の用途が異なるため、消費されるタイミングも異なる。int.Vcc1が消費され、int.Vcc1レベルが下がると、レベルモニタ回路4が反応する。このとき、Vref1Bにノイズが生じやすい。Vref1BのノイズをVref2Bが受けたとすると、Vref2Bを入力とするレベルモニタ回路4が誤動作する。これを防ぐために、実施の形態6では、バッファ6を設けている。
【0043】
実施の形態6によると、基準電圧Vref1、Vref2は、別々にバッファ6をもつので、Vref1Bのノイズ、もしくはVref2Bのノイズが、Vref1もしくはVref2に直接関連することがない。
【0044】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
特性の異なる複数の回路構成が切り替わるように構成され、複数の回路構成のいずれかを用いて基準電圧を発生する基準電圧発生回路と、この基準電圧発生回路の複数の回路構成を切り替える制御信号を基準電圧発生回路に出力する制御回路を備えたので、プロセス変動が生じた場合に、回路構成を切り替えて基準電圧を発生することができる。
【0045】
また、特性の異なる複数の回路構成は、第一の回路構成及び第二の回路構成の二つの回路構成であるので、プロセス変動が生じた場合に、第一の回路構成及び第二の回路構成を切り替えて基準電圧を発生することができる。
また、特性の異なる複数の回路構成は、第一の回路構成と第二の回路構成と第三の回路構成の三つの回路構成であるので、プロセス変動が生じた場合に最適な回路構成でチューニングを行うことができる。
【0046】
さらに、制御回路は、テストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うので、プロセス変動が生じた場合に、最適な回路構成でチューニングを行うことができる。
また、制御回路は、排他的な二つのテストモード信号を用いて設定されるテストモードにより、制御信号を出力するように構成されると共に、基準電圧発生回路は、制御信号に基づいて回路構成を切り替えてチューニングを行うので、チューニングに関連したテストモード信号の形成を少なくすることができる。
【0047】
さらにまた、制御回路は、ヒューズを切断することにより、制御信号を出力するように構成されているので、回路構成を切り替えて基準電圧を発生することができる。
また、制御回路は、チューニング情報を保持するラッチ回路を有し、ラッチ回路に保持されたチューニング情報に基づき制御信号を出力するので、チューニング情報が転送される場合に対応して、回路構成を切り替えて基準電圧を発生することができる。
【0048】
加えて、基準電圧発生回路は、二つの基準電圧を発生するように構成されているので、二つの基準電圧を必要とする内部電源として利用できる。
また、基準電圧発生回路の出力側には、二つの基準電圧に対応するようにバッファが設けられているので、二つの系を分離することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による基準電圧発生回路を示す図である。
【図2】 この発明の実施の形態1による基準電圧発生回路のスイッチ制御回路を示す図である。
【図3】 この発明の実施の形態3による基準電圧発生回路のスイッチ制御回路を示す図である。
【図4】 この発明の実施の形態4による基準電圧発生回路を示す図である。
【図5】 この発明の実施の形態4による基準電圧発生回路のスイッチ制御回路を示す図である。
【図6】 この発明の実施の形態5による基準電圧発生回路を示す図である。
【図7】 この発明の実施の形態5による昇圧電源発生回路を示す図である。
【図8】 この発明の実施の形態6による昇圧電源発生回路を示す図である。
【図9】 従来の電圧降下回路を示す図である。
【図10】 図9の回路特性を示す図である。
【図11】 従来の基準電圧発生回路を示す図である。
【図12】 図11の回路特性を示す図である。
【図13】 従来の別の基準電圧発生回路を示す図である。
【図14】 図13の回路特性を示す図である。
【図15】 従来の基準電圧発生回路のスイッチ制御回路を示す図である。
【図16】 従来の基準電圧発生回路の別のスイッチ制御回路を示す図である。
【符号の説明】
3 ラッチ回路、4 レベルモニタ回路、5 昇圧回路、6 バッファ。
Claims (4)
- 抵抗値が温度上昇とともに増大する第一抵抗素子と、前記第一抵抗素子と並列に接続される第一スイッチとを有する第一の抵抗グループと、
抵抗値が温度上昇とともに増大する第二抵抗素子と、前記第二抵抗素子と並列に接続される第二スイッチとを有し、前記第一の抵抗グループに直列接続される第二の抵抗グループと、
ゲート電極とドレイン電極とが互いに接続されたダイオード接続のMOSトランジスタと、前記ダイオード接続のMOSトランジスタと並列に接続される第三スイッチとを有し、前記第一の抵抗グループに直列接続される第三の抵抗グループと、
を備え、前記第一〜第三の抵抗グループに電流を流して基準電圧を出力する基準電圧発生回路と、
前記第二スイッチおよび前記第三スイッチのいずれかひとつを導通状態にする制御回路と、
を備えることを特徴とする半導体集積回路装置。 - 前記第一抵抗素子と前記第二抵抗素子が、MOSトランジスタのチャネル抵抗であることを特徴とする請求項1記載の半導体集積回路装置。
- 前記基準電圧発生回路が、
抵抗値が温度上昇とともに増大する第四抵抗素子と、前記第四抵抗素子と並列に接続される第四スイッチとを有し、前記第一の抵抗グループに直列接続される第四の抵抗グループと、
前記第一抵抗素子および前記第二抵抗素子の各ゲート電極に、特定電圧又は前記ダイオード接続のMOSトランジスタのドレイン電圧を印加するための第五スイッチと、
をさらに備え、
前記制御回路が、前記第四スイッチを導通状態にしたときに、前記第一抵抗素子および前記第二抵抗素子の各ゲート電極に前記ダイオード接続のMOSトランジスタのドレイン電圧が印加されるように前記第五スイッチを切替え、前記第四スイッチを非導通状態にしたときに、前記第一抵抗素子および前記第二抵抗素子の各ゲート電極に前記特定電圧が印加されるように前記第五スイッチを切替えることを特徴とする請求項2記載の半導体集積回路装置。 - 特定電圧が印加されるゲート電極を持つ第一のMOSトランジスタと、前記第一のMOSトランジスタと並列に接続される第一スイッチとを備える第一の抵抗グループと、
前記特定電圧が印加されるゲート電極を持つ第二のMOSトランジスタと、前記第二のMOSトランジスタと並列に接続される第二スイッチとを有し、前記第一の抵抗グループに直列接続される第二の抵抗グループと、
ゲート電極とドレイン電極とが互いに接続された第三のMOSトランジスタと、前記第三のMOSトランジスタと並列に接続される第三スイッチとを有し、前記第一の抵抗グループに直列接続される第三の抵抗グループと、
を備え、前記第一〜第三の抵抗グループに電流を流して基準電圧を出力する基準電圧発生回路と、
前記第二スイッチおよび前記第三スイッチのいずれかひとつを導通状態にする制御回路と、
を備えることを特徴とする半導体集積回路装置。
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