JPH0416443Y2 - - Google Patents
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- Publication number
- JPH0416443Y2 JPH0416443Y2 JP1984119308U JP11930884U JPH0416443Y2 JP H0416443 Y2 JPH0416443 Y2 JP H0416443Y2 JP 1984119308 U JP1984119308 U JP 1984119308U JP 11930884 U JP11930884 U JP 11930884U JP H0416443 Y2 JPH0416443 Y2 JP H0416443Y2
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- JP
- Japan
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- layer
- junction
- epitaxial growth
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- fet
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- Expired
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- 238000009792 diffusion process Methods 0.000 claims description 5
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Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【考案の詳細な説明】
産業上の利用分野
本考案は電界効果トランジスタ等のＰ形半導体
およびＮ形半導体から成る半導体装置に関する。
およびＮ形半導体から成る半導体装置に関する。
従来の技術
MOS形電界効果トランジスタ（以下、
MOSFETと称す）は絶縁ゲート形であり、ユニ
ボーラデバイスである。この為入力インピーダン
スが大きくドライブ回路を簡単に構成することが
できるとともに、少数キヤリアの蓄積が起らず高
速動作が可能となり、また熱暴走しない等の特徴
を有している。このMOSFETの一例を第３図ａ
に示す。
MOSFETと称す）は絶縁ゲート形であり、ユニ
ボーラデバイスである。この為入力インピーダン
スが大きくドライブ回路を簡単に構成することが
できるとともに、少数キヤリアの蓄積が起らず高
速動作が可能となり、また熱暴走しない等の特徴
を有している。このMOSFETの一例を第３図ａ
に示す。
考案が解決しようとする問題点
しかしながら第３図ａに示すMOSFETは素子
の高耐圧化にともなつてオン抵抗が著しく増大し
てしまう欠点があつた。そこで第３図ａに示す従
来のMOSFETのオン抵抗を低減する為に第３図
ｂに示すようなFETが用いられている。第３図
ｂに示すFETは通称COMFET（Conductivity
Modulated Field Effect Transistor）と呼ば
れ、第３図ａのFETのドレイン側のN+層をP+層
に置き換え、P+層からの少数キヤリアの注入に
よつてN-層の導電率を高めたものである。この
ような構造によれば高電流でオン抵抗が従来の約
１／１０に減少し、Siチツプの面積利用率も向上す
る。しかし第３図ｂに示すFETはターンオフ時
においてN-層に残留する少数キヤリアによつて
フオールタイムが長くなり、また寄生FETのラ
ツチアツプにより最大動作電流が制限される等の
欠点があつた。このような欠点を無くす為に重金
属ドーピングや電子線照射などによりN-層中の
少数キヤリアのライフタイムを低減する方法や、
第３図ｃに示す如くP+層とN-層の間にN+層を設
けてPNPトランジスタのエミツタ注入効率を低
下させる方法等が用いられている。しかしながら
第３図ｃに示すFETの構造はP+層とN+層の境界
面においてP+N+接合が形成されてしまう。この
P+N+接合のブレークダウン電圧は非常に小さい
ので、FET素子の逆方向耐圧が小さくなつてし
まう。このようにFET素子の逆方向耐圧が小さ
いと過大な逆電圧印加によつて該素子が破壊され
てしまう。また、過大な逆電圧印加を避ける為に
保護対策を講じる必要があり回路設計も制約され
てしまう。
の高耐圧化にともなつてオン抵抗が著しく増大し
てしまう欠点があつた。そこで第３図ａに示す従
来のMOSFETのオン抵抗を低減する為に第３図
ｂに示すようなFETが用いられている。第３図
ｂに示すFETは通称COMFET（Conductivity
Modulated Field Effect Transistor）と呼ば
れ、第３図ａのFETのドレイン側のN+層をP+層
に置き換え、P+層からの少数キヤリアの注入に
よつてN-層の導電率を高めたものである。この
ような構造によれば高電流でオン抵抗が従来の約
１／１０に減少し、Siチツプの面積利用率も向上す
る。しかし第３図ｂに示すFETはターンオフ時
においてN-層に残留する少数キヤリアによつて
フオールタイムが長くなり、また寄生FETのラ
ツチアツプにより最大動作電流が制限される等の
欠点があつた。このような欠点を無くす為に重金
属ドーピングや電子線照射などによりN-層中の
少数キヤリアのライフタイムを低減する方法や、
第３図ｃに示す如くP+層とN-層の間にN+層を設
けてPNPトランジスタのエミツタ注入効率を低
下させる方法等が用いられている。しかしながら
第３図ｃに示すFETの構造はP+層とN+層の境界
面においてP+N+接合が形成されてしまう。この
P+N+接合のブレークダウン電圧は非常に小さい
ので、FET素子の逆方向耐圧が小さくなつてし
まう。このようにFET素子の逆方向耐圧が小さ
いと過大な逆電圧印加によつて該素子が破壊され
てしまう。また、過大な逆電圧印加を避ける為に
保護対策を講じる必要があり回路設計も制約され
てしまう。
本考案は上記の点に鑑みてなされたもので、前
述した従来のFET素子の優れた特徴を有すると
ともに、逆方向耐圧を大きくしたFET等の半導
体装置を提供することを目的としている。
述した従来のFET素子の優れた特徴を有すると
ともに、逆方向耐圧を大きくしたFET等の半導
体装置を提供することを目的としている。
問題点を解決するための手段
本考案は、縦形ＰチヤンネルMOSFETのドレ
インＮ形層にその反対導電層のＰ形層を付加して
接合を作り、これをアノードとして構成した半導
体装置において、新たに付加されたＰ形層と、こ
れと接合を作るＮ形層がそれぞれ不純物濃度の異
なる２つの層からなり、その順序がP+層から成
るシリコンウエハにエピタキシヤル成長させて
P-層を形成し、このP-層にリン拡散又はエピタ
キシヤル成長によつてN+層を形成し、このN+層
にエピタキシヤル成長させてN-層を形成したこ
とを特徴としている。
インＮ形層にその反対導電層のＰ形層を付加して
接合を作り、これをアノードとして構成した半導
体装置において、新たに付加されたＰ形層と、こ
れと接合を作るＮ形層がそれぞれ不純物濃度の異
なる２つの層からなり、その順序がP+層から成
るシリコンウエハにエピタキシヤル成長させて
P-層を形成し、このP-層にリン拡散又はエピタ
キシヤル成長によつてN+層を形成し、このN+層
にエピタキシヤル成長させてN-層を形成したこ
とを特徴としている。
作 用
上記のようにＰエミツタとＮベースをP+P-N+
N-の４層で構成したので、Ｐエミツタ、Ｎベー
ス間はP-N+接合となり、半導体素子の逆方向耐
圧が大きくなる。
N-の４層で構成したので、Ｐエミツタ、Ｎベー
ス間はP-N+接合となり、半導体素子の逆方向耐
圧が大きくなる。
実施例
以下、図面を参照しながら本考案の一実施例を
説明する。第１図において第３図ｃと同一部分は
同一符号を持つて示し、その説明は省略する。前
記P+層とN+層の間にはP-層が設けられている。
J1〜J3は各々接合面を示し、Ｏは酸化膜を示す。
このように構成された装置において、Ｐエミツ
タ、Ｎベース間は接合面J1においてP-N+接合と
なり、従来のP+N+接合に比較してブレークダウ
ン電圧が極めて大きい。この為FETの逆方向耐
圧が非常に大きくなる。また、N+層はＰエミツ
タからＮベースへのホールの注入を抑制する。
説明する。第１図において第３図ｃと同一部分は
同一符号を持つて示し、その説明は省略する。前
記P+層とN+層の間にはP-層が設けられている。
J1〜J3は各々接合面を示し、Ｏは酸化膜を示す。
このように構成された装置において、Ｐエミツ
タ、Ｎベース間は接合面J1においてP-N+接合と
なり、従来のP+N+接合に比較してブレークダウ
ン電圧が極めて大きい。この為FETの逆方向耐
圧が非常に大きくなる。また、N+層はＰエミツ
タからＮベースへのホールの注入を抑制する。
上記のように構成された装置を製造するには、
まず第２図ａに示すP+層の基板にP-層をエピタ
キシヤル成長させて第２図ｂの如く形成する。こ
のP-層の抵抗率および厚さは素子が必要とする
逆方向耐圧に応じて決定する。次に前記P-層に
N+層をリン拡散させて第２図ｃの如く形成する。
このときの拡散の深さおよび表面濃度はＰエミツ
タからの注入効率や素子特性を総合的に検討した
上で最適値に設定する。次に前記N+層にN-層を
エピタキシヤル成長させて第２図ｄの如く形成す
る。この製造工程以降の製造方法については、通
常のMOSFETの製造方法と同様であるので、そ
の説明は省略する。
まず第２図ａに示すP+層の基板にP-層をエピタ
キシヤル成長させて第２図ｂの如く形成する。こ
のP-層の抵抗率および厚さは素子が必要とする
逆方向耐圧に応じて決定する。次に前記P-層に
N+層をリン拡散させて第２図ｃの如く形成する。
このときの拡散の深さおよび表面濃度はＰエミツ
タからの注入効率や素子特性を総合的に検討した
上で最適値に設定する。次に前記N+層にN-層を
エピタキシヤル成長させて第２図ｄの如く形成す
る。この製造工程以降の製造方法については、通
常のMOSFETの製造方法と同様であるので、そ
の説明は省略する。
尚、前記N+層の形成はリン拡散によるものに
限らずエピタキシヤル成長によつて形成しても良
い。
限らずエピタキシヤル成長によつて形成しても良
い。
考案の効果
以上のように本考案によれば、次のような効果
が得られる。すなわち、 (1) Ｐエミツタ、Ｎベース間をP-N+接合とした
ので、ブレークダウン電圧が極めて大きくなり
半導体素子の逆方法耐圧が非常に大きくなる。
この為逆電圧印加による素子破壊を防ぐことが
できるばかりで無く、保護対策を講じる必要が
無くなつて回路設計上の制約を受けない。
が得られる。すなわち、 (1) Ｐエミツタ、Ｎベース間をP-N+接合とした
ので、ブレークダウン電圧が極めて大きくなり
半導体素子の逆方法耐圧が非常に大きくなる。
この為逆電圧印加による素子破壊を防ぐことが
できるばかりで無く、保護対策を講じる必要が
無くなつて回路設計上の制約を受けない。
(2) ＰエミツタからＮベースへホールが注入する
のをN+層によつて抑制することができる。こ
の為素子のターンオフ時にN-層に残留するキ
ヤリアを無くすことができ、これによつて第４
図の実線で示す電流波形のようにフオールタイ
ムを短くすることができる。
のをN+層によつて抑制することができる。こ
の為素子のターンオフ時にN-層に残留するキ
ヤリアを無くすことができ、これによつて第４
図の実線で示す電流波形のようにフオールタイ
ムを短くすることができる。
(3) 動作抵抗が小さく、且つ安定動作電流範囲が
大きい。
大きい。
(4) 順方向電圧が印加されたときN-層の空乏層
の伸びはN+層で制限されN-層の厚みは同じ耐
電圧を可能にするために約２／３の厚みです
む。
の伸びはN+層で制限されN-層の厚みは同じ耐
電圧を可能にするために約２／３の厚みです
む。
(5) N+層はN-層に比べライフタイムが小さい。
又ライフタイムをコントロールするために金な
どの重金属を拡散するが、これは高濃度層に集
まるために、より低ライフタイムに制御するこ
とができる。したがつてターンオフ時にN+ま
で空乏層が拡がるとき、そこでのターンオフが
極めて小さくできるので、第４図に示すように
ターンオフのテイル時間が短くなり、ターンオ
フ時のスイツチング損失を小さくできる。
又ライフタイムをコントロールするために金な
どの重金属を拡散するが、これは高濃度層に集
まるために、より低ライフタイムに制御するこ
とができる。したがつてターンオフ時にN+ま
で空乏層が拡がるとき、そこでのターンオフが
極めて小さくできるので、第４図に示すように
ターンオフのテイル時間が短くなり、ターンオ
フ時のスイツチング損失を小さくできる。
第１図は本考案の一実施例を示す断面図、第２
図ａ〜第２図ｄはともに実施例の要部の製造工程
を示す説明図、第３図ａ〜第３図ｃはともに従来
の装置の一例を示す断面図、第４図はMOSFET
のターンオフ時の電流、電圧波形図である。 P+……P+層、P-……P-層、N+……N+層、N-
……N-層。
図ａ〜第２図ｄはともに実施例の要部の製造工程
を示す説明図、第３図ａ〜第３図ｃはともに従来
の装置の一例を示す断面図、第４図はMOSFET
のターンオフ時の電流、電圧波形図である。 P+……P+層、P-……P-層、N+……N+層、N-
……N-層。
Claims (1)
- 縦形ＰチヤンネルMOSFETのドレインＮ形層
にその反対導電層のＰ形層を付加して接合を作
り、これをアノードとして構成した半導体装置に
おいて、新たに付加されたＰ形層と、これと接合
を作るＮ形層がそれぞれ不純物濃度の異なる２つ
の層からなり、その順序がP+層から成るシリコ
ンウエハにエピタキシヤル成長させて形成した
P-層と、このP-層にリン拡散又はエピタキシヤ
ル成長によつて形成したN+層と、このN+層にエ
ピタキシヤル成長させて形成したN-層とを備え
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11930884U JPS6134753U (ja) | 1984-07-31 | 1984-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11930884U JPS6134753U (ja) | 1984-07-31 | 1984-07-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134753U JPS6134753U (ja) | 1986-03-03 |
| JPH0416443Y2 true JPH0416443Y2 (ja) | 1992-04-13 |
Family
ID=30678188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11930884U Granted JPS6134753U (ja) | 1984-07-31 | 1984-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134753U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1218200B (it) * | 1988-03-29 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento di fabbricazione di un dispositivo semiconduttore mos di poterza a modulazione di conducibilita' (himos) e dispositivi con esso ottenuti |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| JPS6026151A (ja) * | 1983-07-22 | 1985-02-09 | Shinagawa Diecast Kogyo Kk | 膜式気化器の加速装置 |
-
1984
- 1984-07-31 JP JP11930884U patent/JPS6134753U/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| JPS6026151A (ja) * | 1983-07-22 | 1985-02-09 | Shinagawa Diecast Kogyo Kk | 膜式気化器の加速装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6134753U (ja) | 1986-03-03 |
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