JPH0352266A - 動作特性を改善したfet、igbtおよびmct構造、およびその製造方法 - Google Patents
動作特性を改善したfet、igbtおよびmct構造、およびその製造方法Info
- Publication number
- JPH0352266A JPH0352266A JP2111917A JP11191790A JPH0352266A JP H0352266 A JPH0352266 A JP H0352266A JP 2111917 A JP2111917 A JP 2111917A JP 11191790 A JP11191790 A JP 11191790A JP H0352266 A JPH0352266 A JP H0352266A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- regions
- dopant
- disposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 210000000746 body region Anatomy 0.000 claims abstract description 78
- 239000002019 doping agent Substances 0.000 claims abstract description 46
- 229910052738 indium Inorganic materials 0.000 claims abstract description 37
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims abstract description 37
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 27
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052796 boron Inorganic materials 0.000 claims abstract description 27
- 239000010703 silicon Substances 0.000 claims abstract description 24
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052733 gallium Inorganic materials 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000005204 segregation Methods 0.000 claims abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 230000005669 field effect Effects 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 6
- 239000002210 silicon-based material Substances 0.000 claims 2
- 238000009413 insulation Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 230000003071 parasitic effect Effects 0.000 description 48
- 108091006146 Channels Proteins 0.000 description 24
- 230000000694 effects Effects 0.000 description 11
- 230000001965 increasing effect Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000008450 motivation Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
め要約のデータは記録されません。
Description
GBTおよびM C Tの動作特性の改良に関する。
ドレイン領域から隔てられ、絶縁ゲート電極がP型本体
領域上に設けられて、ソース領域からドリフト/ドレイ
ン領域まで延出しているFETにおいては、寄生NPN
バイボーラトランジスタが所望の電界効果トランジスタ
と並列に存在する。第1の主電極がソースおよび本体領
域とオーミック接触して設けられ、第2の主電極がドレ
イン領域とオーミック接触して設けられている。
ス領域はエミッタとして作用し、P型本体領域はベース
領域として作用し、N型ドレイン領域はコレクタとして
作用し、エミッタ/ベース機能が短絡されている。誘導
負荷においてFETをターンオフする際、この寄生NP
N トランジスタが導通状態になって、電界効果トラン
ジスタの動作に悪影響を及ぼしたり、装置を破損するこ
とがある。本体/ドリフト領域のPN接合部(固有のダ
イオード)が順方向にバイアスされる回路においては、
ソース領域の下のP型本体領域延長部に相当なホール電
流が存在する。この電流は、本体領域のその部分の比較
的高い抵抗と組み合わさって、第1の主電極接触部から
離れている側のソース/本体PN接合部の部分を順方向
にバイアスするに充分な電圧降下を発生する。このソー
ス/本体PN接合部のその部分からキャリアを注入され
ると、NPN寄生トランジスタが導通して、装置を破壊
する。電力用FETにおいては、この寄生NPN}ラン
ジスタの大きな利得はFETの堅固さに悪影響を与える
。これは、ζのNPN トランジスタの利得が大きくな
ればなるほど、それをターンオンさせるのに必要な電流
が小さくなり、FETの安全動作領域が小さくなるから
である。安全動作領域はFETが装置を破壊することな
くターンオフの際に耐えることができる電流と電圧の組
合せである。所与の電圧において、FETに流れる電流
をその電圧の最大SOA値よりも大きくすると、装置の
ブレークダウンが発生する。同様に、ある一定電流レベ
ルにおける電圧をその電流のSOA最大電圧よりも高く
すると、装置がブレークダウンし、装置をターンオフで
きなくなる。
。これらの理由のために、電力用FETの寄生NPN}
ランジスタの利得を最小にすることが好ましいものと考
えられている。このNPNトランジスタの利得はP型本
体領域のドーピングレベルに依存している。P型本体領
域のドーピングレベルが高くなればなるほど、このNP
N}ランジスタの利得は低くなる。この結果、この寄生
NPN}ランジスタの悪影響を最小にするために、P型
本体領域を可能な限り高濃度にドープすることが望まし
い。不都合にも、本体領域を高濃度にドープすると、所
望の電界効果トランジスタの動作に悪影響を及ぼす。す
なわち、P型本体領域のドーピングレベルを増大すると
、P型本体領域を通ってソース領域からドレイン領域ま
で延在しているN型チャンネルのしきい値電圧、すなわ
ちそのチャンネルを電子に対して導通させるのに必要な
ゲート電圧が増大することになる。
ンネル部分だけをカウンタードープ、すなわちN型ドー
パントをP型本体領域の表面内に注入して、その正味の
P型ドーピングレベルを低減することにより、P型本体
領域のドーピングレベルに無関係に電界効果トランジス
タのしきい値電圧を調節する方法が知られている。
果トランジスタのオン状態時の動作に重要な影響を与え
ない。誘導負荷が存在する場合に電界効果トランジスタ
をターンオフする際、または固有のダイオードのターン
オフの際にのみ、この寄生NPNバイポーラトランジス
タは装置の動作特性に影響を与える。そして、この寄生
バイボーラトランジスタは、電界効果トランジスタが安
全動作領域の限界近くで動作する電力素子である場合に
、該電界効果トランジスタの動作特性に影響を与えるだ
けである。
P+コレクタ領域がN型ドリフト領域と第2の主電極と
の間に配設されていることを除いて、FETと構造が同
じである。この結果、IGBTは同様な寄生NPNバイ
ボーラトランジスタを有している。しかしながら、この
寄生NPNバイポーラトランジスタは、装置のSOAに
影響を与えない。これは装置のSOAが下側の、すなわ
ちPNP トランジスタによって制限されるからである
。むしろ、IGBTにおいては、この寄生トランジスタ
はIGBTがオン状態時にラッチする主電流レベルに影
響を与える。この寄生NPNトランジスタの利得が大き
くなればなるほど、IGBTのラッチ電流が低くなる。
で、このようにラッチ電流が低減することは好ましくな
い,4′:とである。この結果..IGBTのラッチ電
流を最大にするために、i ty B Tの寄生N P
N hランジスタの利得を最小にすることか好ましい
,F″L:.Tに使用されているのと同じ挟術を使用(
一て、I G B Tの寄生NPNト7ノミ,゛スタの
利得を最小にすることができる。したがって、[GBT
の奇生NPNトランジスタの41得を低減する唯一の理
南はラッチ電流を増大ず゛ることである。
からの電流を直接第1の電力電極に流れさせて、サイリ
スタのP型エミッタ/N型ベース領域のPN接合部をバ
イパスし、これによりサイリスタの再生動作を防止して
サイリスタをターンオフするように設計された電界効果
構造を有している。この電界効果構造を設けたことによ
って、実際上、ターンオフ構造のN+ソース領域、サイ
リスタのP型エミッタ領域およびサイリスタのN型ベー
ス領域により電界効果トランジスタが形成される。この
構遣は寄生NPNバイポーラトランジスタを有している
。IGBTと同様に、寄生NPNバイボーラトランジス
タの利得を減らすことによってMCTのラッチ電流を1
曽大することを期待できるが、これはMCTがオン状態
でランチするものであるので好まL <ないものである
。この結果、従来は寄生NPNバイポーラトランジスタ
の利得を低減しようとする理由がなかった。
オフチャンネルの近傍にあるP型エミッタ領域の部分を
高濃度にドープするとともに、該チャンネル部をカウン
タードープすることは何ら教示されていないし、また示
唆されてもいない。
ようとする従来の動機がMCTには適用できない。これ
はFETおよびIGBTにおいてこの構造を改善すべき
問題がMCTに存在しないからである。
はMCTを有する回路を可能な限り高い周波数で動作さ
せることが望まれている。この結果、高い周波数におけ
る動作を容易にする新しいMCT構造が望まれている。
TNバイボーラトランジスタの利得を制御することが溝
構造を使用するかブレーナ構造を使用するかどうかにつ
いて判定する場合の考慮すべき事柄の1つとなっている
。これは溝形ゲート装置の本体またはベース領域のチャ
ンネル部分に対するイオン注入によるカウンタードーピ
ングが不可能であるからである。これは溝壁がウエーハ
の主面に通常直角であり、これにより注入イオンがlミ
壁に平行に移動し、本体またはベース領域には注入され
ないからである。カウンタードーピングが可能でないの
で、溝形ゲートFETまたは■GBTを設計する設計者
は寄生NPN}ランジスタの利得を低くすることによっ
て高いしきい値電圧を有するようにするか、寄生NPN
}ランジスタの利得を高くすることによって低いしきい
値電圧を有するようにするかのいずれかを選ばなければ
ならない。以上のことから、FETおよびIGBTにお
いて、特に溝形ゲート型のものにおいて、寄生NPNト
ランジスタの利得を最小にする改良された構造、ならび
にこのような構造を作る方法が必要とされる。
ことは知られているが、半導体工業においては、インジ
ウムおよびアルミニウムをシリコンのドーパントとして
使用するのを避けることが通常のことである。これは、
それらの偏析係数が小さいので、所望の構造を得るため
の過程で予想できないことが発生するからである。ホウ
素をP型ドーパントとして使用することによって完全に
予想し得る装置構造および特性が得られる。ホウ素をP
型ドーパントとして本質的に排他的に使用する背後の理
由はジョン・ウィリイ・アンド・サンズ(John W
iley & Sons )社によって出版されたソラ
ブ−K−ガンジ(Sorab K.Ghandl)の著
書「マイクロエレクトロニクスの理論と実際( The
Theory and Practice o(’ M
icroelectronics ) J、特にその「
P型不純物の選択(Choice of’ P−typ
eImpurity ) Jと題する節に記載されてい
る。シリコン中のドーパントとしてのホウ素およびリン
の特性については多くの文献があるが、P型ドープ領域
を作るのにインジウムおよびアルミニウムを使用するこ
とについての文献はあまりない。ジャーナル・オブ・ア
ブライド・フィジックス(Journal of Ap
plied Physics) 、第53巻、第12号
(1982年12月)第9214頁一第9216頁に記
載されているD−A・アンドニエジス他(D.A.An
ton1adis et al)による論文「シリコン
不活性物質へのインジウムの拡散および酸化環境(Dj
f’rusion or Indium in Sil
lcon Inert and 0xidlzlng
Ambients ) Jにはインジウムの拡散特性に
ついてのデータが示され、インジウムは0.1の偏析係
数を有すると結論されている。詳しくは上記の両文献を
参照されたい。
処理を使用することについて明確な動機がない場合には
、予測または制御することが困難であると知られている
処理方法で実験するよりもむしろ、比較的高い歩留まり
のために装置の製造用として確立された制御可能な処理
方法に依存している。本体領域のチャンネル部分に対す
るカンタードーピング用のイオン注入を制御して、本体
領域にドーパント濃度を高くしながら絶縁ゲート構造の
しきい値電圧を調節する技術が有効で確立されているの
で、従来、電界効果装置の製造においてシリコン中のド
ーパントとしてインジウムまたはアルミニウムを積極的
に使用しようとする試みはなかった。
よびIGBTのしきい値電圧を制御する改良された構造
を提供することにある。
オフを行うMCT構造を提供することにある。
改良された方法を提供することにある。
ム、アルミニウムおよびガリウムのうちの1つ以上でド
ープするか、またはホウ素と、インジウム、アルミニウ
ムおよびガリウムのうちの1つ以上とからなるドーパン
トの組合せでドープすることによって、高濃度にドープ
されたP型本体領域および低濃度にドープされたチャン
ネル領域が設けられる。インジウムおよびアルミニウム
は共にシリコン/二酸化シリコン偏析係数が小さいので
、ゲート酸化物に隣接する本体領域において減少する。
実質的に減少する。この結果の構造はベース領域をドー
プするためにホウ素のみを使用した場合のチャンネルに
対するカウンタードーピングを行ったものと機能的に等
価である。
って、この技術は溝形ゲート構造およびブレーナ構造に
対して等しく有効である。この技術は、溝形ゲート装置
における本体領域のドーピングレベルおよびしきい値電
圧を独立に制御できるので、結果としてイ゛オン注入に
よるカウンタードーピングを使用するものと比べてかな
り有利である。
ニウム、インジウムおよびガリウムの1つ以上との組合
せを使用することにより、同様に、ベース領域のチャン
ネル部分についてのカウンタードーピングによるものと
同じ利点が得られる。
領域を設けると共に、そのエミッタ領域のMOSターン
オフ構造に低いしきい値電圧のチャンネルを設けること
によって、MCTの動作特性に実質的な改良が得られ、
特に絶縁ゲートにターンオフ電圧を印加したときに装置
をより迅速にターンオフすることができる。この新しい
好ましい構造は、P型エミッタ領域をホウ素と、インジ
ウム、アルミニウムおよびガリウムの1つ以上との組合
せでドープするか、または表面ゲート装置のP型エミッ
タ領域のチャンネル部分にカウンタードーピングを行っ
て、チャンネル自身内を除くエミッタ領域の他の部分の
ドーピング濃度を高くすると共にしきい値電圧を低くす
ることによって形成することができる。
載されているが、本発明の構成および実施方法は本発明
の他の目的および利点とともに添付図面を参照した以下
の説明からよく理解することができるであろう。
ジスタが全体的にIOSとして示されている。この明細
書において、「縦型FETJのように装置に対して使用
される「縦型」とは、装置構造において、電流が横方向
すなわちウエ/\の主面に平行に流れるのではなくて、
電流がウェーハの上面と下面との間を上下方向にチップ
を通って流れることを意味している。この装置は下側主
面に隣接している高濃度にドープされたN型(N十)ド
レイン領域18、およびこのドレイン領域18の上面に
隣接して、上側主面まで延在している低濃度にドープさ
れたN型(N−) ドリフト領域20を有する半導体
材料の本体を有する。高濃度にドープされたP型(P+
)本体領域24が半導体本体の上側主面からドリフHl
域20内へ延在している。低濃度にドープされたP型(
P一)本体領域延長部22が半導体本体の上側主面から
ドリフト領域20内へ延在して、P十本体領域24に隣
接し且つそれから横方向に延在している。
導体本体の上側主面からP十本体領域24およびP一本
体領域延長部22内へ延在している。
接合部21が形成される。絶縁ゲート電極42が半導体
本体の上側主面上に設けられ、これはソース領域26に
整合してそこから本体領域延長部22を横切ってドリフ
ト領域20に接合するまで延在し、本体領域延長部22
のチャンネル部分の電子の導電率を制御するようになっ
ている。
上に設けられて、P十本体領域24およびソース領域2
6とオーミック接触する。第2の主(ドレイン)Trs
極48が半導体本体の下側主面上に設けられて、ドレイ
ン領域18とオーミック接触する。
成され、その各々は図のY方向に延在し(XYZ座標系
が図の下左部分に示されている)、複数の単位セルがX
方向に分配されている。図示のように、隣接するX方向
単位セルは互いに対称であり、X方向繰返し構造は2つ
の単位セルよりなる。所望により、X方向繰返し構造の
単位セルの一方のソース領域26を省略することができ
、この場合には、X方向繰返し構造は単位セルでもある
。
およびコレクタとして領域2 0/1 gを有するNP
Nバイボーラトランジスタが装置10Sに固有のものと
して存在する。このバイポーラトランジスタは、(1)
電界効果トランジスタ構造に固有のものではあるが、そ
の存在は望ましくなく、また(2)導通した場合に電界
効果トランジスタの動作に有害であるので、しばしば寄
生トランジスタと称せられる。N十/P十接合部はN十
/P接合部よりも低いエミッタ注入効率を有し、従って
高利得トランジスタよりも導通しにくい低利得トランジ
スタを形成する傾向があるので、本体領域24がP型ド
ーパントで高濃度にドープされていると、寄生NPNバ
イポーラトランジスタは導通状態になり難い。本体領域
延長部22は、表面チャンネルを導通状態にするための
しきい値電圧を許容し得る低い電圧にするためには低濃
度にドープされたP型材料とする必要がある。都合の悪
いことに、本体領域延長部のこの低濃度ドーピングレベ
ルは、P十本体領域を含むものよりも高い利得を有する
第2の寄生NPNバイポーラトランジスタ部分を形成す
る。最初に導通状態になるのはこの第2の寄生トランジ
スタ部分であり、従って電界効果トランジスタのターン
オフ動作特性を制限するのはこの第2の部分である。こ
の種のFETを形成するには、通常、最初に本体領域延
長部22をゲート酸化物の窓を介した拡散により形成し
、それからP十本体領域24を同じゲート酸化物の窓を
介した拡散によって形成する。これに続いて、上記窓の
中央部分を塞いで、ゲート酸化物の縁部に沿って2つの
別の窓を形成し、これらの窓を介した拡散によってソー
ス領域26を形戊している。
ってゲート酸化物43を介してカウンタードープされる
。この構造では、本体領域24が高濃度にドープされた
P型の領域になるとともに、表面から更に離れた本体領
域延長部22が中位の濃度にドープされるが、本体領域
延長部22がP+本体領域24よりも低い濃度にドープ
されて、本体領域延長部を含む寄生バイボーラトランジ
スタ部分が比較的高い利得のバイボーラトランジスタと
して残る。これは第2図の装置10Tのような満形ゲー
ト構造の場合に特有の問題である。第2図においては本
体領域延長部22はベース領域自身と同じ長さ(垂直方
向)であり、これは短いチャンネルの装置の場合に本体
領域が非常に薄く、この結果ソース領域26、本体領域
の延長部22およびドリフト/ドレイン領域20/18
よりなる高い利得の寄生NPNトランジスタが形成され
るからである。これはNPNバイポーラトランジスタの
本体領域部分の殆んどがチャンネルの長さよりもかなり
長い第1図に示すブレーナ形ゲート電極構造と対照をな
すものである。更に、図示の溝形ゲート構造において、
本体領域延長部22の表面にカウンタードープして、し
きい値電圧を低減することは、その部分の溝壁が縦方向
に延在しているので不可能である。さらに、PN接合部
21はまだ複雑な構造を有している。
略し、インジウム、アルミニウムおよびガリウムのうち
の1つ辺上を使用して、またはホウ素と、インジウム、
アルミニウムおよびガリウムのうちの1つ以上との組合
せを使用してP十本体領域24を形成することによりF
ETの製造が改善でき、第3図に示されているようにド
リフト領域20と本体領域24との間のPN接合部23
を非常に簡単な形状にした装置108′が形成できるこ
とを見い出した。これはインジウムおよびアルミニウム
のシリコン/二酸化シリコン偏析係数が小さく、かつ二
酸化シリコン中におけるガリウムの拡散速度が速いため
である。この結果、本体領域延長部を予め拡散すること
を省略し、P十本体領域部分を直接拡散して、これによ
り簡単な形状のPN接合部23を構成できる。しかしな
がら、1つのドーパントがシリコン中で別のドーパント
よりもかなり速く拡散する場合には、2つのドーパント
が同じ深さまで拡散するように最初に低速のドーパント
を拡散させることが好ましいと考えられる。インジウム
のみでは良好なPN接合部を形成しないということが指
摘されてぃる=この結果、インジウムよりもむしろホウ
素とインジウムとの組合せを使用することが好ましい。
とは本体領域およびソース電極の間のオーミック接触を
高い品質で確実に形成できる利点がある。
ムの偏析係数が小さいことによってシリコンの表面部分
からインジウムまたはアルミニウムのドーパントが本質
的に完全に無くなり、これによりゲート酸化物の下の表
面付近にはホウ素のドーパントのみが残り、それ以外の
P型本体領域の残りの部分は高濃度にドープされている
。ホウ素の濃度は所望のしきい値電圧を形成するように
選択され、インジウムまたはアルミニウムの濃度は本体
領域の残りの部分の全体的なP型ドーピングレベルが所
望の値になるように選択される。これは寄生NPN}ラ
ンジスタを効果的に抑圧する。
する装置が形成されるようなドーピング濃度および製造
シーケンスを求めるために試行錯誤の微調整が必要な、
比較的予測できない製造方法を使用して達成される。ま
た、電極接触面に一層高濃度にホウ素がドープされた領
域を設けることは好ましいことである。
製造方法から生ずる別の実質的な利点は、溝の壁面上の
ゲート酸化物の成長によって、垂直な溝壁内へのカウン
タードーピングのためのイオン注入を必要とすることな
く本体領域のチャンネル部分からアルミニウム、インジ
ウムまたはガリウムのドーパントを本質的に空乏させる
ことである。更に、本体領域自身は拡散によって既存の
N型領域20内に形成され、またソース領域26は拡散
によって本体領域24内に形或されるので、ゲート酸化
物表面におけるインジウム、アルミニウムまたはガリウ
ムの空乏または減少はP型本体領域、N型ドレイン領域
およびN型ソース領域の間の局部的な界面が本体領域の
内側へ収縮することによって本体領域のチャンネル部分
を短くする効果がある。そうでない場合には、PN接合
部23は単一平面内に位置する。この結果、この溝形ゲ
ート装置においては、本体領域のチャンネル部分は溝表
面からわずかに大きな距離だけ本体領域から(垂直方向
に)短い。この結果、この構造は従来の構造のものより
も寄生NPNバイポーラトランジスタを抑圧するのに更
に有効である。
IGET)が第5図に全体的にIIOSとして示され、
満形ゲート型の従来のIGBTが110Tとして第6図
に示されている。装置110Sは従来の電界効果トラン
ジスタIOSのN+ドレイン領域の代わりに半導体本体
の下側主面に隣接して高濃度にドープされたP型(P+
)領域128が設けられていることを除いて従来の電界
効果トランジスタIOSと構造的に同じである。
素子と同じ機能を有する素子は第1および第2の素子の
ものに100を加えた参照符号で表してあり、ここでは
詳細に説明しない。また、装置の製造方法および構造の
詳細は絶縁ゲート型バイポーラトランジスタの動作を最
適化するように調節される。
領域124はベースと称され、領域120はドリフト領
域と称され、領域128はコレクタと称されている。絶
縁ゲート型バイボーラトランジスタにおいては、寄生N
PNバイボーラトランジスタが電界効果トランジスタの
場合と同様に存在する。しかしながら、装置の動作にお
けるその作用は実質的に異なる。特に、寄生NPNバイ
ボーラトランジスタの利得を増大することは絶縁ゲート
型バイボーラトランジスタがオン状態でラッチする主電
流レベルを減らすという作用がある。
ラトランジスタにおける問題の1つは、ラッチしたとき
に装置の状態のゲート制御が失われるので、絶縁ゲート
型バイボーラトランジスタがラッチしないようにするこ
とである。すなわち、IGBTにおける寄生NPNバイ
ポーラトランジスタの悪影響は絶縁ゲート型バイポーラ
トランジスタに対するラッチ電流レベルを下げることで
ある。
、アルミニウムおよびガリウムのうちの1つ以上との組
合せを使用することによる本発明の改良された装置製造
方法および構造は、FETの場合と同様に絶縁ゲート型
バイボーラトランジスタの寄生NPN トランジスタの
利得を抑圧するという同じ有益な作用を有している。本
発明による表面ゲート型IGBTはIIOS’として第
7図に示され、本発明による溝形ゲートlGBTは11
0T’ として第8図に示されている。装置1108′
およびIIOT’は、FETIOS’およびIOT’が
FETiOSおよびIOTから異なるのと同じ態様で装
:i”; 1 1 0 Sおよび110Tから異なって
いる。しかしながら、この異なる構造が絶縁ゲート型バ
イポーラトランジスタの動作に影響を及ぼす様子は電界
効果トランジスタの動作に影響を及ぼす様子とは実質的
に異なっていることに注意されたい。これは、絶縁ゲー
ト型バイボーラトランジスタにおいては、寄生NPN}
ランジスタの利得を抑圧する目的が、電界効果トランジ
スタにおける場合のように安全動作領域を最大にするよ
りむしろIGBTのラッチング電流レベルを増大するた
めだからである。
ンオフを制御するために導入されて、MOS制御サイリ
スタ(MCT)を構成した場合に生じる寄生NPNバイ
ポ〜ラトランジスタの従来知られていない作用を発見し
た。従来の表面ゲート型の縦型MCTを21OSとして
第9図に示し、本発明による表面ゲート型および溝形ゲ
ート型のMCTをそれぞれ第11図および第12図に2
10S′および210T’ として示している。第10
図は本発明を使用せずに構成された溝形ゲート型のMC
Tを210Tとして示している。
びIGBTに類似していることによって容易に認識され
るが、その作用自体、およびその作用の程度も本技術分
野では何ら理解されていなかったし、または認識もされ
てもいなかった。そのため、寄生トランジスタについて
何かを行うという示唆もなければ試みもなかった。MO
SFETおよびIGBTにおける寄生NPNバイボーラ
トランジスタの知られている作用は、寄生トランジスタ
がMCTに悪影響を及ぼすという示唆を与えるものでは
ない。にも拘らず、本発明者は、寄生NPNバイポーラ
トランジスタの利得を増大するとMCTのターンオフ時
間が間接的に増大することを見い出した。これは一連の
効果または考察の結果である。まず、MCTがラッチす
るためには、サイリスタのPNP (上側)トランジス
タのα,およびサイリスタのNPN (下側)トランジ
スタのα。の和が1より大きくならなければならない。
スタの電流利得である。混乱を避けるために、サイリス
タの再生作用を生じる固有のPNPおよびNPN}ラン
ジスタはここにおいてサイリスタのPNP トランジス
タおよびサイリスタのNPNトランジスタと称し、寄生
NPN トランジスタはサイリスタの固有すなわち主要
なNPNトランジスタと明確に区別するためにその名前
で呼ぶ。MCT中に蓄積された電荷の大多数はP型のく
広い〉ベース領域中に存在する。この結果、MCTのタ
ーンオフ時間はP型ベース領域中のキャリアのライフタ
イムが短くなるに従って短くなる。これはライフタイム
が短くなると装置のターンオフの際のベース領域中の蓄
積電荷の再結合が更に速くなるからである。したがって
、P型ベース領域におけるライフタイムを最小にするこ
とが望ましい。しかしながら、P型ベース領域中のキャ
リアのライフタイムが短くなればなるほど、サイリスタ
のNPN}ランジスタのα。が低くなるこのため、要求
条件α。〉(1−α,)t.:ヨリα。に対する下限お
よびP型ベース領域中のキャリアのライフタイムの下限
が定まる。そこで、α,を増大できると、α。およびP
型ベース中のキャリアのライフタイムを更に減少できる
。サイリスタのPNP }ランジスタのαPはサイリス
タのP型エミッタ領域のエミッタ効率の関数であるので
、その効率は最大にしなければならないことが認識され
た。また、寄生トランジスタはP型ベース領域220か
ら、P型エミッタ領域224に接触している主電極24
6への電子の流れに対する別の通路を形成していること
が認識された。したがって、寄生NPN トランジスタ
に流れる電子が多くなればなるほど、P型エミッタ領域
の有効なエミッタ効率が低くなる。寄生NPN トラン
ジスタを流れる電子の量の主な制御因子は寄生NPNバ
イボーラトランジスタのベース輸送効率である。ベース
輸送効率が高くなればなるほど、多くの電子がそのトラ
ンジスタに流れる。このベース輸送効率は、MCTのP
型エミッタ領域の延長部222を更に高濃度にドープす
ることによって低減することができる。この結果、MC
T構造の寄生NPN}ランジスタの利得を制御すること
によってターンオフ時間を短か<L、MCTの速度を増
大することができる。MCTの速度と寄生NPNトラン
ジスタの特性との間のこの関係は従来認識されていず、
このため従来技術では高濃度にドープされたP型エミッ
タ領域延長部およびカウンタードープされたチャンネル
をMCTに設けることを何ら示唆していない。実際の装
置についてのMI定およびそのシュミレーションから電
子の50%ほどが従来のMCTのP型エミッタ領域延長
部を通って流れ、これによりP型エミッタの効率にかな
りの悪影響が生ずることを確認した。更に大きなパーセ
ンテージの電子がターンオフの際にその通路に流れるこ
とがある。この電子の流れは、大電流でターンオフし損
なうMCTの重要な原因と認められる接合部のなだれ降
伏の重要な原因であると考えられる。
度にドープし、MCTのP型エミッタ領域延長部のチャ
ンネル部分をカウンタードープすればよいことがわかっ
た。すなわち、エミッタ領域延長部を本質的に除去する
ことである。MCTのP型エミッタ領域用のドーパント
としてホウ素と、アルミニウム、インジウムおよびガリ
ウムのうちの1つ以上とを組み合わせて使用することに
よって、チャンネルが半導体本体の平面に沿って位置す
るか或いはゲート電極を含む溝の側壁に沿って位置する
かに関係なく、MCTの高濃度にドープされたP型エミ
ッタ領域に低濃度にドープされたチャンネル部分が形成
される利点がある。また、これらの改良された動作特性
は高濃度にドープされたエミッタ領域のMOSLきい値
を調節するようにカウンタードーピングを使用すること
によってMCTで得ることができる。高濃度にドープさ
れたエミッタ領域をカウンタードープまたは低濃度にド
ープされたチャンネルとともに有する利点は、MOSタ
ーンオフ構造がN型エミッタ領域内に設けられたP+ソ
ース領域を含んでいる相補型のMCTにも同様に適用す
ることができる。
本発明は横型(ラテラル)装置にも同様に適用できる。
分野に専門知識を有する者にとって多くの変更および変
形を行うことができるものである。
全ての変更および変形は特許請求の範囲に含まれるもの
である。
視図である。 第2図は従来の溝形ゲート型の縦型FETを示す斜視図
である。 第3図は本発明による表面ゲー1・型の縦型FET構造
を示す斜視図である。 第4図は本発明による溝形ゲート型の縦型FETを示す
斜視図である。 第5図は従来の表面ゲート型の縦型IGBT構造示す斜
視図である。 第6図は従来の溝形ゲート型の縦型IGBTを示す斜視
図である。 第7図は本発明による表面ゲート型の縦型IGBTを示
す斜視図である。 第8図は本発明による溝形ゲート型の縦型IGETを示
す斜視図である。 第9図は従来の表面ゲート型の縦型MCT構造を示す斜
視図である。 第10図は溝形ゲート型の縦型MCT構造を示す斜視図
である。 第11図は本発明による表面ゲート型の縦型MCTを示
す斜視図である。 第12図は本発明による満形ゲート型のMCT構造を示
す斜視図である。 18・・・ドレイン領域、20・・・ドリフト領域、2
2・・・P一本体領域延長部、24・・・P十本体領域
、26・・・N+ソース領域、42・・・絶縁ゲート電
極、46・・・ソース電極、48・・・ドレイン電極。
Claims (1)
- 【特許請求の範囲】 1、P型本体領域、N型ソース領域、N型ドレイン領域
、および前記P型本体領域上に設けられ、前記のソース
領域およびドレイン領域の間に延在するチャンネルの導
電率を制御する絶縁ゲート電極を有し、前記絶縁ゲート
電極が前記P型本体領域に隣接して設けられているシリ
コン酸化物層を含んでいるシリコンMOSFETにおい
て、前記本体領域中のP型ドーパントはインジウム、ア
ルミニウムおよびガリウムのうちの1つ以上を有し、そ
の濃度が前記酸化物層に隣接する部分よりも前記酸化物
層から離れた部分において高くなっており、これにより
前記チャンネル中の正味のP型ドーパント濃度が前記チ
ャンネルから離れた部分よりも低くなっているシリコン
MOSFET。 2、当該MOSFETは前記P型領域に隣接したシリコ
ン半導体材料の本体内へ延在している溝を含み、前記絶
縁ゲート電極が前記溝の側壁に隣接して前記溝内に配設
されている請求項1記載のシリコンMOSFET。 3、当該MOSFETは第1および第2の主電極を有し
、前記第1の主電極は前記ソースおよび本体領域にオー
ミック接触して前記半導体本体の第1の主面上に配設さ
れ、かつ前記第2の主電極は前記半導体本体の反対側の
第2の主面上に配設されて、主装置電流が前記第1およ
び第2の主電極間で前記半導体本体を通って垂直に流れ
るようになっている請求項2記載のシリコンMOSFE
T。 4、前記本体領域のドーパントはホウ素を含んでいる請
求項1記載のシリコンMOSFET。 5、前記ホウ素のドーパントの濃度は所望のチャンネル
しきい値電圧を設定するように選択されている請求項4
記載のシリコンMOSFET。 6、P型のベースおよびコレクタ領域、N型のエミッタ
およびドリフト領域、ならびに前記P型ベース領域上に
配設された前記のエミッタおよびドリフト領域の間に延
在するチャンネルの導電率を制御する絶縁ゲート電極を
有し、前記絶縁ゲート電極が前記P型ベース領域に隣接
して配設されている酸化物層を含んでいるシリコンIG
BTにおいて、 前記ベース領域中のP型ドーパントはインジウム、アル
ミニウムおよびガリウムのうちの1つ以上を有し、その
濃度が前記酸化物層に隣接する部分よりも前記酸化物層
から離れた部分において高くなっており、これにより正
味のP型ドーパント濃度が前記酸化物層から離れた部分
よりも前記酸化物層に近接した部分において低くなって
いるシリコンIGBT。 7、当該IGBTは前記P型ベース領域に隣接するシリ
コン半導体材料の本体内へ延在する溝を有し、前記絶縁
ゲート電極が前記溝の側壁に隣接して前記溝内に配設さ
れている請求項6記載のシリコンIGBT。 8、当該IGBTは第1および第2の主電極を有し、前
記第1の主電極は前記エミッタおよびベース領域とオー
ミック接触して前記半導体本体の第1の主面上に配設さ
れ、かつ前記第2の主電極は前記半導体本体の反対側の
第2の主面上に配設されて、主装置電流が前記第1およ
び第2の主電極間の前記半導体本体を通って垂直に流れ
るようになっている請求項7記載のシリコンIGBT。 9、前記ベース領域のドーパントはホウ素を含んでいる
請求項6記載のシリコンIGBT。 10、前記ホウ素のドーパントの濃度は所望のチャンネ
ルしきい値電圧を設定するように選択されている請求項
9記載のシリコンIGBT。 11、順次直列に配設された、交互に導電型が異なるシ
リコン材料からなる第1ないし第5の領域であって、そ
のうちの第1、第3および第5の領域が一方の導電型で
あり、かつ第2および第4の領域が反対の導電型である
当該第1ないし第5の領域と、 前記第4の領域上に配設されて、前記第3および第5の
領域間に延在する絶縁ゲート電極であって、前記第4の
領域に隣接して配設されている酸化物層を含んでいる当
該絶縁ゲート電極と、前記第1の領域とオーミック接触
して配設されている第1の主電極と、 前記第4および第5の領域とオーミック接触して配設さ
れている第2の主電極とを有し、 前記第4の領域中のドーパントは前記酸化物層から離れ
ている前記第4の領域のうちの部分中よりも前記酸化物
層の近傍において濃度が実質的に低くなっている反対の
導電型のドーパントを有しているMOS制御型サイリス
タ。 12、当該サイリスタは前記第5および第4の領域を通
って半導体材料中を前記第3の領域の中まで延在してい
る溝構造部を含んでおり、前記絶縁ゲート電極が、前記
溝の側壁まで延在している前記第4の領域の部分に隣接
して配置されている請求項11記載のサイリスタ。 13、前記第4の領域中の前記ドーパントはインジウム
、アルミニウムおよびガリウムのうちの1つ以上を有す
る請求項11記載のサイリスタ。 14、前記第4の領域中の前記ドーパントはホウ素を含
んでいる請求項13記載のサイリスタ。 15、前記ホウ素のドーパントの濃度は前記ゲート電極
に隣接した前記第4の領域内のチャンネルに対して所望
のしきい値電圧を設定するように選択されている請求項
14記載のサイリスタ。 16、順次直列に配設された、交互に異なる導電型のシ
リコン材料からなる第1ないし第5の領域であって、そ
のうちの第1、第3および第5の領域が一方の導電型で
あり、かつ第2および第5の領域が反対の導電型である
当該第1ないし第5の領域と、 前記第4の領域上に配設されて、前記第3および第5の
領域間に延在する絶縁ゲート電極であって、前記第5の
領域に隣接して配設されている酸化物層を含んでいる当
該絶縁ゲート電極と、前記第1の領域にオーミック接触
して配設されている第1の主電極と、 前記第4および第5の領域とオーミック接触して配設さ
れている第2の主電極とを有し、 前記第4の領域は前記ゲート電極に隣接した表面部分を
有し、該表面部分は前記第4の領域の残りの部分よりも
低い反対の導電型のドーピングレベルを有しているMO
S制御型サイリスタ。 17、前記第4の領域のチャンネル部分が一方の導電型
のドーパントでカウンタードープされている請求項16
記載のMOS制御型サイリスタ。 18、前記反対の導電型がP型であり、前記第4の領域
中の反対の導電型のドーパントは2つの異なるP型ドー
パントを有し、該2つのP型ドーパントの一方は前記第
4領域の前記チャンネル部分における濃度が前記第4領
域のその他の部分における濃度よりも実質的に低くなっ
ている請求項16記載のMOS制御型サイリスタ。 19、前記P型ドーパントはホウ素と、インジウム、ア
ルミニウムおよびガリウムからなるグループから選択さ
れた1つ以上のドーパントとを有する請求項18記載の
MOS制御型サイリスタ。 20、N型領域と、 該N型領域に隣接して配設され、該N型領域とPN接合
部を形成しているP型領域とを有し、前記P型領域はホ
ウ素と、インジウム、アルミニウムおよびガリウムのう
ちの1つ以上との組合わせからなるドーパントでドープ
されている半導体装置。 21、前記P型領域のドーパントはホウ素およびインジ
ウムである請求項20記載の半導体装置。 22、前記P型領域のドーパントはホウ素およびインジ
ウムである請求項20記載の素子。 23、前記P型領域のドーパントはホウ素およびガリウ
ムである請求項20記載の素子。 24、P型領域と、 ホウ素と、インジウムおよびアルミニウムのうちの一方
または両者とからなるドーパントでドープされているP
型領域に隣接して配設された絶縁ゲート電極を含んでい
ることを特徴とする電界効果半導体装置。 25、その第1の表面まで延在するN型領域を有する半
導体を設け、 0.3未満の偏析係数で表面酸化物内に偏析するか或い
は半導体材料中よりも少なくとも2倍早く表面酸化物中
を拡散するP型ドーパントを有するP型本体領域を形成
し、 前記P型本体領域内にN型ソース領域を形成し、前記P
型本体領域に隣接してN型ドレイン領域を設け、 前記P型本体領域の表面上に酸化物層を成長させ、 前記本体領域のチャンネル部分の電子に対する導電率を
制御するように前記ソース領域に隣接する部分から前記
ドレイン領域に隣接する部分まで延在するゲート電極を
前記酸化物上に設け、前記ドレイン領域にオーミック接
触して第1の主電極を設けると共に、前記ソースおよび
本体領域にオーミック接触して第2の主電極を設ける各
工程を有するMOSFETの製造方法。 26、一方の導電型の第1、第3および第5の領域と、
前記第1および第3の領域の間ならびに第3および第5
の領域の間にそれぞれ配設されている反対の導電型の第
2および第4の領域と、前記第4の領域上に配設されて
、前記第3の領域と整列する部分から前記第5の領域と
整列する部分まで延在している絶縁ゲート電極とを有す
るMCTの製造方法であって、 反対導電型のドーパントで前記第4の領域全体を高濃度
にドープし、 前記絶縁ゲート電極のしきい値電圧を低くするために、
前記ゲート電極と整合した前記第4の領域の表面部分を
一方の導電型のドーパントでカウンタードープする、各
工程を含む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US37517789A | 1989-07-03 | 1989-07-03 | |
US375,177 | 1989-07-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0352266A true JPH0352266A (ja) | 1991-03-06 |
JP3188443B2 JP3188443B2 (ja) | 2001-07-16 |
Family
ID=23479807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11191790A Expired - Lifetime JP3188443B2 (ja) | 1989-07-03 | 1990-05-01 | 動作特性を改善したfet、igbtおよびmct構造、およびその製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6656774B1 (ja) |
EP (1) | EP0407011B1 (ja) |
JP (1) | JP3188443B2 (ja) |
KR (1) | KR910003836A (ja) |
CA (1) | CA2013349C (ja) |
DE (1) | DE69028161T2 (ja) |
TW (1) | TW399774U (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6310407B1 (en) | 1998-07-13 | 2001-10-30 | Nec Corporation | Passenger detecting system and air bag system using the same |
JP2006086414A (ja) * | 2004-09-17 | 2006-03-30 | Fuji Electric Holdings Co Ltd | 逆阻止型絶縁ゲート形半導体装置およびその製造方法 |
JP2006159339A (ja) * | 2004-12-06 | 2006-06-22 | Kanazawa Univ | 鋼の切削方法及び切削装置 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4210071A1 (de) * | 1992-03-27 | 1993-09-30 | Asea Brown Boveri | MOS-gesteuerter Thyristor MCT |
JPH06163907A (ja) * | 1992-11-20 | 1994-06-10 | Hitachi Ltd | 電圧駆動型半導体装置 |
EP0689238B1 (en) * | 1994-06-23 | 2002-02-20 | STMicroelectronics S.r.l. | MOS-technology power device manufacturing process |
US5817546A (en) * | 1994-06-23 | 1998-10-06 | Stmicroelectronics S.R.L. | Process of making a MOS-technology power device |
DE19522161C2 (de) * | 1995-06-19 | 1998-12-24 | Siemens Ag | MOS-Halbleiterbauelement mit verbesserten Durchlaßeigenschaften |
GB2321337B (en) * | 1997-01-21 | 2001-11-07 | Plessey Semiconductors Ltd | Improvements in or relating to semiconductor devices |
JP3618517B2 (ja) * | 1997-06-18 | 2005-02-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
DE19908809B4 (de) * | 1999-03-01 | 2007-02-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung |
EP1047133A1 (en) * | 1999-04-23 | 2000-10-25 | STMicroelectronics S.r.l. | Method for producing devices for control circuits integrated in power devices |
JP2007095997A (ja) * | 2005-09-29 | 2007-04-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JPWO2009157299A1 (ja) * | 2008-06-26 | 2011-12-08 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
JP2014060362A (ja) * | 2012-09-19 | 2014-04-03 | Toshiba Corp | 半導体装置 |
JP2016111677A (ja) * | 2014-09-26 | 2016-06-20 | 株式会社半導体エネルギー研究所 | 半導体装置、無線センサ、及び電子機器 |
US10334196B2 (en) | 2016-01-25 | 2019-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3065115A (en) * | 1959-12-29 | 1962-11-20 | Texas Instruments Inc | Method for fabricating transistors having desired current-transfer ratios |
JPS5242164A (en) * | 1975-09-30 | 1977-04-01 | Denken:Kk | Method of detecting number of parked cars |
US4242691A (en) | 1978-09-18 | 1980-12-30 | Mitsubishi Denki Kabushiki Kaisha | MOS Semiconductor device |
FR2458907A1 (fr) * | 1979-06-12 | 1981-01-02 | Thomson Csf | Transistor a effet de champ a tension de seuil ajustable |
IT1133869B (it) * | 1979-10-30 | 1986-07-24 | Rca Corp | Dispositivo mosfet |
DE2945324A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten |
US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
FR2487583A1 (fr) * | 1980-07-25 | 1982-01-29 | Thomson Csf | Procede de fabrication d'un transistor a effet de champ a rainure |
JPS583288A (ja) * | 1981-06-30 | 1983-01-10 | Toshiba Corp | 二重拡散型mos半導体装置の製造方法 |
JPS5833870A (ja) | 1981-08-24 | 1983-02-28 | Hitachi Ltd | 半導体装置 |
JPS59149057A (ja) * | 1983-02-15 | 1984-08-25 | Nissan Motor Co Ltd | 縦型mosトランジスタ |
GB2150753B (en) * | 1983-11-30 | 1987-04-01 | Toshiba Kk | Semiconductor device |
JPS60186068A (ja) * | 1985-01-31 | 1985-09-21 | Hitachi Ltd | 絶縁ゲート電界効果トランジスタ |
US4684413A (en) * | 1985-10-07 | 1987-08-04 | Rca Corporation | Method for increasing the switching speed of a semiconductor device by neutron irradiation |
US4779123A (en) * | 1985-12-13 | 1988-10-18 | Siliconix Incorporated | Insulated gate transistor array |
JPH0693512B2 (ja) * | 1986-06-17 | 1994-11-16 | 日産自動車株式会社 | 縦形mosfet |
US4746964A (en) * | 1986-08-28 | 1988-05-24 | Fairchild Semiconductor Corporation | Modification of properties of p-type dopants with other p-type dopants |
JPS63133677A (ja) * | 1986-11-26 | 1988-06-06 | Matsushita Electronics Corp | 電界効果型半導体装置 |
US4775879A (en) * | 1987-03-18 | 1988-10-04 | Motorola Inc. | FET structure arrangement having low on resistance |
US4811065A (en) * | 1987-06-11 | 1989-03-07 | Siliconix Incorporated | Power DMOS transistor with high speed body diode |
-
1990
- 1990-03-14 TW TW085207879U patent/TW399774U/zh not_active IP Right Cessation
- 1990-03-29 CA CA002013349A patent/CA2013349C/en not_active Expired - Fee Related
- 1990-05-01 DE DE69028161T patent/DE69028161T2/de not_active Expired - Fee Related
- 1990-05-01 JP JP11191790A patent/JP3188443B2/ja not_active Expired - Lifetime
- 1990-05-01 EP EP90304708A patent/EP0407011B1/en not_active Expired - Lifetime
- 1990-05-03 KR KR1019900006228A patent/KR910003836A/ko not_active Application Discontinuation
-
1994
- 1994-09-22 US US08/310,041 patent/US6656774B1/en not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6310407B1 (en) | 1998-07-13 | 2001-10-30 | Nec Corporation | Passenger detecting system and air bag system using the same |
US6404074B2 (en) | 1998-07-13 | 2002-06-11 | Nec Corporation | Passenger detecting system and air bag system using the same |
JP2006086414A (ja) * | 2004-09-17 | 2006-03-30 | Fuji Electric Holdings Co Ltd | 逆阻止型絶縁ゲート形半導体装置およびその製造方法 |
JP2006159339A (ja) * | 2004-12-06 | 2006-06-22 | Kanazawa Univ | 鋼の切削方法及び切削装置 |
JP4552010B2 (ja) * | 2004-12-06 | 2010-09-29 | 国立大学法人金沢大学 | 鋼の切削方法及び切削装置 |
Also Published As
Publication number | Publication date |
---|---|
CA2013349C (en) | 2001-01-30 |
JP3188443B2 (ja) | 2001-07-16 |
CA2013349A1 (en) | 1991-01-03 |
EP0407011B1 (en) | 1996-08-21 |
US6656774B1 (en) | 2003-12-02 |
DE69028161D1 (de) | 1996-09-26 |
DE69028161T2 (de) | 1997-01-16 |
EP0407011A3 (en) | 1991-03-13 |
KR910003836A (ko) | 1991-02-28 |
TW399774U (en) | 2000-07-21 |
EP0407011A2 (en) | 1991-01-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6441408B2 (en) | Power semiconductor component for high reverse voltages | |
US7932583B2 (en) | Reduced free-charge carrier lifetime device | |
JPH0352266A (ja) | 動作特性を改善したfet、igbtおよびmct構造、およびその製造方法 | |
EP0837508A2 (en) | Semiconductor device and electric power conversion apparatus therewith | |
JP2663679B2 (ja) | 伝導度変調型mosfet | |
US5893736A (en) | Methods of forming insulated gate semiconductor devices having spaced epitaxial JFET regions therein | |
US7250639B1 (en) | Insulated gate bipolar transistor | |
US20210028279A1 (en) | Cell layouts for mos-gated devices for improved forward voltage | |
KR100880231B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
JP2000509916A (ja) | 電界効果により制御可能の半導体デバイス | |
KR0163875B1 (ko) | 반도체장치 및 그 제조방법 | |
CN113517332A (zh) | 基于圆柱型超结区的复杂超结半导体器件及其制备方法 | |
JPH08340101A (ja) | 横型半導体装置およびその製造方法 | |
EP0199293B1 (en) | Insulated gate semiconductor device | |
CN115084229A (zh) | P+屏蔽层自钳位沟槽型碳化硅igbt器件及其制备方法 | |
CN113838914A (zh) | 具有分离栅结构的ret igbt器件结构及制作方法 | |
KR0149705B1 (ko) | 절연게이트 바이폴라 트랜지스터의 구조 및 그 제조방법 | |
US5223732A (en) | Insulated gate semiconductor device with reduced based-to-source electrode short | |
JPH0529628A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
US20180006120A1 (en) | Insulated gate turn-off device with hole injector for faster turn off | |
CN112071894A (zh) | 一种vdmos器件及其制备方法 | |
KR20000013509A (ko) | 다층 버퍼 구조를 갖는 절연게이트 바이폴라 트랜지스터 및 그제조방법 | |
Chow et al. | Counterdoping of MOS channel (CDC)-a new technique of improving suppression of latching in insulated gate bipolar transistors | |
US6727527B1 (en) | Reverse blocking IGBT | |
US20040061170A1 (en) | Reverse blocking IGBT |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term |