JPH06318682A - 集積回路 - Google Patents

集積回路

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JPH06318682A
JPH06318682A JP6006698A JP669894A JPH06318682A JP H06318682 A JPH06318682 A JP H06318682A JP 6006698 A JP6006698 A JP 6006698A JP 669894 A JP669894 A JP 669894A JP H06318682 A JPH06318682 A JP H06318682A
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layer
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substrate
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JP6006698A
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Lee Kuo-Fa
リー クオ−フア
Chen-Hua Douglas Yu
ダグラス ユー チェン−フア
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American Telephone and Telegraph Co Inc
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Abstract

(57)【要約】 【目的】 本発明においては、特にＳＲＡＭアプリケー
ションにおいてソース及びドレインへのコンタクト形成
の適用性を持つ半導体製造の方法が開示される。 【構成】 誘電体（例えば、１２７）及びこの上に横た
わるポリシリコン導体（例えば、１３１）が形成及びパ
ターン化され、こうして半導体基板（例えば、１２３）
が露出される。ケイ化物層（例えば、１３２）が堆積さ
れ、これによってポリシリコン層（例えば、１３１）と
基板（例えば、１２３）が接触される。酸化物ハードマ
スクを使用してのケイ化物層（例えば、１３２）のその
後のパターン化によって、基板（例えば、１２３）内へ
の溝侵害（trenching ）の危険性なしにポリシリコン層
（例えば、１３１）と基板との間の電気的コンタクトが
提供される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には半導体集積回
路を製造するための方法、より詳細には、ソース或はド
レインへのコンタクトを形成する方法に関する。
【０００２】
【従来の技術】電解効果形トランジスタを使用する半導
体集積回路の製造においては、しばしば、ソース或はド
レイン領域への電気的コンタクトを形成することが必要
となる。ソース或はドレイン領域へのコンタクトを形成
するための様々な技法及び構造が考案されている。
【０００３】静的ランダムアクセスメモリ（Static Ran
dom Access Memories 、ＳＲＡＭ）の設計においては、
通常、アクセストランジスタのソース／ドレインをプル
ダウントランジスタのゲートに接続することが必要とな
る。例えば、図１において、参照番号１１及び１３によ
って表わされる接合は、例えば、プルダウントランジス
タ１５のゲートがアクセストランジスタ１９のソース／
ドレインに接続され、或はプルダウントランジスタ１７
のゲートがアクセストランジスタ２１のソース／ドレイ
ンに接続されるようなケースを提供する。
【０００４】従来のＳＲＡＭの製造においては、接続
（１１或は１５）の一つがいわゆる“ポリ−１（poly-
1）”レベルの所で形成される。つまり、対応するプル
ダウントランジスタのゲートを形成するポリシリコンが
アクセストランジスタのソース／ドレイン領域の上にパ
ターン化され、これによって、直接コンタクトが形成さ
れる。他方のアクセス／プルダウントランジスタ接続
は、通常、集積回路のより高いレベルの所（つまり、お
そらくは、“ポリ−２”レベル或はそれより高いレベル
の所）で形成される。
【０００５】図２−５はポリシリコンゲートがソース／
ドレインの上に直接にパターン化されたときに発生する
問題を図解する。図２において、参照番号２３は、典型
的には、シリコン、エピタキシャル成長されたシリコ
ン、ドープされたシリコンとされる基板を表わす。一般
的には、基板（substrate ）という用語は、その上にそ
の後他の物質（material）が形成される物質或は層を意
味する。参照番号２５はアクセストランジスタ、例え
ば、図１のトランジスタ１９或は２１のソース或はドレ
インを構成する接合領域を表わす。参照番号２７は、典
型的には、二酸化ケイ素或はシリコンオキシニトライド
（silicon oxynitride）である誘電体層を表わす。層２
７が二酸化ケイ素である場合は、これは、典型的には、
約１００Åの厚さを持つ。図３において示されるよう
に、層２７が接合２５の表面２９を露出することによっ
てパターン化される。図４において示されるように、ポ
リシリコン層３１は接合２５の露出された表面２９をカ
バーするように堆積される。ポリシリコン層３１はフォ
トレジストを使用してパターン化されることが要求され
る。フォトレジスト３３がその後ポリシリコン層３１の
上に堆積され、パターン化される。フォトレジスト３３
のエッジ３５がパターン化された誘電体２７のエッジ３
７の直上に（或は図４に示されるように左に）来ること
が要求される。
【０００６】フォトレジスト３３のエッジ３５が少し整
合の誤差を持つような場合は（及び、図４に示されるよ
うに、誘電体２７のエッジ３７の幾分右に来る場合、つ
まり、エッジ３５が誘電体２７のエッジ３７によって定
義される開口上に横たわる場合は）、ポリシリコン層３
１のその後のエッチング剤（etchant species ）への露
出は基板２３の接合２５への溝侵害（trenching ）の原
因と成る。この溝侵害は接合の電気的特性に障害を与
え、最悪のケースにおいては、接合２５を完全に貫通す
る。こうして、図４及び５を調べることによって、レジ
スト３３のパターン化されたエッジ３５が誘電体２７の
パターン化されたエッジ３７と平行になるように、或は
この左に来るように位置された場合（つまり、エッジ３
５が層２７上に横たわる場合）、その後のエッチングは
誘電体２７上で止まり、接合２５を損傷することはな
い。ただし、パターン化されたエッジ３５或はフォトレ
ジスト３３が誘電体２７のパターン化されたエッジ３７
の右に来る場合は、図５に示される溝（trench）３９が
与えられる。
【０００７】
【発明が解決しようとする課題】上の溝侵害の問題が本
発明によって克服される。
【０００８】
【課題を解決するための手段】本発明による方法は：パ
ターン化された誘電体を基板上に形成するステップを含
み、このパターン化された誘電体が基板の一部分を露出
し；この方法はさらにパターン化された誘電体の上にパ
ターン化された第一の導体を形成するステップを含み、
この第一の導体は基板と接触せず；この方法はさらに第
一のパターン化された導体上に第二の導体層を形成する
ステップ；第二の導体上に物質層を形成するステップ；
物質層をパターン化し、これによって物質層のエッジを
形成し、第二の導体の一部分を露出するステップ；及び
第二の導体の露出された部分をエッチングするステップ
を含む。一例として、第一の導体はポリ１導体とされ、
これが基板と接触しないようにパターン化される。第二
の導体はケイ化物であり、ポリ１導体と基板とを接続す
る機能を持つ。
【０００９】
【実施例】図６において、参照番号１２３は、典型的に
は、シリコン、エピタキシャル成長されたシリコン、或
はドープされたシリコンであり得る基板を表わす。ドー
プされた領域１２５は、例えば、拡散或はイオン注入に
よって形成することができる。別の方法として、ドープ
された領域１２５はプロセスの後の段階においてその後
形成されたケイ化物層からドーパントを追い出すことに
よって形成することもできる。視覚化の便宜上、ドープ
された領域１２５が本発明のプロセスの初期の段階で示
される。層１２７は、典型的には、約１００Åの厚さを
持つ二酸化ケイ素、或は場合によってはシリコンオキシ
ニトライド（silicon oxynitride）の誘電層である。層
１３１は好ましくはポリシリコンのような導体であり、
典型的には、約１０００Åの厚さを持つ。一例として、
層１２７及び１３１は半導体集積回路製造の初期の段階
において形成される。層１２７及び１３１の両方は、こ
の集積回路の他の部分においてはそれぞれゲート酸化物
（gate oxide）及びゲート導体（gate conductor）を構
成する。
【００１０】図７に移り、層１２７及び１３１は基板１
２３の表面１２９を露出することによってパターン化さ
れる。層１３１と表面１２９との間にパターン化された
電気接続を製造することが要求される。
【００１１】図８において、耐熱性金属ケイ化物（refr
actory metal silicide ）、例えば、ケイ化タングステ
ン（tungsten silicide ）１３２、及び誘電体１３４、
例えば、プラズマ強化された（plasma-enhanced ）ＴＥ
ＯＳ或はＢＰＴＥＯＳが堆積される。必要であれば、層
１３４の形成の前（或は後に）ケイ化物１３２、おそら
くはイオン注入によってドープされる。焼きなまし（an
neal）がケイ化物層１３２から基板１２３内にドーパン
トを追い出し、こうして接合領域１２５を形成するため
に遂行される（この接合領域１２５が図６に概念上の便
宜のために示される）。
【００１２】層１３２及び１３４をこれら誘電体のパタ
ーン化されたエッジが誘電体１３１及び１２７のエッジ
と（或はこの左に）同一線上に整合されるようにパター
ン化することが望まれる。つまり、図９において、フォ
トレジスト１３５が堆積され、糸状にされた（spunの）
後、フォトレジスト１３５がパターン化されエッジ１３
６が形成される。理想的には、エッジ１３６はそれぞれ
層１３１及び１２７のエッジと同一線上に整合される。
エッジ１３６がエッジ１３７と同一線上に整合されるべ
きであるときは、図１０に示されるように、層１３４が
ハードマスク（hard mask ）を生成するためにエッチン
グされ、その後、層１３２がこのハードマスクの助けを
かりて、層１３１及び１２７のエッジ１３７と正確に隣
接するパターン化されたエッジ１３９を持つパターン化
された導体１３８を形成するためにエッチングされる。
【００１３】図９に移り、不幸にして、整合公差のため
に、フォトレジスト１３５をエッジ１３６が層１３１及
び１２７のエッジ１３７と正確に直線上に整合されるよ
うにパターン化することはいつでも可能であるとはいえ
ない。ある場合は、エッジ１３６がエッジ１３７の左側
に来；またある場合はエッジ１３６がエッジ１３７の右
側に置かれる。図９においては、エッジ１３６はエッジ
１３７の上に横たわるように示され、これは基板１２３
上の開口（opening ）を定義する。
【００１４】図１１及び１２はフォトレジスト１３５の
エッジ１３６が、整合公差の誤りのために、エッジ１３
７の左に置かれた場合を示す。換言すれば、フォトレジ
スト１３５のパターン化されたエッジ１３６は基板１２
３上のエッジ１３７によって生成される開口の上に横た
わらない。
【００１５】図１１及び１２においては、レジスト１３
５のパターン化の後に、異方性エッチングが遂行され、
こうして図１２に示される構成が形成される。ポリシリ
コン層１３１がケイ化物層１３２及び誘電層１３４と共
にエッチングされることに注意する。必要であれば、誘
電層１３４を除去するためのその後の処理が遂行され
る。（図１１からの続きとしての）エッチングのもう一
つの方法は、誘電層１３４内にハードマスクをエッチン
グし、次に、ハードマスク技法を使用して、下側の層１
３２及び１３１をエッチングする方法である。
【００１６】図９−１０及び１１−１２に示される状況
（つまり、フォトレジストマスクのエッジが層１２７及
び１３１によって定義される開口のエッジの外側に来る
或はこれと一致する状況）においては、図２−５に示さ
れるようなより従来的な処理技法が採用された場合でも
問題は発生しないことが分かる。ただし、フォトレジス
ト１３４の定義エッジ（defining edge ）１３６が層１
２７及び１３１のエッジ１３７によって定義される開口
の上に横たわるような場合は、図２−５に示されるよう
な技法の使用は溝侵害（trenching ）の危険性を排除す
ることができない。ただし、本出願人による発明の手順
は、整合の誤差があまり大きくない場合は、溝侵害を回
避することを助ける。
【００１７】図１３においては、フォトレジスト１３４
のエッジ１３６がエッジ１３７の少し内側にあることが
分かる。つまり、エッジはエッジ１３７によって定義さ
れる基板上の開口の上に横たわる。図１３においては、
エッジ１３６はケイ化物層１３２の垂直側壁１５０の上
に横たわる。
【００１８】層１３４及び１３２のエッチングが完了し
た後に、図１４に示されるような構成が得られる。図１
４を調べることによって、ケイ化物層１３４の側壁部分
１５０は（図５に示されるケースとは異なって）溝侵害
に対して保護された基板１２３を持つことが分かる。層
１３４及び１３２のエッチングはケイ化物１３４内にポ
リシリコン層１３１の上側表面１５３とおおむね平行の
平坦な表面１５１を生成する。
【００１９】図１５においては、図面の最も左の部分の
所のポリシリコン層１３１の部分を除去するため、及び
誘電体１３４を除去するためにさらにエッチングが遂行
される。ここでも、図１５を調べることによって、側壁
１５０の存在が基板の溝侵害を阻止することが分かる。
【００２０】図１３−１５に示されるよりも少し大きな
整合の誤差も耐えられる。図１６、１７、及び１８は幾
分大きな整合誤差の一例を示す。
【００２１】図１６においては、レジスト１３５のエッ
ジ１３６はエッジ１３７の内側に置かれる。さらに、レ
ジスト１３５のエッジ１３６はケイ化層１３２のエッジ
１５０の内側に来る。図１７において、層１３４及び１
３２がハードマスク技法を使用して、或はこれなしにエ
ッチングされる。最後に、図１８において、ポリシリコ
ン層１３１の露出された部分が除去され、酸化物層１２
７が残される。ケイ化物層１３２はポリシリコン層１３
１の除去の際にエッチングされることに注意する。（図
１６に戻り）、フォトレジスト１３５のエッジ１３６が
右側にあまりにも離れて置かれた場合は、つまり、エッ
ジ１３７によって定義される開口の内側からあまりにも
離れて置かれた場合は、最終的に形成される図１８に示
される構造内に、フィレット（fillet；細長いひも）１
５３に隣接する先端１５１が基板に接触し、最悪の場合
は、これを貫通する幾らかの危険性が存在する。
【図面の簡単な説明】
【図１】典型的なＳＲＡＭを図解する回路図である。
【図２】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
【図３】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
【図４】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
【図】半導体製造プロセスにおいて固有の問題を図解す
る断面図である。
【図６】本発明の一例としての実施例を理解するために
有効な断面図である。
【図７】本発明の一例としての実施例を理解するために
有効な断面図である。
【図８】本発明の一例としての実施例を理解するために
有効な断面図である。
【図９】本発明の一例としての実施例を理解するために
有効な断面図である。
【図１０】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１１】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１２】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１３】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１４】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１５】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１６】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１７】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１８】本発明の一例としての実施例を理解するため
に有効な断面図である。
【符号の説明】 １２３ 半導体基板 １２７ 誘電体 １３１ ポリシリコン導体 １３２ ケイ化物層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】典型的なＳＲＡＭを図解する回路図である。
【図２】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
【図３】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
【図４】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
【図５】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
【図６】本発明の一例としての実施例を理解するために
有効な断面図である。
【図７】本発明の一例としての実施例を理解するために
有効な断面図である。
【図８】本発明の一例としての実施例を理解するために
有効な断面図である。
【図９】本発明の一例としての実施例を理解するために
有効な断面図である。
【図１０】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１１】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１２】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１３】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１４】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１５】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１６】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１７】本発明の一例としての実施例を理解するため
に有効な断面図である。
【図１８】本発明の一例としての実施例を理解するため
に有効な断面図である。
【符号の説明】 １２３ 半導体基板 １２７ 誘電体 １３１ ポリシリコン導体 １３２ ケイ化物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クオ−フア リー アメリカ合衆国 18106 ペンシルヴァニ ア，ウェスコスヴィル，カントリー クラ ブ ロード 1308 (72)発明者 チェン−フア ダグラス ユー アメリカ合衆国 18103 ペンシルヴァニ ア，アレンタウン，ヒルヴュー ドライヴ 1019

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路を製造するための方法で
    あって、この方法が：基板（例えば、１２３）上にパタ
    ーン化された誘電体（例えば、１２７）を形成するステ
    ップを含み、このパターン化された誘電体が前記の基板
    （例えば、１２３）の一部分（例えば、１２５）を露出
    し；この方法がさらに前記のパターン化された誘電体
    （例えば、１２７）上にパターン化された第一の導体
    （例えば、１３１）を形成するステップを含み、このパ
    ターン化された第一の導体（例えば、１３１）が前記の
    基板（例えば、１２３）と接触せず；この方法がさらに
    前記のパターン化された第一の導体（例えば、１３１）
    上に第二の導体層（例えば、１３２）を形成するステッ
    プ；前記の第二の導体（例えば、１３２）上に物質層
    （例えば、１３４）を形成するステップ；前記の物質層
    （例えば、１３４）をパターン化し、これによってこの
    物質層のエッジ（例えば１３９）を形成し、また前記の
    第二の導体層（例えば、１３２）の一部分を露出するス
    テップ；及び前記の第二の導体（例えば、１３２）の層
    の露出された部分をエッチングするステップを含むこと
    を特徴とする方法。
  2. 【請求項２】 前記の第一の導体がポリシリコンである
    ことを特徴とする請求項１の方法。
  3. 【請求項３】 前記の第二の導体（例えば、１３２）が
    耐熱性金属ケイ化物であることを特徴とする請求項１の
    方法。
  4. 【請求項４】 前記の耐熱性金属ケイ化物がケイ化タン
    グステンであることを特徴とする請求項３の方法。
  5. 【請求項５】 前記の物質層（例えば、１３４）が二酸
    化ケイ素であることを特徴とする請求項１の方法。
  6. 【請求項６】 前記の二酸化ケイ素がＴＥＯＳから形成
    されることを特徴とする請求項５の方法。
  7. 【請求項７】 前記の物質層をパターン化するステップ
    が前記の基板の前に露出された部分の上に横たわるエッ
    ジを形成することを特徴とする請求項１の方法。
  8. 【請求項８】 前記の第二の導体（例えば、１３２）が
    柔順性であり、前記の基板の前に露出された部分の実質
    的に全体をカバーする第一の厚さ及び第二の厚さを持
    ち、前記の第二の厚さが前記の第一の厚さよりも大き
    く、前記のパターン化された誘電体及び前記のパターン
    化された第一の導体（例えば、１３１）に隣接し、前記
    の材料層の前記のエッジが前記の第二の導体の前記の第
    二の厚さを持つ部分の上に横たわることを特徴とする請
    求項７の方法。
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