JPH06318682A - 集積回路 - Google Patents
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- JPH06318682A JPH06318682A JP6006698A JP669894A JPH06318682A JP H06318682 A JPH06318682 A JP H06318682A JP 6006698 A JP6006698 A JP 6006698A JP 669894 A JP669894 A JP 669894A JP H06318682 A JPH06318682 A JP H06318682A
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- 239000004020 conductor Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 18
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 239000003870 refractory metal Substances 0.000 claims description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012800 visualization Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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Abstract
(57)【要約】
【目的】 本発明においては、特にSRAMアプリケー
ションにおいてソース及びドレインへのコンタクト形成
の適用性を持つ半導体製造の方法が開示される。 【構成】 誘電体(例えば、127)及びこの上に横た
わるポリシリコン導体(例えば、131)が形成及びパ
ターン化され、こうして半導体基板(例えば、123)
が露出される。ケイ化物層(例えば、132)が堆積さ
れ、これによってポリシリコン層(例えば、131)と
基板(例えば、123)が接触される。酸化物ハードマ
スクを使用してのケイ化物層(例えば、132)のその
後のパターン化によって、基板(例えば、123)内へ
の溝侵害(trenching )の危険性なしにポリシリコン層
(例えば、131)と基板との間の電気的コンタクトが
提供される。
ションにおいてソース及びドレインへのコンタクト形成
の適用性を持つ半導体製造の方法が開示される。 【構成】 誘電体(例えば、127)及びこの上に横た
わるポリシリコン導体(例えば、131)が形成及びパ
ターン化され、こうして半導体基板(例えば、123)
が露出される。ケイ化物層(例えば、132)が堆積さ
れ、これによってポリシリコン層(例えば、131)と
基板(例えば、123)が接触される。酸化物ハードマ
スクを使用してのケイ化物層(例えば、132)のその
後のパターン化によって、基板(例えば、123)内へ
の溝侵害(trenching )の危険性なしにポリシリコン層
(例えば、131)と基板との間の電気的コンタクトが
提供される。
Description
【0001】
【産業上の利用分野】本発明は一般的には半導体集積回
路を製造するための方法、より詳細には、ソース或はド
レインへのコンタクトを形成する方法に関する。
路を製造するための方法、より詳細には、ソース或はド
レインへのコンタクトを形成する方法に関する。
【0002】
【従来の技術】電解効果形トランジスタを使用する半導
体集積回路の製造においては、しばしば、ソース或はド
レイン領域への電気的コンタクトを形成することが必要
となる。ソース或はドレイン領域へのコンタクトを形成
するための様々な技法及び構造が考案されている。
体集積回路の製造においては、しばしば、ソース或はド
レイン領域への電気的コンタクトを形成することが必要
となる。ソース或はドレイン領域へのコンタクトを形成
するための様々な技法及び構造が考案されている。
【0003】静的ランダムアクセスメモリ(Static Ran
dom Access Memories 、SRAM)の設計においては、
通常、アクセストランジスタのソース/ドレインをプル
ダウントランジスタのゲートに接続することが必要とな
る。例えば、図1において、参照番号11及び13によ
って表わされる接合は、例えば、プルダウントランジス
タ15のゲートがアクセストランジスタ19のソース/
ドレインに接続され、或はプルダウントランジスタ17
のゲートがアクセストランジスタ21のソース/ドレイ
ンに接続されるようなケースを提供する。
dom Access Memories 、SRAM)の設計においては、
通常、アクセストランジスタのソース/ドレインをプル
ダウントランジスタのゲートに接続することが必要とな
る。例えば、図1において、参照番号11及び13によ
って表わされる接合は、例えば、プルダウントランジス
タ15のゲートがアクセストランジスタ19のソース/
ドレインに接続され、或はプルダウントランジスタ17
のゲートがアクセストランジスタ21のソース/ドレイ
ンに接続されるようなケースを提供する。
【0004】従来のSRAMの製造においては、接続
(11或は15)の一つがいわゆる“ポリ−1(poly-
1)”レベルの所で形成される。つまり、対応するプル
ダウントランジスタのゲートを形成するポリシリコンが
アクセストランジスタのソース/ドレイン領域の上にパ
ターン化され、これによって、直接コンタクトが形成さ
れる。他方のアクセス/プルダウントランジスタ接続
は、通常、集積回路のより高いレベルの所(つまり、お
そらくは、“ポリ−2”レベル或はそれより高いレベル
の所)で形成される。
(11或は15)の一つがいわゆる“ポリ−1(poly-
1)”レベルの所で形成される。つまり、対応するプル
ダウントランジスタのゲートを形成するポリシリコンが
アクセストランジスタのソース/ドレイン領域の上にパ
ターン化され、これによって、直接コンタクトが形成さ
れる。他方のアクセス/プルダウントランジスタ接続
は、通常、集積回路のより高いレベルの所(つまり、お
そらくは、“ポリ−2”レベル或はそれより高いレベル
の所)で形成される。
【0005】図2−5はポリシリコンゲートがソース/
ドレインの上に直接にパターン化されたときに発生する
問題を図解する。図2において、参照番号23は、典型
的には、シリコン、エピタキシャル成長されたシリコ
ン、ドープされたシリコンとされる基板を表わす。一般
的には、基板(substrate )という用語は、その上にそ
の後他の物質(material)が形成される物質或は層を意
味する。参照番号25はアクセストランジスタ、例え
ば、図1のトランジスタ19或は21のソース或はドレ
インを構成する接合領域を表わす。参照番号27は、典
型的には、二酸化ケイ素或はシリコンオキシニトライド
(silicon oxynitride)である誘電体層を表わす。層2
7が二酸化ケイ素である場合は、これは、典型的には、
約100Åの厚さを持つ。図3において示されるよう
に、層27が接合25の表面29を露出することによっ
てパターン化される。図4において示されるように、ポ
リシリコン層31は接合25の露出された表面29をカ
バーするように堆積される。ポリシリコン層31はフォ
トレジストを使用してパターン化されることが要求され
る。フォトレジスト33がその後ポリシリコン層31の
上に堆積され、パターン化される。フォトレジスト33
のエッジ35がパターン化された誘電体27のエッジ3
7の直上に(或は図4に示されるように左に)来ること
が要求される。
ドレインの上に直接にパターン化されたときに発生する
問題を図解する。図2において、参照番号23は、典型
的には、シリコン、エピタキシャル成長されたシリコ
ン、ドープされたシリコンとされる基板を表わす。一般
的には、基板(substrate )という用語は、その上にそ
の後他の物質(material)が形成される物質或は層を意
味する。参照番号25はアクセストランジスタ、例え
ば、図1のトランジスタ19或は21のソース或はドレ
インを構成する接合領域を表わす。参照番号27は、典
型的には、二酸化ケイ素或はシリコンオキシニトライド
(silicon oxynitride)である誘電体層を表わす。層2
7が二酸化ケイ素である場合は、これは、典型的には、
約100Åの厚さを持つ。図3において示されるよう
に、層27が接合25の表面29を露出することによっ
てパターン化される。図4において示されるように、ポ
リシリコン層31は接合25の露出された表面29をカ
バーするように堆積される。ポリシリコン層31はフォ
トレジストを使用してパターン化されることが要求され
る。フォトレジスト33がその後ポリシリコン層31の
上に堆積され、パターン化される。フォトレジスト33
のエッジ35がパターン化された誘電体27のエッジ3
7の直上に(或は図4に示されるように左に)来ること
が要求される。
【0006】フォトレジスト33のエッジ35が少し整
合の誤差を持つような場合は(及び、図4に示されるよ
うに、誘電体27のエッジ37の幾分右に来る場合、つ
まり、エッジ35が誘電体27のエッジ37によって定
義される開口上に横たわる場合は)、ポリシリコン層3
1のその後のエッチング剤(etchant species )への露
出は基板23の接合25への溝侵害(trenching )の原
因と成る。この溝侵害は接合の電気的特性に障害を与
え、最悪のケースにおいては、接合25を完全に貫通す
る。こうして、図4及び5を調べることによって、レジ
スト33のパターン化されたエッジ35が誘電体27の
パターン化されたエッジ37と平行になるように、或は
この左に来るように位置された場合(つまり、エッジ3
5が層27上に横たわる場合)、その後のエッチングは
誘電体27上で止まり、接合25を損傷することはな
い。ただし、パターン化されたエッジ35或はフォトレ
ジスト33が誘電体27のパターン化されたエッジ37
の右に来る場合は、図5に示される溝(trench)39が
与えられる。
合の誤差を持つような場合は(及び、図4に示されるよ
うに、誘電体27のエッジ37の幾分右に来る場合、つ
まり、エッジ35が誘電体27のエッジ37によって定
義される開口上に横たわる場合は)、ポリシリコン層3
1のその後のエッチング剤(etchant species )への露
出は基板23の接合25への溝侵害(trenching )の原
因と成る。この溝侵害は接合の電気的特性に障害を与
え、最悪のケースにおいては、接合25を完全に貫通す
る。こうして、図4及び5を調べることによって、レジ
スト33のパターン化されたエッジ35が誘電体27の
パターン化されたエッジ37と平行になるように、或は
この左に来るように位置された場合(つまり、エッジ3
5が層27上に横たわる場合)、その後のエッチングは
誘電体27上で止まり、接合25を損傷することはな
い。ただし、パターン化されたエッジ35或はフォトレ
ジスト33が誘電体27のパターン化されたエッジ37
の右に来る場合は、図5に示される溝(trench)39が
与えられる。
【0007】
【発明が解決しようとする課題】上の溝侵害の問題が本
発明によって克服される。
発明によって克服される。
【0008】
【課題を解決するための手段】本発明による方法は:パ
ターン化された誘電体を基板上に形成するステップを含
み、このパターン化された誘電体が基板の一部分を露出
し;この方法はさらにパターン化された誘電体の上にパ
ターン化された第一の導体を形成するステップを含み、
この第一の導体は基板と接触せず;この方法はさらに第
一のパターン化された導体上に第二の導体層を形成する
ステップ;第二の導体上に物質層を形成するステップ;
物質層をパターン化し、これによって物質層のエッジを
形成し、第二の導体の一部分を露出するステップ;及び
第二の導体の露出された部分をエッチングするステップ
を含む。一例として、第一の導体はポリ1導体とされ、
これが基板と接触しないようにパターン化される。第二
の導体はケイ化物であり、ポリ1導体と基板とを接続す
る機能を持つ。
ターン化された誘電体を基板上に形成するステップを含
み、このパターン化された誘電体が基板の一部分を露出
し;この方法はさらにパターン化された誘電体の上にパ
ターン化された第一の導体を形成するステップを含み、
この第一の導体は基板と接触せず;この方法はさらに第
一のパターン化された導体上に第二の導体層を形成する
ステップ;第二の導体上に物質層を形成するステップ;
物質層をパターン化し、これによって物質層のエッジを
形成し、第二の導体の一部分を露出するステップ;及び
第二の導体の露出された部分をエッチングするステップ
を含む。一例として、第一の導体はポリ1導体とされ、
これが基板と接触しないようにパターン化される。第二
の導体はケイ化物であり、ポリ1導体と基板とを接続す
る機能を持つ。
【0009】
【実施例】図6において、参照番号123は、典型的に
は、シリコン、エピタキシャル成長されたシリコン、或
はドープされたシリコンであり得る基板を表わす。ドー
プされた領域125は、例えば、拡散或はイオン注入に
よって形成することができる。別の方法として、ドープ
された領域125はプロセスの後の段階においてその後
形成されたケイ化物層からドーパントを追い出すことに
よって形成することもできる。視覚化の便宜上、ドープ
された領域125が本発明のプロセスの初期の段階で示
される。層127は、典型的には、約100Åの厚さを
持つ二酸化ケイ素、或は場合によってはシリコンオキシ
ニトライド(silicon oxynitride)の誘電層である。層
131は好ましくはポリシリコンのような導体であり、
典型的には、約1000Åの厚さを持つ。一例として、
層127及び131は半導体集積回路製造の初期の段階
において形成される。層127及び131の両方は、こ
の集積回路の他の部分においてはそれぞれゲート酸化物
(gate oxide)及びゲート導体(gate conductor)を構
成する。
は、シリコン、エピタキシャル成長されたシリコン、或
はドープされたシリコンであり得る基板を表わす。ドー
プされた領域125は、例えば、拡散或はイオン注入に
よって形成することができる。別の方法として、ドープ
された領域125はプロセスの後の段階においてその後
形成されたケイ化物層からドーパントを追い出すことに
よって形成することもできる。視覚化の便宜上、ドープ
された領域125が本発明のプロセスの初期の段階で示
される。層127は、典型的には、約100Åの厚さを
持つ二酸化ケイ素、或は場合によってはシリコンオキシ
ニトライド(silicon oxynitride)の誘電層である。層
131は好ましくはポリシリコンのような導体であり、
典型的には、約1000Åの厚さを持つ。一例として、
層127及び131は半導体集積回路製造の初期の段階
において形成される。層127及び131の両方は、こ
の集積回路の他の部分においてはそれぞれゲート酸化物
(gate oxide)及びゲート導体(gate conductor)を構
成する。
【0010】図7に移り、層127及び131は基板1
23の表面129を露出することによってパターン化さ
れる。層131と表面129との間にパターン化された
電気接続を製造することが要求される。
23の表面129を露出することによってパターン化さ
れる。層131と表面129との間にパターン化された
電気接続を製造することが要求される。
【0011】図8において、耐熱性金属ケイ化物(refr
actory metal silicide )、例えば、ケイ化タングステ
ン(tungsten silicide )132、及び誘電体134、
例えば、プラズマ強化された(plasma-enhanced )TE
OS或はBPTEOSが堆積される。必要であれば、層
134の形成の前(或は後に)ケイ化物132、おそら
くはイオン注入によってドープされる。焼きなまし(an
neal)がケイ化物層132から基板123内にドーパン
トを追い出し、こうして接合領域125を形成するため
に遂行される(この接合領域125が図6に概念上の便
宜のために示される)。
actory metal silicide )、例えば、ケイ化タングステ
ン(tungsten silicide )132、及び誘電体134、
例えば、プラズマ強化された(plasma-enhanced )TE
OS或はBPTEOSが堆積される。必要であれば、層
134の形成の前(或は後に)ケイ化物132、おそら
くはイオン注入によってドープされる。焼きなまし(an
neal)がケイ化物層132から基板123内にドーパン
トを追い出し、こうして接合領域125を形成するため
に遂行される(この接合領域125が図6に概念上の便
宜のために示される)。
【0012】層132及び134をこれら誘電体のパタ
ーン化されたエッジが誘電体131及び127のエッジ
と(或はこの左に)同一線上に整合されるようにパター
ン化することが望まれる。つまり、図9において、フォ
トレジスト135が堆積され、糸状にされた(spunの)
後、フォトレジスト135がパターン化されエッジ13
6が形成される。理想的には、エッジ136はそれぞれ
層131及び127のエッジと同一線上に整合される。
エッジ136がエッジ137と同一線上に整合されるべ
きであるときは、図10に示されるように、層134が
ハードマスク(hard mask )を生成するためにエッチン
グされ、その後、層132がこのハードマスクの助けを
かりて、層131及び127のエッジ137と正確に隣
接するパターン化されたエッジ139を持つパターン化
された導体138を形成するためにエッチングされる。
ーン化されたエッジが誘電体131及び127のエッジ
と(或はこの左に)同一線上に整合されるようにパター
ン化することが望まれる。つまり、図9において、フォ
トレジスト135が堆積され、糸状にされた(spunの)
後、フォトレジスト135がパターン化されエッジ13
6が形成される。理想的には、エッジ136はそれぞれ
層131及び127のエッジと同一線上に整合される。
エッジ136がエッジ137と同一線上に整合されるべ
きであるときは、図10に示されるように、層134が
ハードマスク(hard mask )を生成するためにエッチン
グされ、その後、層132がこのハードマスクの助けを
かりて、層131及び127のエッジ137と正確に隣
接するパターン化されたエッジ139を持つパターン化
された導体138を形成するためにエッチングされる。
【0013】図9に移り、不幸にして、整合公差のため
に、フォトレジスト135をエッジ136が層131及
び127のエッジ137と正確に直線上に整合されるよ
うにパターン化することはいつでも可能であるとはいえ
ない。ある場合は、エッジ136がエッジ137の左側
に来;またある場合はエッジ136がエッジ137の右
側に置かれる。図9においては、エッジ136はエッジ
137の上に横たわるように示され、これは基板123
上の開口(opening )を定義する。
に、フォトレジスト135をエッジ136が層131及
び127のエッジ137と正確に直線上に整合されるよ
うにパターン化することはいつでも可能であるとはいえ
ない。ある場合は、エッジ136がエッジ137の左側
に来;またある場合はエッジ136がエッジ137の右
側に置かれる。図9においては、エッジ136はエッジ
137の上に横たわるように示され、これは基板123
上の開口(opening )を定義する。
【0014】図11及び12はフォトレジスト135の
エッジ136が、整合公差の誤りのために、エッジ13
7の左に置かれた場合を示す。換言すれば、フォトレジ
スト135のパターン化されたエッジ136は基板12
3上のエッジ137によって生成される開口の上に横た
わらない。
エッジ136が、整合公差の誤りのために、エッジ13
7の左に置かれた場合を示す。換言すれば、フォトレジ
スト135のパターン化されたエッジ136は基板12
3上のエッジ137によって生成される開口の上に横た
わらない。
【0015】図11及び12においては、レジスト13
5のパターン化の後に、異方性エッチングが遂行され、
こうして図12に示される構成が形成される。ポリシリ
コン層131がケイ化物層132及び誘電層134と共
にエッチングされることに注意する。必要であれば、誘
電層134を除去するためのその後の処理が遂行され
る。(図11からの続きとしての)エッチングのもう一
つの方法は、誘電層134内にハードマスクをエッチン
グし、次に、ハードマスク技法を使用して、下側の層1
32及び131をエッチングする方法である。
5のパターン化の後に、異方性エッチングが遂行され、
こうして図12に示される構成が形成される。ポリシリ
コン層131がケイ化物層132及び誘電層134と共
にエッチングされることに注意する。必要であれば、誘
電層134を除去するためのその後の処理が遂行され
る。(図11からの続きとしての)エッチングのもう一
つの方法は、誘電層134内にハードマスクをエッチン
グし、次に、ハードマスク技法を使用して、下側の層1
32及び131をエッチングする方法である。
【0016】図9−10及び11−12に示される状況
(つまり、フォトレジストマスクのエッジが層127及
び131によって定義される開口のエッジの外側に来る
或はこれと一致する状況)においては、図2−5に示さ
れるようなより従来的な処理技法が採用された場合でも
問題は発生しないことが分かる。ただし、フォトレジス
ト134の定義エッジ(defining edge )136が層1
27及び131のエッジ137によって定義される開口
の上に横たわるような場合は、図2−5に示されるよう
な技法の使用は溝侵害(trenching )の危険性を排除す
ることができない。ただし、本出願人による発明の手順
は、整合の誤差があまり大きくない場合は、溝侵害を回
避することを助ける。
(つまり、フォトレジストマスクのエッジが層127及
び131によって定義される開口のエッジの外側に来る
或はこれと一致する状況)においては、図2−5に示さ
れるようなより従来的な処理技法が採用された場合でも
問題は発生しないことが分かる。ただし、フォトレジス
ト134の定義エッジ(defining edge )136が層1
27及び131のエッジ137によって定義される開口
の上に横たわるような場合は、図2−5に示されるよう
な技法の使用は溝侵害(trenching )の危険性を排除す
ることができない。ただし、本出願人による発明の手順
は、整合の誤差があまり大きくない場合は、溝侵害を回
避することを助ける。
【0017】図13においては、フォトレジスト134
のエッジ136がエッジ137の少し内側にあることが
分かる。つまり、エッジはエッジ137によって定義さ
れる基板上の開口の上に横たわる。図13においては、
エッジ136はケイ化物層132の垂直側壁150の上
に横たわる。
のエッジ136がエッジ137の少し内側にあることが
分かる。つまり、エッジはエッジ137によって定義さ
れる基板上の開口の上に横たわる。図13においては、
エッジ136はケイ化物層132の垂直側壁150の上
に横たわる。
【0018】層134及び132のエッチングが完了し
た後に、図14に示されるような構成が得られる。図1
4を調べることによって、ケイ化物層134の側壁部分
150は(図5に示されるケースとは異なって)溝侵害
に対して保護された基板123を持つことが分かる。層
134及び132のエッチングはケイ化物134内にポ
リシリコン層131の上側表面153とおおむね平行の
平坦な表面151を生成する。
た後に、図14に示されるような構成が得られる。図1
4を調べることによって、ケイ化物層134の側壁部分
150は(図5に示されるケースとは異なって)溝侵害
に対して保護された基板123を持つことが分かる。層
134及び132のエッチングはケイ化物134内にポ
リシリコン層131の上側表面153とおおむね平行の
平坦な表面151を生成する。
【0019】図15においては、図面の最も左の部分の
所のポリシリコン層131の部分を除去するため、及び
誘電体134を除去するためにさらにエッチングが遂行
される。ここでも、図15を調べることによって、側壁
150の存在が基板の溝侵害を阻止することが分かる。
所のポリシリコン層131の部分を除去するため、及び
誘電体134を除去するためにさらにエッチングが遂行
される。ここでも、図15を調べることによって、側壁
150の存在が基板の溝侵害を阻止することが分かる。
【0020】図13−15に示されるよりも少し大きな
整合の誤差も耐えられる。図16、17、及び18は幾
分大きな整合誤差の一例を示す。
整合の誤差も耐えられる。図16、17、及び18は幾
分大きな整合誤差の一例を示す。
【0021】図16においては、レジスト135のエッ
ジ136はエッジ137の内側に置かれる。さらに、レ
ジスト135のエッジ136はケイ化層132のエッジ
150の内側に来る。図17において、層134及び1
32がハードマスク技法を使用して、或はこれなしにエ
ッチングされる。最後に、図18において、ポリシリコ
ン層131の露出された部分が除去され、酸化物層12
7が残される。ケイ化物層132はポリシリコン層13
1の除去の際にエッチングされることに注意する。(図
16に戻り)、フォトレジスト135のエッジ136が
右側にあまりにも離れて置かれた場合は、つまり、エッ
ジ137によって定義される開口の内側からあまりにも
離れて置かれた場合は、最終的に形成される図18に示
される構造内に、フィレット(fillet;細長いひも)1
53に隣接する先端151が基板に接触し、最悪の場合
は、これを貫通する幾らかの危険性が存在する。
ジ136はエッジ137の内側に置かれる。さらに、レ
ジスト135のエッジ136はケイ化層132のエッジ
150の内側に来る。図17において、層134及び1
32がハードマスク技法を使用して、或はこれなしにエ
ッチングされる。最後に、図18において、ポリシリコ
ン層131の露出された部分が除去され、酸化物層12
7が残される。ケイ化物層132はポリシリコン層13
1の除去の際にエッチングされることに注意する。(図
16に戻り)、フォトレジスト135のエッジ136が
右側にあまりにも離れて置かれた場合は、つまり、エッ
ジ137によって定義される開口の内側からあまりにも
離れて置かれた場合は、最終的に形成される図18に示
される構造内に、フィレット(fillet;細長いひも)1
53に隣接する先端151が基板に接触し、最悪の場合
は、これを貫通する幾らかの危険性が存在する。
【図1】典型的なSRAMを図解する回路図である。
【図2】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
する断面図である。
【図3】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
する断面図である。
【図4】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
する断面図である。
【図】半導体製造プロセスにおいて固有の問題を図解す
る断面図である。
る断面図である。
【図6】本発明の一例としての実施例を理解するために
有効な断面図である。
有効な断面図である。
【図7】本発明の一例としての実施例を理解するために
有効な断面図である。
有効な断面図である。
【図8】本発明の一例としての実施例を理解するために
有効な断面図である。
有効な断面図である。
【図9】本発明の一例としての実施例を理解するために
有効な断面図である。
有効な断面図である。
【図10】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図11】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図12】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図13】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図14】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図15】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図16】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図17】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図18】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【符号の説明】 123 半導体基板 127 誘電体 131 ポリシリコン導体 132 ケイ化物層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成6年6月17日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図1】典型的なSRAMを図解する回路図である。
【図2】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
する断面図である。
【図3】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
する断面図である。
【図4】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
する断面図である。
【図5】半導体製造プロセスにおいて固有の問題を図解
する断面図である。
する断面図である。
【図6】本発明の一例としての実施例を理解するために
有効な断面図である。
有効な断面図である。
【図7】本発明の一例としての実施例を理解するために
有効な断面図である。
有効な断面図である。
【図8】本発明の一例としての実施例を理解するために
有効な断面図である。
有効な断面図である。
【図9】本発明の一例としての実施例を理解するために
有効な断面図である。
有効な断面図である。
【図10】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図11】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図12】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図13】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図14】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図15】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図16】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図17】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【図18】本発明の一例としての実施例を理解するため
に有効な断面図である。
に有効な断面図である。
【符号の説明】 123 半導体基板 127 誘電体 131 ポリシリコン導体 132 ケイ化物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クオ−フア リー アメリカ合衆国 18106 ペンシルヴァニ ア,ウェスコスヴィル,カントリー クラ ブ ロード 1308 (72)発明者 チェン−フア ダグラス ユー アメリカ合衆国 18103 ペンシルヴァニ ア,アレンタウン,ヒルヴュー ドライヴ 1019
Claims (8)
- 【請求項1】 半導体集積回路を製造するための方法で
あって、この方法が:基板(例えば、123)上にパタ
ーン化された誘電体(例えば、127)を形成するステ
ップを含み、このパターン化された誘電体が前記の基板
(例えば、123)の一部分(例えば、125)を露出
し;この方法がさらに前記のパターン化された誘電体
(例えば、127)上にパターン化された第一の導体
(例えば、131)を形成するステップを含み、このパ
ターン化された第一の導体(例えば、131)が前記の
基板(例えば、123)と接触せず;この方法がさらに
前記のパターン化された第一の導体(例えば、131)
上に第二の導体層(例えば、132)を形成するステッ
プ;前記の第二の導体(例えば、132)上に物質層
(例えば、134)を形成するステップ;前記の物質層
(例えば、134)をパターン化し、これによってこの
物質層のエッジ(例えば139)を形成し、また前記の
第二の導体層(例えば、132)の一部分を露出するス
テップ;及び前記の第二の導体(例えば、132)の層
の露出された部分をエッチングするステップを含むこと
を特徴とする方法。 - 【請求項2】 前記の第一の導体がポリシリコンである
ことを特徴とする請求項1の方法。 - 【請求項3】 前記の第二の導体(例えば、132)が
耐熱性金属ケイ化物であることを特徴とする請求項1の
方法。 - 【請求項4】 前記の耐熱性金属ケイ化物がケイ化タン
グステンであることを特徴とする請求項3の方法。 - 【請求項5】 前記の物質層(例えば、134)が二酸
化ケイ素であることを特徴とする請求項1の方法。 - 【請求項6】 前記の二酸化ケイ素がTEOSから形成
されることを特徴とする請求項5の方法。 - 【請求項7】 前記の物質層をパターン化するステップ
が前記の基板の前に露出された部分の上に横たわるエッ
ジを形成することを特徴とする請求項1の方法。 - 【請求項8】 前記の第二の導体(例えば、132)が
柔順性であり、前記の基板の前に露出された部分の実質
的に全体をカバーする第一の厚さ及び第二の厚さを持
ち、前記の第二の厚さが前記の第一の厚さよりも大き
く、前記のパターン化された誘電体及び前記のパターン
化された第一の導体(例えば、131)に隣接し、前記
の材料層の前記のエッジが前記の第二の導体の前記の第
二の厚さを持つ部分の上に横たわることを特徴とする請
求項7の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US98721393A | 1993-01-26 | 1993-01-26 | |
US987213 | 1993-01-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06318682A true JPH06318682A (ja) | 1994-11-15 |
Family
ID=25533110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6006698A Pending JPH06318682A (ja) | 1993-01-26 | 1994-01-26 | 集積回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5654240A (ja) |
EP (1) | EP0609014B1 (ja) |
JP (1) | JPH06318682A (ja) |
KR (1) | KR100311059B1 (ja) |
DE (1) | DE69413861T2 (ja) |
ES (1) | ES2122158T3 (ja) |
TW (1) | TW230266B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5843815A (en) * | 1997-01-15 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a MOSFET device, for an SRAM cell, using a self-aligned ion implanted halo region |
US6043129A (en) * | 1997-06-09 | 2000-03-28 | Integrated Device Technology, Inc. | High density MOSFET with raised source and drain regions |
US6063676A (en) * | 1997-06-09 | 2000-05-16 | Integrated Device Technology, Inc. | Mosfet with raised source and drain regions |
US6562724B1 (en) * | 1997-06-09 | 2003-05-13 | Texas Instruments Incorporated | Self-aligned stack formation |
US5949143A (en) * | 1998-01-22 | 1999-09-07 | Advanced Micro Devices, Inc. | Semiconductor interconnect structure with air gap for reducing intralayer capacitance in metal layers in damascene metalization process |
US6103455A (en) * | 1998-05-07 | 2000-08-15 | Taiwan Semiconductor Manufacturing Company | Method to form a recess free deep contact |
US6117754A (en) * | 1998-05-11 | 2000-09-12 | Texas Instruments - Acer Incorporated | Trench free process for SRAM with buried contact structure |
US6007733A (en) * | 1998-05-29 | 1999-12-28 | Taiwan Semiconductor Manufacturing Company | Hard masking method for forming oxygen containing plasma etchable layer |
US6019906A (en) * | 1998-05-29 | 2000-02-01 | Taiwan Semiconductor Manufacturing Company | Hard masking method for forming patterned oxygen containing plasma etchable layer |
US6492276B1 (en) | 1998-05-29 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Hard masking method for forming residue free oxygen containing plasma etched layer |
US6165898A (en) * | 1998-10-23 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method without etch stop layer |
US6429124B1 (en) | 1999-04-14 | 2002-08-06 | Micron Technology, Inc. | Local interconnect structures for integrated circuits and methods for making the same |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4288256A (en) * | 1977-12-23 | 1981-09-08 | International Business Machines Corporation | Method of making FET containing stacked gates |
NL186352C (nl) * | 1980-08-27 | 1990-11-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
EP0192093B1 (en) * | 1985-01-30 | 1990-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US4994402A (en) * | 1987-06-26 | 1991-02-19 | Hewlett-Packard Company | Method of fabricating a coplanar, self-aligned contact structure in a semiconductor device |
KR900008868B1 (ko) * | 1987-09-30 | 1990-12-11 | 삼성전자 주식회사 | 저항성 접촉을 갖는 반도체 장치의 제조방법 |
US5210048A (en) * | 1988-10-19 | 1993-05-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with offset transistor and method for manufacturing the same |
US5110753A (en) * | 1988-11-10 | 1992-05-05 | Texas Instruments Incorporated | Cross-point contact-free floating-gate memory array with silicided buried bitlines |
US5162262A (en) * | 1989-03-14 | 1992-11-10 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device and manufactured method thereof |
US4978637A (en) * | 1989-05-31 | 1990-12-18 | Sgs-Thomson Microelectronics, Inc. | Local interconnect process for integrated circuits |
US5151387A (en) * | 1990-04-30 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Polycrystalline silicon contact structure |
JPH04179239A (ja) * | 1990-11-14 | 1992-06-25 | Sony Corp | 半導体装置の製造方法 |
US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
FR2677481B1 (fr) * | 1991-06-07 | 1993-08-20 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire non volatile et cellule de memoire obtenue. |
US5149665A (en) * | 1991-07-10 | 1992-09-22 | Micron Technology, Inc. | Conductive source line for high density programmable read-only memory applications |
US5270240A (en) * | 1991-07-10 | 1993-12-14 | Micron Semiconductor, Inc. | Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines |
KR940010315B1 (ko) * | 1991-10-10 | 1994-10-22 | 금성 일렉트론 주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
US5246883A (en) * | 1992-02-06 | 1993-09-21 | Sgs-Thomson Microelectronics, Inc. | Semiconductor contact via structure and method |
-
1993
- 1993-12-06 TW TW082110302A patent/TW230266B/zh not_active IP Right Cessation
-
1994
- 1994-01-19 EP EP94300406A patent/EP0609014B1/en not_active Expired - Lifetime
- 1994-01-19 ES ES94300406T patent/ES2122158T3/es not_active Expired - Lifetime
- 1994-01-19 DE DE69413861T patent/DE69413861T2/de not_active Expired - Fee Related
- 1994-01-25 KR KR1019940001235A patent/KR100311059B1/ko not_active IP Right Cessation
- 1994-01-26 JP JP6006698A patent/JPH06318682A/ja active Pending
-
1996
- 1996-04-12 US US08/635,226 patent/US5654240A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0609014B1 (en) | 1998-10-14 |
KR100311059B1 (ko) | 2001-12-15 |
EP0609014A3 (en) | 1995-01-04 |
ES2122158T3 (es) | 1998-12-16 |
TW230266B (ja) | 1994-09-11 |
EP0609014A2 (en) | 1994-08-03 |
DE69413861D1 (de) | 1998-11-19 |
US5654240A (en) | 1997-08-05 |
DE69413861T2 (de) | 1999-04-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030106 |