JPH04179239A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、特に、いわ
ゆるベリッドコンタクト（ｂｕｒｉｅｄ　ｃｏｎｔａａ
ｔ）を用いる半導体装置の製造方法に関するものである
。

〔発明の概要〕

この発明は、半導体装置の製造方法において、その表面
に素子間分離用絶縁膜及びゲート絶縁膜が選択的に形成
され、素子間分離用絶縁膜とゲート絶縁膜との間にベリ
ッドコンタクト部が形成された半導体基板上に第１の導
体膜を形成し、ベリッドコンタクト部の第１の導体膜を
少なくとも除去し、ベリソドコンタクト部の半導体基板
に斜めイオン注入を行い、第２の導体膜を形成し、第１
の導体膜及び第２の導体膜をパターニングすることによ
りゲート絶縁膜の端部と重なるゲート電極を形成するこ
とによって、拡散層の接合深さが浅くなっても、ベリッ
ドコンタクト部の半導体基板中に形成される拡散層とこ
れに隣接する部分の半導体基板中に形成されるトランジ
スタの拡散層との間の導通を良好とすることができるよ
うにしたものである。

〔従来の技術〕

ベリッドコンタクトは、例えばＭＯＳスクティノクＲＡ
Ｍにおいて、ゲート電極を半導体基板中に形成された拡
散層にコンタクトさせる場合に用いられている。従来、
多結晶シリコン（Ｓｉ　）膜により形成されるゲート電
極のベリッドコンタクトをとる場合に、ベリッドコンタ
クト用のコンタクトホール形成部以外の部分のゲート酸
化膜の表面をあらかしめ多結晶Ｓｉ膜で覆っておくこと
により、ベリッドコンタクト用のコンタクトホール部の
基板表面に形成される自然酸化膜を除去するためのライ
トエツチング時にゲート酸化膜がエンチングされるのを
防止する技術が知られている（特開昭６２−３７９６７
号公報）。

上記特開昭６２−３７９６７号公報に開示されたベリッ
ドコンタクト技術を、ゲート電極材料としてポリサイド
を用いる場合について詳細に述べると次の通りである。

すなわち、第２図Ａに示すように、まずｐ型Ｓｉ基板１
０１の表面にフィールド酸化膜１０２及びゲート酸化膜
１０３を形成した後、全面に一層目の多結晶Ｓｉ膜１０
４を形成し、この多結晶Ｓｉ膜１０４に例えばリン（Ｐ
）のような不純物をドープして低抵抗化する。この後、
ヘリラドコンタク１−用のコンタクトホール部に対応す
る部分が開口したレジストパターン１０５をこの多結晶
Ｓｉ膜１０４上に形成する。

次に、このレジストパターン１０５をマスクとして多結
晶Ｓｉ膜１０４をエツチングして第２図Ｂに示す状態と
する。

次に、レジストパターン１０５を除去した後、第２図Ｃ
に示すように、エツチングによりパターニングされた一
層目の多結晶Ｓｉ膜１０４をマスクとしてゲート酸化膜
１０３をエツチングする。これによって、ベリッドコン
タクト用のコンタクトホールＣ′が形成される。次に、
全面に二層目の多結晶Ｓｉ膜１０６を形成し、この多結
晶Ｓｉ膜１０６に例えばＰのようなｎ型不純物をドープ
して低抵抗化した後、この多結晶Ｓ１膜１０６上にタン
グステンシリサイド（ＷＳＩＸ　）膜１０７を形成する
。

この後、このＷ　Ｓ　ｉＸ膜１０７上に、形成すべきデ
ー１−電極に対応した形状のレジストパターン１０８を
形成する。

次に、このレジストパターン１０８をマスクとしてＷ　
Ｓ　ｉ　Ｘ膜１０７及び多結晶Ｓｉ膜１０６．１０４を
順次エツチングした後、レジストパターン１０８を除去
する。これによって、第２図りに示すように、ポリサイ
ド構造のゲート電極０１　′、６２　′が形成される。

次に、熱処理を行うことにより、多結晶Ｓｉ膜１０６中
のＰのようなｎ型不純物を、この多結晶Ｓｉ膜１０６が
接する部分のｐ型Ｓｉ基板１０１中に拡散させる。これ
によって、第２図已に示すように、コンタクトホールＣ
′の部分のｐ型Ｓｉ基板１０１中に例えばｎ゛型の拡散
層１０９が形成される。

次に、ゲート電極６１　′、Ｇｚ”をマスクとしてρ型
Ｓｉ基板１０１中に例えばＰのようなｎ型不純物を低濃
度にイオン注入する。次に、全面に二酸化シリコン（Ｓ
ｉＯｚ）膜を形成した後、このＳｉＯ□膜を例えば反応
性イオンエツチング（ＲＩＥ）法により基板表面に対し
て垂直方向にエツチングして、ゲート電極Ｇ＋　　′、
Ｇ２　′の側壁にサイドウオールスペーサ１１０を形成
する。

次に、このサイドウオールスペーサ１１０及びゲート電
極Ｇ１　′、Ｇ２　′をマスクとしてｐ型Ｓｉ基板１０
１中に例えばヒ素（Ａｓ　）のようなｎ型不純物を高濃
度にイオン注入する。この後、注入不純物の電気的活性
化のための熱処理を行う。符号１１１．１１２はこのよ
うにしてｐ型Ｓｉ基板１０１中にゲート電極Ｇ２　′に
対して自己整合的に形成された、ソース領域またはドレ
イン領域として用いられるｎ゛型の拡散層を示す。これ
らの拡散層１１１．１１２には、サイドウオールスペー
サ１１０の下側の部分に例えばｎ−型の低不純物濃度部
１１１ａ、１１２ａが形成されている。

〔発明が解決しようとする課題］ 上述の第２図Ａ〜第２図Ｅに示す従来のへりノドコンタ
ク１〜技術は、次のような問題を有する。

すなわち、第２図Ｃに示すように、ヘリンドコンタクト
用のコンタクＩ・ホールＣ′の部分におりる多結晶Ｓｉ
膜の膜厚は、その他の部分におけるそれに比べて多結晶
Ｓｉ膜１０４の膜厚骨だけ小さい。

このため、ゲート電極０１　′、Ｇｚ”を形成するため
のエツチング時に、コンタクトポールＣ′の内部に露出
しているｐ型Ｓｉ基板１０１がエツチングされて、第２
図Ｌうに示すように溝１０１ａが形成される。さらに、
サイドウオールスペーサ１１０を形成するためのエツチ
ング時にもＰ型Ｓｉ基板１０１がエツチングされるため
、このサイドウオールスペーサ１．１．０にすく隣接す
る部分の溝１０１ａはより深くなる。

この結果、ベリッドコンタクト用のコンタクトホールＣ
′の部分の拡散層１０９と拡散層１１１との間の導通抵
抗が増加してしまう。特に、拡散層１１１．１１２及び
低不純物濃度部］１１ａ、１１２ａの接合深さが浅くな
ると、この導通抵抗の増加は非常に深刻なものとなる。

従って、この発明の目的は、拡散層の接合深さが浅くな
っても、ヘリラドコンタクＩ・部の半導体基板中に形成
される拡散層とこれに隣接する部分の半導体基板中に形
成されるトランジスタの拡散層との間の導通を良好とす
ることができる半導体装置の製造方法を提供することに
ある。

〔課題を解決するための手段］ 上記目的を達成するために、この発明は、半導体装置の
製造方法において、その表面に素子間分離用絶縁膜（２
）及びゲーＩ・絶縁膜（３）が選択的に形成され、素子
間分離用絶縁膜（２）とゲート絶縁膜（３）との間にベ
リッドコンタクト部が形成された半導体基板（１）上に
第１の導体膜（４）を形成し、ベリッドコンタクト部の
第１の導体膜（４）を少なくとも除去し、ベリッドコン
タクト部の半導体基板（１）に斜めイオン注入を行い、
第２の導体膜（６，７）を形成し、第１の導体膜（４）
及び第２の導体膜（６，７）をパターニングすることに
よりゲート絶縁膜（３）の端部と重なるケート電極（Ｇ
１）を形成するようにしている。

〔作用〕

上述のように構成されたこの発明の半導体装置の製造方
法によれば、第１の導体膜（４）及び第２の導体膜（６
，７）をパターニングすることによりゲート絶縁膜（３
）の端部と重なるゲート電極（Ｇ１）を形成するように
しているので、ベリッドコンタクト用のコンタクトホー
ル（Ｃ）の部分に半導体基板（１）が露出することがな
く、従って第１の導体膜（４）及び第２の導体膜（６，
７）のパターニングのためのエツチング時にへりノドコ
ンタクト用のコンタクトホール（Ｃ）の部分の半導体基
板（１）がエツチングされて溝が形成されるのを防止す
ることができる。

一方、上述のようにゲート電極（Ｇ（）がゲート絶縁膜
（３）の端部と重なる場合に問題となるのが、ベリソｌ
コンタクト用のコンタクトホール（Ｃ）の部分の半導体
基板（１）中に形成される拡散層（９）とこれに隣接す
る部分の半導体基板（１）中に形成されるトランジスタ
の拡散層（１３）との間の導通であるが、この導通は、
ベリッドコンタクト用のコンタクトホール（Ｃ）の部分
の半導体基板（１）に行われる斜めイオン注入により形
成される拡散層（１０）により、良好にとることができ
る。

以上により、拡散層の接合深さが浅くなっても、ベリッ
ドコンタクト部の半導体基板中に形成される拡散層とこ
れに隣接する部分の半導体基板中に形成されるトランジ
スタの拡散層との間の導通を良好とすることができる。

〔実施例〕

以下、この発明の一実施例について図面を参照しながら
説明する。

第１図Ａ〜第１図りはこの発明の一実施例によるＭＯ３
ＬＳＩの製造方法を示す。

この実施例においては、第１図Ａに示すように、まず例
えばｐ型Ｓｉ基板のような半導体基板１の表面に例えば
ＬＯＣＯ３法により５ｉ０２膜のようなフィールド絶縁
膜２を選択的に形成して素子間分離を行う。次に、フィ
ールド絶縁膜２で囲まれた活性領域の表面に熱酸化法に
より５ｉ０２膜のようなゲート絶縁膜３を形成する。次
に、ＣＶＤ法により全面に多結晶Ｓｉ膜４を形成した後
、この多結晶Ｓｉ膜４に例えばＰのような不純物を熱拡
散法やイオン注入法によりドープして低抵抗化する。次
に、この多結晶Ｓｉ膜膜上上、べりンドコンタクト用の
コンタクトホール部に対応する部分が開口した所定形状
のレジストパターン５をリソグラフィーにより形成した
後、このレジストパターン５をマスクとして例えばＲＩ
Ｅ法により基板表面に対して垂直方向に多結晶Ｓｉ膜４
をエツチングして、ベリッドコンタクト用のコンタクト
ホール部の多結晶Ｓｉ膜４を除去する。

次に、レジストパターン５を除去した後、エツチングに
よりパターニングされた多結晶Ｓｉ膜４をマスクとして
、例えばＰやＡｓのようなｎ型不純物を基板表面に対し
て所定角度傾斜した方向から半導体基板１中に斜めイオ
ン注入する。半導体基板１中に斜めイオン注入された不
純物を第１図Ｂにおいて「・」で示す。第１図Ｂに示す
ように、この斜めイオン注入により、後述のベリッドコ
ンタクト用のコンタクトホールＣの周囲の部分のゲート
絶縁膜３の下側の部分にも不純物がイオン注入される。

なお、この斜めイオン注入は、場合によってはレジスト
パターン５を形成したまま行うことも可能である。

次に、パターニングされた多結晶Ｓｉ膜４をマスクとし
てゲート絶縁膜３を例えばフッ化水素（ＨＦ）系エツチ
ング液を用いたウェットエツチング法によりエツチング
する。これによって、ベリッドコンタクト用のコンタク
トホールＣが形成される。次に、ＣＶＤ法により全面に
多結晶Ｓｉ膜６を形成し、この多結晶Ｓｉ膜６に例えば
Ｐのような不純物をドープして低抵抗化した後、この多
結晶Ｓｉ膜膜上上例えばスパッタ法やＣＶＤ法により例
えばＷ　Ｓ　ｉヶ膜のような高融点金属シリサイド膜７
を形成する。

次に、この高融点金属シリサイド膜７上にゲート電極形
成用のレジストパターン８をリソグラフィーにより形成
する。この場合、このレジストパターン８のうち、ベリ
ッドコンタクトをとる必要のある後述のゲート電極Ｇ１
を形成するためのエツチング時のマスクとなる部分は、
ベリッドコンタクト用のコンタクトホールＣを完全に覆
うように、換言すればコンタクトホールＣがこの部分の
内側にくるように形成されている。

このようなレジストパターン８を実際に形成するために
は、このレジストパターン８を形成するためのフジ１−
マスク上で、ゲート電極Ｇ１に対応する部分のパターン
が、コンタクトホールＣの周囲の多結晶Ｓｉ膜４と所定
幅ｌだけ重なるようにすればよい。このｌの数値例を挙
げると次の通りである。すなわち、今、コンタクトホー
ルＣとゲート電極Ｇ１との間の合わせずれ量を０．１μ
ｍ、フォトマスク上でのパターン寸法からの実際に形成
されたコンタクトホールＣの寸法の増加分を０．１μｍ
、フォトマスク上でのパターン寸法からの実際にパター
ニングされた多結晶Ｓｉ膜４の寸法の減少分を０．１μ
ｍとすると、この場合の合計の合わせずれ量は（０，１
”　＋０．１２＋０゜１２）　””　＝０．　１７　ｇ
ｍＴ：あるから、例えば２２０．２μｍとすればよい。

次に、このレジストパターン８をマスクとして高融点金
属シリサイド膜７及び多結晶Ｓｉ膜６，４を例えばＲＩ
Ｅ法により基板表面に対して垂直方向に順次エツチング
した後、レジストパターン８を除去する。これによって
、第１図Ｃに示すように、ポリサイド構造のゲート電極
Ｇ１、Ｇ２が形成される。このエツチング時には、上述
のようにレジストパターン８のうちのゲート電極Ｇ、に
対応する部分はコンタクトホールＣを完全に覆っており
、このコンタクトホールＣの部分に半導体基板１が露出
していないことから、このコンタクトホールＣの部分の
半導体基板１がエツチングされて溝が形成されるおそれ
がない。

次に、熱処理を行うことにより、多結晶Ｓｉ膜６中のＰ
のようなｎ型不純物を、この多結晶Ｓｉ膜６が接する部
分の半導体基板１中乙こ拡散させる。これによって、第
１図りに示すように、コンタクトボールＣの部分の半導
体基板１中に例えばｎ゛型の拡散層９が形成される。ま
た、これと同時に、ｍｌンタクトボールＣの部分の半導
体基板１中に先に斜めイオン注入されたｎ型不純物が拡
散して、例えばｎ“型の拡散層１０がこのコンタクトホ
ールＣの周囲のゲート絶縁膜３の下側に回り込んで形成
される。なお、この拡散層１０は、例えはｎ型あるいは
ｎ−型であってもよい。

次に、ゲート電極Ｇ、　、Ｇ２をマスクとして半導体基
板１中に例えばＰのようなｎ型不純物を低濃度にイオン
注入する。次に、全面にＳｉＣ２膜を形成した後、−こ
の５ｉＯ７膜を例えばＲＩＥ法により基板表面に対して
垂直方向乙こエツチングして、ゲート電極Ｇ、、Ｇ、の
側壁にサイドウオールスペーサ１１を形成する。この場
合、このザイドウスールスベーナ１１を形成するための
エツチング時には、コンタクトホールＣの部分の半導体
基板１は露出しでいないので、このエンチングによりサ
イドウオールスペーサ１１に隣接する部分の半導体基板
１かエツチングされるおそれはない。

次に、このサイドウオールスペーサ１１及びゲート電極
Ｇ、　、Ｇ２をマスクとして半導体基板１中に例えばＡ
ｓのようなｎ型不純物を高濃度にイオン注入する。この
後、注入不純物の電気的活性化のための熱処理を行う。

符号１２．１３ばこのようにして半導体基板１中にケー
ト電極Ｇ２に対して自己整合的に形成された、ソース領
域またはドレイン領域として用いられるｎ゛型の拡散層
を示す。これらの拡散層１２．１３には、サイドウオー
ルスペーサ１１の下側の部分に例えばｎ−型の低不純物
濃度部１２ａ、１３ａが形成されている。

以上のように、この実施例によれば、レジストパターン
８をマスクとして高融点金属シリサイド膜７及び多結晶
Ｓ１膜６．４をエツチングすることにより、ヘリソドコ
ンタクト用のコンタクトボールＣの周囲のケート絶縁膜
３の端部に重なったゲート電極Ｇ１をゲート電極Ｇ２と
ともに形成することができる。この場合、このエツチン
グ時には二１ンタクトホールＣの部分に半導体基板１が
露出しないので、このエツチング時やサイドウオールス
ペーサ１１を形成するためのエツチング時にこのコンタ
クトポールＣの部分の半導体基板１がエンチングされて
溝か形成されるのを防止することができる。これによっ
て、第１図りに示すように、コンタクトホールＣの部分
の半導体基板１中に形成される拡散層９とこれに隣接す
る部分の半導体基板１中に形成されるＭＯＳトランジス
タの拡散層１３とは、斜めイオン注入により形成された
拡散層１０や低不純物濃度部１，３ａにより導通を良好
にとることができる。そして、拡散層Ｉ２．１３・やそ
れらの低不純物濃度部１２ａ、１３ａの接合深さが浅く
なっても、この導通を良好にとることができる。

一方、すでに述べた従来のへリフトコンタクト技術は、
第２図ＴＥに示すように溝１０１ａが形成されることに
より、ケート電極Ｇｌ　′、Ｇ２　′上に形成される層
間絶縁膜（図示せず）のステンプカハレンシがこの溝１
０１ａの部分で悪化して、この層間絶縁膜上に形成され
る配線と下層配線とのショートが生じるおそれがある。

しかし、この実施例によれば、ヘリントコンタクト用の
コンタク１ホールＣの部分の半導体基板］は上述のよう
にエツチングされないので、このようなおそれはない。

ごの実施例による方法は、例えばＭＯＳスタティックＲ
ＡＭにおいてＩ・ライハトランジスタとしてのＭＯＳト
ランジスタのケート電極のへリットコンタクトをとる場
合に適用して好適なものである。

以上、この発明の実施例につき具体的に説明したが、ご
の発明は、上述の実施例に限定されるものではなく、こ
の発明の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施例においては、ＭＯＳトランジスタ
がＬ　Ｄ　Ｄ　（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａ
ｉｎ）構造を有する場合について説明したが、ＭＯ３ｈ
ランジスタは必すしもＬ　Ｄ　Ｄ構造を有する必要はな
い。

〔発明の効果〕

以上説明したように、この発明によれば、第１の導体膜
及び第２の導体膜をパターニングすることによりゲート
絶縁膜の端部と重なるゲート電極を形成するようにして
いるので、ベリッドコンタクト用のコンタクトホールの
部分に半導体基板が露出することがなく、従ってゲート
電極を形成するためのエツチング時にこのコンタクトホ
ールの部分の半導体基板がエツチングされて溝が形成さ
れるのを防止することができる。また、ベリッドコンタ
クト部の半導体基Ｆｉに斜めイオン注入を行うようにし
ているので、この斜めイオン注入により形成される拡散
層により、ベリッドコンタクト部の半導体基板中に形成
される拡散層とこれに隣接する部分の半導体基板中に形
成される拡散層との間の導通を良好にとることができる
。これによって、拡散層の接合深さが浅くなっても、ベ
リッドコンタクト部の半導体基板中に形成される拡散層
とこれに隣接する部分の半導体基板中に形成されるトラ
ンジスタの拡散層との間の導通を良好とすることができ
る。

【図面の簡単な説明】

第１図Ａ〜第１図りはこの発明の一実施例によるＭＯ３
ＬＳＩの製造方法を工程順に説明するための断面図、第
２図Ａ〜第２図Ｅはベリッドコンタクトを用いる従来の
ＭＯ８ＬＳＩの製造方法を工程順に説明するための断面
図である。 図面における主要な符号の説明 に半導体基板、　２：フィールド絶縁膜、３：ゲート絶
縁膜、　４．６：多結晶Ｓｉ膜、５．８ニレジストパタ
ーン、　　Ｃ：ベリッドコンタクト用のコンタクトホー
ル、　　７：高融点金属シリサイド膜、　Ｃ，、Ｃ２：
ゲート電極、９．１０．１２．１３：拡散層。 代理人　　　弁理士　杉　浦　正　知 ＾　　メーＮ ＋ｌ７−ｎ Ｕ］　＼丁　（Ｎ

Claims (1)

1. 【特許請求の範囲】 　その表面に素子間分離用絶縁膜及びゲート絶縁膜が選
   択的に形成され、上記素子間分離用絶縁膜と上記ゲート
   絶縁膜との間にベリッドコンタクト部が形成された半導
   体基板上に第１の導体膜を形成し、 上記ベリッドコンタクト部の上記第１の導体膜を少なく
   とも除去し、 上記ベリッドコンタクト部の上記半導体基板に斜めイオ
   ン注入を行い、 第２の導体膜を形成し、 上記第１の導体膜及び上記第２の導体膜をパターニング
   することにより上記ゲート絶縁膜の端部と重なるゲート
   電極を形成するようにした半導体装置の製造方法。