JPH04179239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04179239A JPH04179239A JP30750790A JP30750790A JPH04179239A JP H04179239 A JPH04179239 A JP H04179239A JP 30750790 A JP30750790 A JP 30750790A JP 30750790 A JP30750790 A JP 30750790A JP H04179239 A JPH04179239 A JP H04179239A
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Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特に、いわ
ゆるベリッドコンタクト(buried contaa
t)を用いる半導体装置の製造方法に関するものである
。
ゆるベリッドコンタクト(buried contaa
t)を用いる半導体装置の製造方法に関するものである
。
この発明は、半導体装置の製造方法において、その表面
に素子間分離用絶縁膜及びゲート絶縁膜が選択的に形成
され、素子間分離用絶縁膜とゲート絶縁膜との間にベリ
ッドコンタクト部が形成された半導体基板上に第1の導
体膜を形成し、ベリッドコンタクト部の第1の導体膜を
少なくとも除去し、ベリソドコンタクト部の半導体基板
に斜めイオン注入を行い、第2の導体膜を形成し、第1
の導体膜及び第2の導体膜をパターニングすることによ
りゲート絶縁膜の端部と重なるゲート電極を形成するこ
とによって、拡散層の接合深さが浅くなっても、ベリッ
ドコンタクト部の半導体基板中に形成される拡散層とこ
れに隣接する部分の半導体基板中に形成されるトランジ
スタの拡散層との間の導通を良好とすることができるよ
うにしたものである。
に素子間分離用絶縁膜及びゲート絶縁膜が選択的に形成
され、素子間分離用絶縁膜とゲート絶縁膜との間にベリ
ッドコンタクト部が形成された半導体基板上に第1の導
体膜を形成し、ベリッドコンタクト部の第1の導体膜を
少なくとも除去し、ベリソドコンタクト部の半導体基板
に斜めイオン注入を行い、第2の導体膜を形成し、第1
の導体膜及び第2の導体膜をパターニングすることによ
りゲート絶縁膜の端部と重なるゲート電極を形成するこ
とによって、拡散層の接合深さが浅くなっても、ベリッ
ドコンタクト部の半導体基板中に形成される拡散層とこ
れに隣接する部分の半導体基板中に形成されるトランジ
スタの拡散層との間の導通を良好とすることができるよ
うにしたものである。
ベリッドコンタクトは、例えばMOSスクティノクRA
Mにおいて、ゲート電極を半導体基板中に形成された拡
散層にコンタクトさせる場合に用いられている。従来、
多結晶シリコン(Si )膜により形成されるゲート電
極のベリッドコンタクトをとる場合に、ベリッドコンタ
クト用のコンタクトホール形成部以外の部分のゲート酸
化膜の表面をあらかしめ多結晶Si膜で覆っておくこと
により、ベリッドコンタクト用のコンタクトホール部の
基板表面に形成される自然酸化膜を除去するためのライ
トエツチング時にゲート酸化膜がエンチングされるのを
防止する技術が知られている(特開昭62−37967
号公報)。
Mにおいて、ゲート電極を半導体基板中に形成された拡
散層にコンタクトさせる場合に用いられている。従来、
多結晶シリコン(Si )膜により形成されるゲート電
極のベリッドコンタクトをとる場合に、ベリッドコンタ
クト用のコンタクトホール形成部以外の部分のゲート酸
化膜の表面をあらかしめ多結晶Si膜で覆っておくこと
により、ベリッドコンタクト用のコンタクトホール部の
基板表面に形成される自然酸化膜を除去するためのライ
トエツチング時にゲート酸化膜がエンチングされるのを
防止する技術が知られている(特開昭62−37967
号公報)。
上記特開昭62−37967号公報に開示されたベリッ
ドコンタクト技術を、ゲート電極材料としてポリサイド
を用いる場合について詳細に述べると次の通りである。
ドコンタクト技術を、ゲート電極材料としてポリサイド
を用いる場合について詳細に述べると次の通りである。
すなわち、第2図Aに示すように、まずp型Si基板1
01の表面にフィールド酸化膜102及びゲート酸化膜
103を形成した後、全面に一層目の多結晶Si膜10
4を形成し、この多結晶Si膜104に例えばリン(P
)のような不純物をドープして低抵抗化する。この後、
ヘリラドコンタク1−用のコンタクトホール部に対応す
る部分が開口したレジストパターン105をこの多結晶
Si膜104上に形成する。
01の表面にフィールド酸化膜102及びゲート酸化膜
103を形成した後、全面に一層目の多結晶Si膜10
4を形成し、この多結晶Si膜104に例えばリン(P
)のような不純物をドープして低抵抗化する。この後、
ヘリラドコンタク1−用のコンタクトホール部に対応す
る部分が開口したレジストパターン105をこの多結晶
Si膜104上に形成する。
次に、このレジストパターン105をマスクとして多結
晶Si膜104をエツチングして第2図Bに示す状態と
する。
晶Si膜104をエツチングして第2図Bに示す状態と
する。
次に、レジストパターン105を除去した後、第2図C
に示すように、エツチングによりパターニングされた一
層目の多結晶Si膜104をマスクとしてゲート酸化膜
103をエツチングする。これによって、ベリッドコン
タクト用のコンタクトホールC′が形成される。次に、
全面に二層目の多結晶Si膜106を形成し、この多結
晶Si膜106に例えばPのようなn型不純物をドープ
して低抵抗化した後、この多結晶S1膜106上にタン
グステンシリサイド(WSIX )膜107を形成する
。
に示すように、エツチングによりパターニングされた一
層目の多結晶Si膜104をマスクとしてゲート酸化膜
103をエツチングする。これによって、ベリッドコン
タクト用のコンタクトホールC′が形成される。次に、
全面に二層目の多結晶Si膜106を形成し、この多結
晶Si膜106に例えばPのようなn型不純物をドープ
して低抵抗化した後、この多結晶S1膜106上にタン
グステンシリサイド(WSIX )膜107を形成する
。
この後、このW S iX膜107上に、形成すべきデ
ー1−電極に対応した形状のレジストパターン108を
形成する。
ー1−電極に対応した形状のレジストパターン108を
形成する。
次に、このレジストパターン108をマスクとしてW
S i X膜107及び多結晶Si膜106.104を
順次エツチングした後、レジストパターン108を除去
する。これによって、第2図りに示すように、ポリサイ
ド構造のゲート電極01 ′、62 ′が形成される。
S i X膜107及び多結晶Si膜106.104を
順次エツチングした後、レジストパターン108を除去
する。これによって、第2図りに示すように、ポリサイ
ド構造のゲート電極01 ′、62 ′が形成される。
次に、熱処理を行うことにより、多結晶Si膜106中
のPのようなn型不純物を、この多結晶Si膜106が
接する部分のp型Si基板101中に拡散させる。これ
によって、第2図已に示すように、コンタクトホールC
′の部分のp型Si基板101中に例えばn゛型の拡散
層109が形成される。
のPのようなn型不純物を、この多結晶Si膜106が
接する部分のp型Si基板101中に拡散させる。これ
によって、第2図已に示すように、コンタクトホールC
′の部分のp型Si基板101中に例えばn゛型の拡散
層109が形成される。
次に、ゲート電極61 ′、Gz”をマスクとしてρ型
Si基板101中に例えばPのようなn型不純物を低濃
度にイオン注入する。次に、全面に二酸化シリコン(S
iOz)膜を形成した後、このSiO□膜を例えば反応
性イオンエツチング(RIE)法により基板表面に対し
て垂直方向にエツチングして、ゲート電極G+ ′、
G2 ′の側壁にサイドウオールスペーサ110を形成
する。
Si基板101中に例えばPのようなn型不純物を低濃
度にイオン注入する。次に、全面に二酸化シリコン(S
iOz)膜を形成した後、このSiO□膜を例えば反応
性イオンエツチング(RIE)法により基板表面に対し
て垂直方向にエツチングして、ゲート電極G+ ′、
G2 ′の側壁にサイドウオールスペーサ110を形成
する。
次に、このサイドウオールスペーサ110及びゲート電
極G1 ′、G2 ′をマスクとしてp型Si基板10
1中に例えばヒ素(As )のようなn型不純物を高濃
度にイオン注入する。この後、注入不純物の電気的活性
化のための熱処理を行う。符号111.112はこのよ
うにしてp型Si基板101中にゲート電極G2 ′に
対して自己整合的に形成された、ソース領域またはドレ
イン領域として用いられるn゛型の拡散層を示す。これ
らの拡散層111.112には、サイドウオールスペー
サ110の下側の部分に例えばn−型の低不純物濃度部
111a、112aが形成されている。
極G1 ′、G2 ′をマスクとしてp型Si基板10
1中に例えばヒ素(As )のようなn型不純物を高濃
度にイオン注入する。この後、注入不純物の電気的活性
化のための熱処理を行う。符号111.112はこのよ
うにしてp型Si基板101中にゲート電極G2 ′に
対して自己整合的に形成された、ソース領域またはドレ
イン領域として用いられるn゛型の拡散層を示す。これ
らの拡散層111.112には、サイドウオールスペー
サ110の下側の部分に例えばn−型の低不純物濃度部
111a、112aが形成されている。
〔発明が解決しようとする課題]
上述の第2図A〜第2図Eに示す従来のへりノドコンタ
ク1〜技術は、次のような問題を有する。
ク1〜技術は、次のような問題を有する。
すなわち、第2図Cに示すように、ヘリンドコンタクト
用のコンタクI・ホールC′の部分におりる多結晶Si
膜の膜厚は、その他の部分におけるそれに比べて多結晶
Si膜104の膜厚骨だけ小さい。
用のコンタクI・ホールC′の部分におりる多結晶Si
膜の膜厚は、その他の部分におけるそれに比べて多結晶
Si膜104の膜厚骨だけ小さい。
このため、ゲート電極01 ′、Gz”を形成するため
のエツチング時に、コンタクトポールC′の内部に露出
しているp型Si基板101がエツチングされて、第2
図Lうに示すように溝101aが形成される。さらに、
サイドウオールスペーサ110を形成するためのエツチ
ング時にもP型Si基板101がエツチングされるため
、このサイドウオールスペーサ1.1.0にすく隣接す
る部分の溝101aはより深くなる。
のエツチング時に、コンタクトポールC′の内部に露出
しているp型Si基板101がエツチングされて、第2
図Lうに示すように溝101aが形成される。さらに、
サイドウオールスペーサ110を形成するためのエツチ
ング時にもP型Si基板101がエツチングされるため
、このサイドウオールスペーサ1.1.0にすく隣接す
る部分の溝101aはより深くなる。
この結果、ベリッドコンタクト用のコンタクトホールC
′の部分の拡散層109と拡散層111との間の導通抵
抗が増加してしまう。特に、拡散層111.112及び
低不純物濃度部]11a、112aの接合深さが浅くな
ると、この導通抵抗の増加は非常に深刻なものとなる。
′の部分の拡散層109と拡散層111との間の導通抵
抗が増加してしまう。特に、拡散層111.112及び
低不純物濃度部]11a、112aの接合深さが浅くな
ると、この導通抵抗の増加は非常に深刻なものとなる。
従って、この発明の目的は、拡散層の接合深さが浅くな
っても、ヘリラドコンタクI・部の半導体基板中に形成
される拡散層とこれに隣接する部分の半導体基板中に形
成されるトランジスタの拡散層との間の導通を良好とす
ることができる半導体装置の製造方法を提供することに
ある。
っても、ヘリラドコンタクI・部の半導体基板中に形成
される拡散層とこれに隣接する部分の半導体基板中に形
成されるトランジスタの拡散層との間の導通を良好とす
ることができる半導体装置の製造方法を提供することに
ある。
〔課題を解決するための手段]
上記目的を達成するために、この発明は、半導体装置の
製造方法において、その表面に素子間分離用絶縁膜(2
)及びゲーI・絶縁膜(3)が選択的に形成され、素子
間分離用絶縁膜(2)とゲート絶縁膜(3)との間にベ
リッドコンタクト部が形成された半導体基板(1)上に
第1の導体膜(4)を形成し、ベリッドコンタクト部の
第1の導体膜(4)を少なくとも除去し、ベリッドコン
タクト部の半導体基板(1)に斜めイオン注入を行い、
第2の導体膜(6,7)を形成し、第1の導体膜(4)
及び第2の導体膜(6,7)をパターニングすることに
よりゲート絶縁膜(3)の端部と重なるケート電極(G
1)を形成するようにしている。
製造方法において、その表面に素子間分離用絶縁膜(2
)及びゲーI・絶縁膜(3)が選択的に形成され、素子
間分離用絶縁膜(2)とゲート絶縁膜(3)との間にベ
リッドコンタクト部が形成された半導体基板(1)上に
第1の導体膜(4)を形成し、ベリッドコンタクト部の
第1の導体膜(4)を少なくとも除去し、ベリッドコン
タクト部の半導体基板(1)に斜めイオン注入を行い、
第2の導体膜(6,7)を形成し、第1の導体膜(4)
及び第2の導体膜(6,7)をパターニングすることに
よりゲート絶縁膜(3)の端部と重なるケート電極(G
1)を形成するようにしている。
上述のように構成されたこの発明の半導体装置の製造方
法によれば、第1の導体膜(4)及び第2の導体膜(6
,7)をパターニングすることによりゲート絶縁膜(3
)の端部と重なるゲート電極(G1)を形成するように
しているので、ベリッドコンタクト用のコンタクトホー
ル(C)の部分に半導体基板(1)が露出することがな
く、従って第1の導体膜(4)及び第2の導体膜(6,
7)のパターニングのためのエツチング時にへりノドコ
ンタクト用のコンタクトホール(C)の部分の半導体基
板(1)がエツチングされて溝が形成されるのを防止す
ることができる。
法によれば、第1の導体膜(4)及び第2の導体膜(6
,7)をパターニングすることによりゲート絶縁膜(3
)の端部と重なるゲート電極(G1)を形成するように
しているので、ベリッドコンタクト用のコンタクトホー
ル(C)の部分に半導体基板(1)が露出することがな
く、従って第1の導体膜(4)及び第2の導体膜(6,
7)のパターニングのためのエツチング時にへりノドコ
ンタクト用のコンタクトホール(C)の部分の半導体基
板(1)がエツチングされて溝が形成されるのを防止す
ることができる。
一方、上述のようにゲート電極(G()がゲート絶縁膜
(3)の端部と重なる場合に問題となるのが、ベリソl
コンタクト用のコンタクトホール(C)の部分の半導体
基板(1)中に形成される拡散層(9)とこれに隣接す
る部分の半導体基板(1)中に形成されるトランジスタ
の拡散層(13)との間の導通であるが、この導通は、
ベリッドコンタクト用のコンタクトホール(C)の部分
の半導体基板(1)に行われる斜めイオン注入により形
成される拡散層(10)により、良好にとることができ
る。
(3)の端部と重なる場合に問題となるのが、ベリソl
コンタクト用のコンタクトホール(C)の部分の半導体
基板(1)中に形成される拡散層(9)とこれに隣接す
る部分の半導体基板(1)中に形成されるトランジスタ
の拡散層(13)との間の導通であるが、この導通は、
ベリッドコンタクト用のコンタクトホール(C)の部分
の半導体基板(1)に行われる斜めイオン注入により形
成される拡散層(10)により、良好にとることができ
る。
以上により、拡散層の接合深さが浅くなっても、ベリッ
ドコンタクト部の半導体基板中に形成される拡散層とこ
れに隣接する部分の半導体基板中に形成されるトランジ
スタの拡散層との間の導通を良好とすることができる。
ドコンタクト部の半導体基板中に形成される拡散層とこ
れに隣接する部分の半導体基板中に形成されるトランジ
スタの拡散層との間の導通を良好とすることができる。
以下、この発明の一実施例について図面を参照しながら
説明する。
説明する。
第1図A〜第1図りはこの発明の一実施例によるMO3
LSIの製造方法を示す。
LSIの製造方法を示す。
この実施例においては、第1図Aに示すように、まず例
えばp型Si基板のような半導体基板1の表面に例えば
LOCO3法により5i02膜のようなフィールド絶縁
膜2を選択的に形成して素子間分離を行う。次に、フィ
ールド絶縁膜2で囲まれた活性領域の表面に熱酸化法に
より5i02膜のようなゲート絶縁膜3を形成する。次
に、CVD法により全面に多結晶Si膜4を形成した後
、この多結晶Si膜4に例えばPのような不純物を熱拡
散法やイオン注入法によりドープして低抵抗化する。次
に、この多結晶Si膜膜上上、べりンドコンタクト用の
コンタクトホール部に対応する部分が開口した所定形状
のレジストパターン5をリソグラフィーにより形成した
後、このレジストパターン5をマスクとして例えばRI
E法により基板表面に対して垂直方向に多結晶Si膜4
をエツチングして、ベリッドコンタクト用のコンタクト
ホール部の多結晶Si膜4を除去する。
えばp型Si基板のような半導体基板1の表面に例えば
LOCO3法により5i02膜のようなフィールド絶縁
膜2を選択的に形成して素子間分離を行う。次に、フィ
ールド絶縁膜2で囲まれた活性領域の表面に熱酸化法に
より5i02膜のようなゲート絶縁膜3を形成する。次
に、CVD法により全面に多結晶Si膜4を形成した後
、この多結晶Si膜4に例えばPのような不純物を熱拡
散法やイオン注入法によりドープして低抵抗化する。次
に、この多結晶Si膜膜上上、べりンドコンタクト用の
コンタクトホール部に対応する部分が開口した所定形状
のレジストパターン5をリソグラフィーにより形成した
後、このレジストパターン5をマスクとして例えばRI
E法により基板表面に対して垂直方向に多結晶Si膜4
をエツチングして、ベリッドコンタクト用のコンタクト
ホール部の多結晶Si膜4を除去する。
次に、レジストパターン5を除去した後、エツチングに
よりパターニングされた多結晶Si膜4をマスクとして
、例えばPやAsのようなn型不純物を基板表面に対し
て所定角度傾斜した方向から半導体基板1中に斜めイオ
ン注入する。半導体基板1中に斜めイオン注入された不
純物を第1図Bにおいて「・」で示す。第1図Bに示す
ように、この斜めイオン注入により、後述のベリッドコ
ンタクト用のコンタクトホールCの周囲の部分のゲート
絶縁膜3の下側の部分にも不純物がイオン注入される。
よりパターニングされた多結晶Si膜4をマスクとして
、例えばPやAsのようなn型不純物を基板表面に対し
て所定角度傾斜した方向から半導体基板1中に斜めイオ
ン注入する。半導体基板1中に斜めイオン注入された不
純物を第1図Bにおいて「・」で示す。第1図Bに示す
ように、この斜めイオン注入により、後述のベリッドコ
ンタクト用のコンタクトホールCの周囲の部分のゲート
絶縁膜3の下側の部分にも不純物がイオン注入される。
なお、この斜めイオン注入は、場合によってはレジスト
パターン5を形成したまま行うことも可能である。
パターン5を形成したまま行うことも可能である。
次に、パターニングされた多結晶Si膜4をマスクとし
てゲート絶縁膜3を例えばフッ化水素(HF)系エツチ
ング液を用いたウェットエツチング法によりエツチング
する。これによって、ベリッドコンタクト用のコンタク
トホールCが形成される。次に、CVD法により全面に
多結晶Si膜6を形成し、この多結晶Si膜6に例えば
Pのような不純物をドープして低抵抗化した後、この多
結晶Si膜膜上上例えばスパッタ法やCVD法により例
えばW S iヶ膜のような高融点金属シリサイド膜7
を形成する。
てゲート絶縁膜3を例えばフッ化水素(HF)系エツチ
ング液を用いたウェットエツチング法によりエツチング
する。これによって、ベリッドコンタクト用のコンタク
トホールCが形成される。次に、CVD法により全面に
多結晶Si膜6を形成し、この多結晶Si膜6に例えば
Pのような不純物をドープして低抵抗化した後、この多
結晶Si膜膜上上例えばスパッタ法やCVD法により例
えばW S iヶ膜のような高融点金属シリサイド膜7
を形成する。
次に、この高融点金属シリサイド膜7上にゲート電極形
成用のレジストパターン8をリソグラフィーにより形成
する。この場合、このレジストパターン8のうち、ベリ
ッドコンタクトをとる必要のある後述のゲート電極G1
を形成するためのエツチング時のマスクとなる部分は、
ベリッドコンタクト用のコンタクトホールCを完全に覆
うように、換言すればコンタクトホールCがこの部分の
内側にくるように形成されている。
成用のレジストパターン8をリソグラフィーにより形成
する。この場合、このレジストパターン8のうち、ベリ
ッドコンタクトをとる必要のある後述のゲート電極G1
を形成するためのエツチング時のマスクとなる部分は、
ベリッドコンタクト用のコンタクトホールCを完全に覆
うように、換言すればコンタクトホールCがこの部分の
内側にくるように形成されている。
このようなレジストパターン8を実際に形成するために
は、このレジストパターン8を形成するためのフジ1−
マスク上で、ゲート電極G1に対応する部分のパターン
が、コンタクトホールCの周囲の多結晶Si膜4と所定
幅lだけ重なるようにすればよい。このlの数値例を挙
げると次の通りである。すなわち、今、コンタクトホー
ルCとゲート電極G1との間の合わせずれ量を0.1μ
m、フォトマスク上でのパターン寸法からの実際に形成
されたコンタクトホールCの寸法の増加分を0.1μm
、フォトマスク上でのパターン寸法からの実際にパター
ニングされた多結晶Si膜4の寸法の減少分を0.1μ
mとすると、この場合の合計の合わせずれ量は(0,1
” +0.12+0゜12) ”” =0. 17 g
mT:あるから、例えば220.2μmとすればよい。
は、このレジストパターン8を形成するためのフジ1−
マスク上で、ゲート電極G1に対応する部分のパターン
が、コンタクトホールCの周囲の多結晶Si膜4と所定
幅lだけ重なるようにすればよい。このlの数値例を挙
げると次の通りである。すなわち、今、コンタクトホー
ルCとゲート電極G1との間の合わせずれ量を0.1μ
m、フォトマスク上でのパターン寸法からの実際に形成
されたコンタクトホールCの寸法の増加分を0.1μm
、フォトマスク上でのパターン寸法からの実際にパター
ニングされた多結晶Si膜4の寸法の減少分を0.1μ
mとすると、この場合の合計の合わせずれ量は(0,1
” +0.12+0゜12) ”” =0. 17 g
mT:あるから、例えば220.2μmとすればよい。
次に、このレジストパターン8をマスクとして高融点金
属シリサイド膜7及び多結晶Si膜6,4を例えばRI
E法により基板表面に対して垂直方向に順次エツチング
した後、レジストパターン8を除去する。これによって
、第1図Cに示すように、ポリサイド構造のゲート電極
G1、G2が形成される。このエツチング時には、上述
のようにレジストパターン8のうちのゲート電極G、に
対応する部分はコンタクトホールCを完全に覆っており
、このコンタクトホールCの部分に半導体基板1が露出
していないことから、このコンタクトホールCの部分の
半導体基板1がエツチングされて溝が形成されるおそれ
がない。
属シリサイド膜7及び多結晶Si膜6,4を例えばRI
E法により基板表面に対して垂直方向に順次エツチング
した後、レジストパターン8を除去する。これによって
、第1図Cに示すように、ポリサイド構造のゲート電極
G1、G2が形成される。このエツチング時には、上述
のようにレジストパターン8のうちのゲート電極G、に
対応する部分はコンタクトホールCを完全に覆っており
、このコンタクトホールCの部分に半導体基板1が露出
していないことから、このコンタクトホールCの部分の
半導体基板1がエツチングされて溝が形成されるおそれ
がない。
次に、熱処理を行うことにより、多結晶Si膜6中のP
のようなn型不純物を、この多結晶Si膜6が接する部
分の半導体基板1中乙こ拡散させる。これによって、第
1図りに示すように、コンタクトボールCの部分の半導
体基板1中に例えばn゛型の拡散層9が形成される。ま
た、これと同時に、mlンタクトボールCの部分の半導
体基板1中に先に斜めイオン注入されたn型不純物が拡
散して、例えばn“型の拡散層10がこのコンタクトホ
ールCの周囲のゲート絶縁膜3の下側に回り込んで形成
される。なお、この拡散層10は、例えはn型あるいは
n−型であってもよい。
のようなn型不純物を、この多結晶Si膜6が接する部
分の半導体基板1中乙こ拡散させる。これによって、第
1図りに示すように、コンタクトボールCの部分の半導
体基板1中に例えばn゛型の拡散層9が形成される。ま
た、これと同時に、mlンタクトボールCの部分の半導
体基板1中に先に斜めイオン注入されたn型不純物が拡
散して、例えばn“型の拡散層10がこのコンタクトホ
ールCの周囲のゲート絶縁膜3の下側に回り込んで形成
される。なお、この拡散層10は、例えはn型あるいは
n−型であってもよい。
次に、ゲート電極G、 、G2をマスクとして半導体基
板1中に例えばPのようなn型不純物を低濃度にイオン
注入する。次に、全面にSiC2膜を形成した後、−こ
の5iO7膜を例えばRIE法により基板表面に対して
垂直方向乙こエツチングして、ゲート電極G、、G、の
側壁にサイドウオールスペーサ11を形成する。この場
合、このザイドウスールスベーナ11を形成するための
エツチング時には、コンタクトホールCの部分の半導体
基板1は露出しでいないので、このエンチングによりサ
イドウオールスペーサ11に隣接する部分の半導体基板
1かエツチングされるおそれはない。
板1中に例えばPのようなn型不純物を低濃度にイオン
注入する。次に、全面にSiC2膜を形成した後、−こ
の5iO7膜を例えばRIE法により基板表面に対して
垂直方向乙こエツチングして、ゲート電極G、、G、の
側壁にサイドウオールスペーサ11を形成する。この場
合、このザイドウスールスベーナ11を形成するための
エツチング時には、コンタクトホールCの部分の半導体
基板1は露出しでいないので、このエンチングによりサ
イドウオールスペーサ11に隣接する部分の半導体基板
1かエツチングされるおそれはない。
次に、このサイドウオールスペーサ11及びゲート電極
G、 、G2をマスクとして半導体基板1中に例えばA
sのようなn型不純物を高濃度にイオン注入する。この
後、注入不純物の電気的活性化のための熱処理を行う。
G、 、G2をマスクとして半導体基板1中に例えばA
sのようなn型不純物を高濃度にイオン注入する。この
後、注入不純物の電気的活性化のための熱処理を行う。
符号12.13ばこのようにして半導体基板1中にケー
ト電極G2に対して自己整合的に形成された、ソース領
域またはドレイン領域として用いられるn゛型の拡散層
を示す。これらの拡散層12.13には、サイドウオー
ルスペーサ11の下側の部分に例えばn−型の低不純物
濃度部12a、13aが形成されている。
ト電極G2に対して自己整合的に形成された、ソース領
域またはドレイン領域として用いられるn゛型の拡散層
を示す。これらの拡散層12.13には、サイドウオー
ルスペーサ11の下側の部分に例えばn−型の低不純物
濃度部12a、13aが形成されている。
以上のように、この実施例によれば、レジストパターン
8をマスクとして高融点金属シリサイド膜7及び多結晶
S1膜6.4をエツチングすることにより、ヘリソドコ
ンタクト用のコンタクトボールCの周囲のケート絶縁膜
3の端部に重なったゲート電極G1をゲート電極G2と
ともに形成することができる。この場合、このエツチン
グ時には二1ンタクトホールCの部分に半導体基板1が
露出しないので、このエツチング時やサイドウオールス
ペーサ11を形成するためのエツチング時にこのコンタ
クトポールCの部分の半導体基板1がエンチングされて
溝か形成されるのを防止することができる。これによっ
て、第1図りに示すように、コンタクトホールCの部分
の半導体基板1中に形成される拡散層9とこれに隣接す
る部分の半導体基板1中に形成されるMOSトランジス
タの拡散層13とは、斜めイオン注入により形成された
拡散層10や低不純物濃度部1,3aにより導通を良好
にとることができる。そして、拡散層I2.13・やそ
れらの低不純物濃度部12a、13aの接合深さが浅く
なっても、この導通を良好にとることができる。
8をマスクとして高融点金属シリサイド膜7及び多結晶
S1膜6.4をエツチングすることにより、ヘリソドコ
ンタクト用のコンタクトボールCの周囲のケート絶縁膜
3の端部に重なったゲート電極G1をゲート電極G2と
ともに形成することができる。この場合、このエツチン
グ時には二1ンタクトホールCの部分に半導体基板1が
露出しないので、このエツチング時やサイドウオールス
ペーサ11を形成するためのエツチング時にこのコンタ
クトポールCの部分の半導体基板1がエンチングされて
溝か形成されるのを防止することができる。これによっ
て、第1図りに示すように、コンタクトホールCの部分
の半導体基板1中に形成される拡散層9とこれに隣接す
る部分の半導体基板1中に形成されるMOSトランジス
タの拡散層13とは、斜めイオン注入により形成された
拡散層10や低不純物濃度部1,3aにより導通を良好
にとることができる。そして、拡散層I2.13・やそ
れらの低不純物濃度部12a、13aの接合深さが浅く
なっても、この導通を良好にとることができる。
一方、すでに述べた従来のへリフトコンタクト技術は、
第2図TEに示すように溝101aが形成されることに
より、ケート電極Gl ′、G2 ′上に形成される層
間絶縁膜(図示せず)のステンプカハレンシがこの溝1
01aの部分で悪化して、この層間絶縁膜上に形成され
る配線と下層配線とのショートが生じるおそれがある。
第2図TEに示すように溝101aが形成されることに
より、ケート電極Gl ′、G2 ′上に形成される層
間絶縁膜(図示せず)のステンプカハレンシがこの溝1
01aの部分で悪化して、この層間絶縁膜上に形成され
る配線と下層配線とのショートが生じるおそれがある。
しかし、この実施例によれば、ヘリントコンタクト用の
コンタク1ホールCの部分の半導体基板]は上述のよう
にエツチングされないので、このようなおそれはない。
コンタク1ホールCの部分の半導体基板]は上述のよう
にエツチングされないので、このようなおそれはない。
ごの実施例による方法は、例えばMOSスタティックR
AMにおいてI・ライハトランジスタとしてのMOSト
ランジスタのケート電極のへリットコンタクトをとる場
合に適用して好適なものである。
AMにおいてI・ライハトランジスタとしてのMOSト
ランジスタのケート電極のへリットコンタクトをとる場
合に適用して好適なものである。
以上、この発明の実施例につき具体的に説明したが、ご
の発明は、上述の実施例に限定されるものではなく、こ
の発明の技術的思想に基づく各種の変形が可能である。
の発明は、上述の実施例に限定されるものではなく、こ
の発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、MOSトランジスタ
がL D D (lightly doped dra
in)構造を有する場合について説明したが、MO3h
ランジスタは必すしもL D D構造を有する必要はな
い。
がL D D (lightly doped dra
in)構造を有する場合について説明したが、MO3h
ランジスタは必すしもL D D構造を有する必要はな
い。
以上説明したように、この発明によれば、第1の導体膜
及び第2の導体膜をパターニングすることによりゲート
絶縁膜の端部と重なるゲート電極を形成するようにして
いるので、ベリッドコンタクト用のコンタクトホールの
部分に半導体基板が露出することがなく、従ってゲート
電極を形成するためのエツチング時にこのコンタクトホ
ールの部分の半導体基板がエツチングされて溝が形成さ
れるのを防止することができる。また、ベリッドコンタ
クト部の半導体基Fiに斜めイオン注入を行うようにし
ているので、この斜めイオン注入により形成される拡散
層により、ベリッドコンタクト部の半導体基板中に形成
される拡散層とこれに隣接する部分の半導体基板中に形
成される拡散層との間の導通を良好にとることができる
。これによって、拡散層の接合深さが浅くなっても、ベ
リッドコンタクト部の半導体基板中に形成される拡散層
とこれに隣接する部分の半導体基板中に形成されるトラ
ンジスタの拡散層との間の導通を良好とすることができ
る。
及び第2の導体膜をパターニングすることによりゲート
絶縁膜の端部と重なるゲート電極を形成するようにして
いるので、ベリッドコンタクト用のコンタクトホールの
部分に半導体基板が露出することがなく、従ってゲート
電極を形成するためのエツチング時にこのコンタクトホ
ールの部分の半導体基板がエツチングされて溝が形成さ
れるのを防止することができる。また、ベリッドコンタ
クト部の半導体基Fiに斜めイオン注入を行うようにし
ているので、この斜めイオン注入により形成される拡散
層により、ベリッドコンタクト部の半導体基板中に形成
される拡散層とこれに隣接する部分の半導体基板中に形
成される拡散層との間の導通を良好にとることができる
。これによって、拡散層の接合深さが浅くなっても、ベ
リッドコンタクト部の半導体基板中に形成される拡散層
とこれに隣接する部分の半導体基板中に形成されるトラ
ンジスタの拡散層との間の導通を良好とすることができ
る。
第1図A〜第1図りはこの発明の一実施例によるMO3
LSIの製造方法を工程順に説明するための断面図、第
2図A〜第2図Eはベリッドコンタクトを用いる従来の
MO8LSIの製造方法を工程順に説明するための断面
図である。 図面における主要な符号の説明 に半導体基板、 2:フィールド絶縁膜、3:ゲート絶
縁膜、 4.6:多結晶Si膜、5.8ニレジストパタ
ーン、 C:ベリッドコンタクト用のコンタクトホー
ル、 7:高融点金属シリサイド膜、 C,、C2:
ゲート電極、9.10.12.13:拡散層。 代理人 弁理士 杉 浦 正 知 ^ メーN +l7−n U] \丁 (N
LSIの製造方法を工程順に説明するための断面図、第
2図A〜第2図Eはベリッドコンタクトを用いる従来の
MO8LSIの製造方法を工程順に説明するための断面
図である。 図面における主要な符号の説明 に半導体基板、 2:フィールド絶縁膜、3:ゲート絶
縁膜、 4.6:多結晶Si膜、5.8ニレジストパタ
ーン、 C:ベリッドコンタクト用のコンタクトホー
ル、 7:高融点金属シリサイド膜、 C,、C2:
ゲート電極、9.10.12.13:拡散層。 代理人 弁理士 杉 浦 正 知 ^ メーN +l7−n U] \丁 (N
Claims (1)
- 【特許請求の範囲】 その表面に素子間分離用絶縁膜及びゲート絶縁膜が選
択的に形成され、上記素子間分離用絶縁膜と上記ゲート
絶縁膜との間にベリッドコンタクト部が形成された半導
体基板上に第1の導体膜を形成し、 上記ベリッドコンタクト部の上記第1の導体膜を少なく
とも除去し、 上記ベリッドコンタクト部の上記半導体基板に斜めイオ
ン注入を行い、 第2の導体膜を形成し、 上記第1の導体膜及び上記第2の導体膜をパターニング
することにより上記ゲート絶縁膜の端部と重なるゲート
電極を形成するようにした半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30750790A JPH04179239A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30750790A JPH04179239A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04179239A true JPH04179239A (ja) | 1992-06-25 |
Family
ID=17969913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30750790A Pending JPH04179239A (ja) | 1990-11-14 | 1990-11-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04179239A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100311059B1 (ko) * | 1993-01-26 | 2001-12-15 | 엘리 웨이스 , 알 비 레비 | 반도체집적회로제조방법 |
CN107329335A (zh) * | 2017-06-21 | 2017-11-07 | 武汉华星光电技术有限公司 | 阵列基板与显示面板 |
-
1990
- 1990-11-14 JP JP30750790A patent/JPH04179239A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100311059B1 (ko) * | 1993-01-26 | 2001-12-15 | 엘리 웨이스 , 알 비 레비 | 반도체집적회로제조방법 |
CN107329335A (zh) * | 2017-06-21 | 2017-11-07 | 武汉华星光电技术有限公司 | 阵列基板与显示面板 |
CN107329335B (zh) * | 2017-06-21 | 2020-02-28 | 武汉华星光电技术有限公司 | 阵列基板与显示面板 |
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