JPH06310727A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】この発明は、ベース高濃度不純物層を有する縦
型ＭＯＳ ＦＥＴにおける電流経路の抵抗値を低くし、
オン抵抗を下げることを目的とする。 【構成】縦型ＭＯＳ ＦＥＴにおけるベースの電位固定
及びコンタクト抵抗を低減するためのベース高濃度不純
物層２４−１，２４−２，２４−３，…を、シリコン基
板２１とソース電極２８とのコンタクト領域に複数個離
隔して形成している。ソース電極２８とベース高濃度不
純物層２４−１，２４−２，２４−３，…とが接触する
部分は、ベースの電位固定のために働く。ソース電極２
８とエミッタ層２３とが接触する部分には、ベース高濃
度不純物層２４−１，２４−２，２４−３，…の不純物
が導入されていないので、エミッタ層２３の不純物濃度
の低下は発生せず、オーバーエッチング部が形成された
時にコンタクト抵抗の増大を防止するために働くことを
特徴とする。
型ＭＯＳ ＦＥＴにおける電流経路の抵抗値を低くし、
オン抵抗を下げることを目的とする。 【構成】縦型ＭＯＳ ＦＥＴにおけるベースの電位固定
及びコンタクト抵抗を低減するためのベース高濃度不純
物層２４−１，２４−２，２４−３，…を、シリコン基
板２１とソース電極２８とのコンタクト領域に複数個離
隔して形成している。ソース電極２８とベース高濃度不
純物層２４−１，２４−２，２４−３，…とが接触する
部分は、ベースの電位固定のために働く。ソース電極２
８とエミッタ層２３とが接触する部分には、ベース高濃
度不純物層２４−１，２４−２，２４−３，…の不純物
が導入されていないので、エミッタ層２３の不純物濃度
の低下は発生せず、オーバーエッチング部が形成された
時にコンタクト抵抗の増大を防止するために働くことを
特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、エミッタ層中に高濃
度不純物層が形成された縦型ＭＯＳ ＦＥＴ等の半導体
装置に関する。
度不純物層が形成された縦型ＭＯＳ ＦＥＴ等の半導体
装置に関する。
【０００２】
【従来の技術】従来、縦型ＭＯＳ ＦＥＴは、例えば図
５及び図６に示すように構成されている。図５は縦型Ｍ
ＯＳ ＦＥＴにおけるベース高濃度不純物層を形成した
後の状態を示しており、図６はソース電極を形成した後
の図５のＡ−Ａ´線に沿った断面図である。図５におい
て、１１はＮ型のシリコン基板で、このシリコン基板１
１の主表面にはＰ型のベース層１２が形成されている。
このベース層１２中には、Ｎ型のエミッタ層１３が形成
される。エミッタ層１３における中央のエミッタコンタ
クト部には、ベース層１２に達する深さにストライプ状
のＰ+ 型ベース高濃度不純物層１４が形成される。エミ
ッタ層１３の一部上及び上記高濃度不純物層１４上を除
くシリコン基板１１上にはゲート酸化膜１５が形成さ
れ、このゲート酸化膜１５上にポリシリコン層等から成
るゲート電極１６が形成されている。
５及び図６に示すように構成されている。図５は縦型Ｍ
ＯＳ ＦＥＴにおけるベース高濃度不純物層を形成した
後の状態を示しており、図６はソース電極を形成した後
の図５のＡ−Ａ´線に沿った断面図である。図５におい
て、１１はＮ型のシリコン基板で、このシリコン基板１
１の主表面にはＰ型のベース層１２が形成されている。
このベース層１２中には、Ｎ型のエミッタ層１３が形成
される。エミッタ層１３における中央のエミッタコンタ
クト部には、ベース層１２に達する深さにストライプ状
のＰ+ 型ベース高濃度不純物層１４が形成される。エミ
ッタ層１３の一部上及び上記高濃度不純物層１４上を除
くシリコン基板１１上にはゲート酸化膜１５が形成さ
れ、このゲート酸化膜１５上にポリシリコン層等から成
るゲート電極１６が形成されている。
【０００３】縦型ＭＯＳ ＦＥＴを形成する際には、ま
ず、シリコン基板１１上に酸化膜及びポリシリコン層を
順次形成した後、パターニングを行ってゲート酸化膜１
５及びゲート電極１６を形成する。次に、上記ゲート電
極１６をマスクにしてシリコン基板１１中に不純物をイ
オン注入することによりベース層１２を形成し、このベ
ース層１２の表面にエミッタ層１３を形成する。その
後、ゲート電極１６上及び露出された基板１１の一部の
領域上にマスクを形成し、エミッタコンタクト部にベー
ス層１２と同タイプの不純物をイオン注入してＰ+ 型ベ
ース高濃度不純物層１４を形成する。この高濃度不純物
層１４は、ＭＯＳ ＦＥＴの閾値電圧の安定化、ベース
電位の固定、及びコンタクト性を良くするためのもので
ある。
ず、シリコン基板１１上に酸化膜及びポリシリコン層を
順次形成した後、パターニングを行ってゲート酸化膜１
５及びゲート電極１６を形成する。次に、上記ゲート電
極１６をマスクにしてシリコン基板１１中に不純物をイ
オン注入することによりベース層１２を形成し、このベ
ース層１２の表面にエミッタ層１３を形成する。その
後、ゲート電極１６上及び露出された基板１１の一部の
領域上にマスクを形成し、エミッタコンタクト部にベー
ス層１２と同タイプの不純物をイオン注入してＰ+ 型ベ
ース高濃度不純物層１４を形成する。この高濃度不純物
層１４は、ＭＯＳ ＦＥＴの閾値電圧の安定化、ベース
電位の固定、及びコンタクト性を良くするためのもので
ある。
【０００４】次に、図６に示すように、上記ゲート電極
１６及び基板１１上にＣＶＤ ＳｉＯ2 等からなるパッ
シベーション膜１７を形成した後、上記高濃度不純物層
１４上にコンタクトホール１７Ａを形成し、このパッシ
ベーション膜１７上にソース電極１８を形成する。これ
によって、ソース電極１８がコンタクトホール１７Ａを
介して高濃度不純物層１４に電気的に接続される。ま
た、上記基板１１の裏面には図示しないドレイン電極が
形成される。
１６及び基板１１上にＣＶＤ ＳｉＯ2 等からなるパッ
シベーション膜１７を形成した後、上記高濃度不純物層
１４上にコンタクトホール１７Ａを形成し、このパッシ
ベーション膜１７上にソース電極１８を形成する。これ
によって、ソース電極１８がコンタクトホール１７Ａを
介して高濃度不純物層１４に電気的に接続される。ま
た、上記基板１１の裏面には図示しないドレイン電極が
形成される。
【０００５】ところで、上記コンタクトホール１７Ａは
通常ＲＩＥで形成されるが、確実なコンタクトを得よう
とすると基板１１の表面がエッチングされ、オーバーエ
ッチング部Ｑが形成される。高不純物濃度層１４を形成
したことによって、このオーバーエッチング部Ｑではエ
ミッタ層１３の不純物濃度が低下する。この不純物濃度
の低下は、破線で示す電流Ｒに対して抵抗値の増大を招
くため、縦型ＭＯＳＦＥＴのオン抵抗が高くなる。
通常ＲＩＥで形成されるが、確実なコンタクトを得よう
とすると基板１１の表面がエッチングされ、オーバーエ
ッチング部Ｑが形成される。高不純物濃度層１４を形成
したことによって、このオーバーエッチング部Ｑではエ
ミッタ層１３の不純物濃度が低下する。この不純物濃度
の低下は、破線で示す電流Ｒに対して抵抗値の増大を招
くため、縦型ＭＯＳＦＥＴのオン抵抗が高くなる。
【０００６】
【発明が解決しようとする課題】上記のようにベース高
濃度不純物層を形成した従来の縦型ＭＯＳ ＦＥＴは、
ソース電極取り出しのためのパッシベーション膜へのコ
ンタクトホールの形成時に、エミッタ層の表面がオーバ
ーエッチングされると、エミッタ層の不純物濃度が低下
し、電流経路の抵抗値が高くなり、オン抵抗が高くなる
という問題があった。
濃度不純物層を形成した従来の縦型ＭＯＳ ＦＥＴは、
ソース電極取り出しのためのパッシベーション膜へのコ
ンタクトホールの形成時に、エミッタ層の表面がオーバ
ーエッチングされると、エミッタ層の不純物濃度が低下
し、電流経路の抵抗値が高くなり、オン抵抗が高くなる
という問題があった。
【０００７】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、電流経路の抵抗
値を低くでき、オン抵抗を下げることができる半導体装
置を提供することにある。
れたもので、その目的とするところは、電流経路の抵抗
値を低くでき、オン抵抗を下げることができる半導体装
置を提供することにある。
【０００８】
【課題を解決するための手段】請求項１の半導体装置
は、第１導電型の半導体基体と、この半導体基体の主表
面に形成される第２導電型の第１半導体領域と、上記第
１半導体領域中に形成される第１導電型の第２半導体領
域と、この第２半導体領域中に上記第１半導体領域に達
する深さに各々が離隔して形成される第２導電型で高不
純物濃度の複数の第３半導体領域と、上記第１半導体領
域に絶縁膜を介在して当接する第１電極と、上記第３半
導体領域及び第２半導体領域の一部に電気的に接続され
る第２電極と、上記半導体基体の裏面に形成される第３
電極とを具備することを特徴とする。
は、第１導電型の半導体基体と、この半導体基体の主表
面に形成される第２導電型の第１半導体領域と、上記第
１半導体領域中に形成される第１導電型の第２半導体領
域と、この第２半導体領域中に上記第１半導体領域に達
する深さに各々が離隔して形成される第２導電型で高不
純物濃度の複数の第３半導体領域と、上記第１半導体領
域に絶縁膜を介在して当接する第１電極と、上記第３半
導体領域及び第２半導体領域の一部に電気的に接続され
る第２電極と、上記半導体基体の裏面に形成される第３
電極とを具備することを特徴とする。
【０００９】請求項２に記載した半導体装置は、第１導
電型の半導体基板と、この半導体基板の主表面に形成さ
れる第２導電型のベース層と、上記ベース層中に形成さ
れる第１導電型のエミッタ層と、このエミッタ層中に上
記ベース層に達する深さで各々が離隔して形成される第
２導電型の複数の高濃度不純物層と、上記ベース層上に
形成されるゲート絶縁膜と、このゲート絶縁膜上に形成
されるゲート電極と、上記高濃度不純物層上及びエミッ
タ層の一部の領域上に形成されるソース電極と、上記半
導体基板の裏面に形成されるドレイン電極とを具備する
ことを特徴としている。
電型の半導体基板と、この半導体基板の主表面に形成さ
れる第２導電型のベース層と、上記ベース層中に形成さ
れる第１導電型のエミッタ層と、このエミッタ層中に上
記ベース層に達する深さで各々が離隔して形成される第
２導電型の複数の高濃度不純物層と、上記ベース層上に
形成されるゲート絶縁膜と、このゲート絶縁膜上に形成
されるゲート電極と、上記高濃度不純物層上及びエミッ
タ層の一部の領域上に形成されるソース電極と、上記半
導体基板の裏面に形成されるドレイン電極とを具備する
ことを特徴としている。
【００１０】また、請求項３の半導体装置は、第１導電
型の半導体基板と、この半導体基板の主表面に形成され
る第２導電型のベース層と、上記ベース層上に形成され
る第１導電型のエミッタ層と、このエミッタ層中に上記
ベース層に達する深さで各々が離隔して形成される第２
導電型の複数の高濃度不純物層と、上記半導体基板に形
成された溝内にゲート絶縁膜を介在して埋め込み形成さ
れ、上記溝の側壁部において上記ベース層に上記ゲート
絶縁膜を介して対向するゲート電極と、上記高濃度不純
物層上及びエミッタ層の一部の領域上に形成されるソー
ス電極と、上記半導体基板の裏面に形成されるドレイン
電極とを具備することを特徴とする。
型の半導体基板と、この半導体基板の主表面に形成され
る第２導電型のベース層と、上記ベース層上に形成され
る第１導電型のエミッタ層と、このエミッタ層中に上記
ベース層に達する深さで各々が離隔して形成される第２
導電型の複数の高濃度不純物層と、上記半導体基板に形
成された溝内にゲート絶縁膜を介在して埋め込み形成さ
れ、上記溝の側壁部において上記ベース層に上記ゲート
絶縁膜を介して対向するゲート電極と、上記高濃度不純
物層上及びエミッタ層の一部の領域上に形成されるソー
ス電極と、上記半導体基板の裏面に形成されるドレイン
電極とを具備することを特徴とする。
【００１１】
【作用】エミッタ層（第２半導体領域）中に複数の高濃
度不純物層（第３半導体領域）を離隔して設けているの
で、高濃度不純物層とソース電極（第２電極）とが接触
する部分は閾値電圧の安定化、ベース電位の固定及びコ
ンタクト性の向上のために働き、ソース電極とエミッタ
層とが接触する部分はオーバーエッチング部が形成され
た時にエミッタ層の不純物濃度の低下を防止してコンタ
クト抵抗を低減するために働くので、高濃度不純物層を
設けることによる利点を損なうことなく縦型ＭＯＳ Ｆ
ＥＴ（半導体装置）における電流経路の抵抗値を低くで
き、オン抵抗を下げることができる。
度不純物層（第３半導体領域）を離隔して設けているの
で、高濃度不純物層とソース電極（第２電極）とが接触
する部分は閾値電圧の安定化、ベース電位の固定及びコ
ンタクト性の向上のために働き、ソース電極とエミッタ
層とが接触する部分はオーバーエッチング部が形成され
た時にエミッタ層の不純物濃度の低下を防止してコンタ
クト抵抗を低減するために働くので、高濃度不純物層を
設けることによる利点を損なうことなく縦型ＭＯＳ Ｆ
ＥＴ（半導体装置）における電流経路の抵抗値を低くで
き、オン抵抗を下げることができる。
【００１２】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１及び図２はそれぞれ、この発明の
第１の実施例に係る半導体装置について説明するための
もので、図１は縦型ＭＯＳ ＦＥＴにおけるベース高濃
度不純物層を形成した後の状態を示している。図２は、
この図１の縦型ＭＯＳ ＦＥＴにおけるソース電極を形
成した後のＢ−Ｂ´線に沿った断面を示している。図１
のＡ−Ａ´線に沿った断面は図６と同様である。
照して説明する。図１及び図２はそれぞれ、この発明の
第１の実施例に係る半導体装置について説明するための
もので、図１は縦型ＭＯＳ ＦＥＴにおけるベース高濃
度不純物層を形成した後の状態を示している。図２は、
この図１の縦型ＭＯＳ ＦＥＴにおけるソース電極を形
成した後のＢ−Ｂ´線に沿った断面を示している。図１
のＡ−Ａ´線に沿った断面は図６と同様である。
【００１３】Ｎ型シリコン基板２１の主表面にはＰ型の
ベース層２２が形成され、このベース層２２中にＮ型の
エミッタ層２３が形成されている。上記エミッタ層２３
における中央のエミッタコンタクト部には、ベース層２
２に達する深さで各々が離隔したＰ+ 型ベース高濃度不
純物層２４−１，２４−２，２４−３，…が形成され
る。上記不純物層２４−１，２４−２，２４−３，…の
表面濃度は、１×１０18ｃｍ-3以上であることが好まし
い。上記エミッタ層２３及び上記高濃度不純物層２４−
１，２４−２，２４−３，…上を除くシリコン基板２１
上には、ゲート酸化膜２５が形成され、このゲート酸化
膜２５上にポリシリコン等から成るゲート電極２６が形
成される。
ベース層２２が形成され、このベース層２２中にＮ型の
エミッタ層２３が形成されている。上記エミッタ層２３
における中央のエミッタコンタクト部には、ベース層２
２に達する深さで各々が離隔したＰ+ 型ベース高濃度不
純物層２４−１，２４−２，２４−３，…が形成され
る。上記不純物層２４−１，２４−２，２４−３，…の
表面濃度は、１×１０18ｃｍ-3以上であることが好まし
い。上記エミッタ層２３及び上記高濃度不純物層２４−
１，２４−２，２４−３，…上を除くシリコン基板２１
上には、ゲート酸化膜２５が形成され、このゲート酸化
膜２５上にポリシリコン等から成るゲート電極２６が形
成される。
【００１４】上記縦型ＭＯＳ ＦＥＴは、次のように形
成される。まず、シリコン基板２１上に酸化膜及びポリ
シリコン層を順次形成した後、パターニングを行ってゲ
ート酸化膜２５及びゲート電極２６を形成する。次に、
上記ゲート電極２６をマスクにしてシリコン基板２１中
に不純物をイオン注入することによりベース層２２を形
成し、このベース層２２の表面にエミッタ層２３を形成
する。その後、ゲート電極２６及び露出された基板２１
上に、エミッタコンタクト部に各々が離隔した複数の開
口を有するマスクを形成する。そして、このマスクを介
してエミッタ層２３中にベース層２２と同タイプの不純
物をベース層２２に達する深さまで高濃度にイオン注入
し、Ｐ+ 型ベース高濃度不純物層２４−１，２４−２，
２４−３，…を形成する。この高濃度不純物層２４−
１，２４−２，２４−３，…は、閾値電圧の安定化、ベ
ース電位の固定、及びコンタクト性の向上を図るための
ものである。
成される。まず、シリコン基板２１上に酸化膜及びポリ
シリコン層を順次形成した後、パターニングを行ってゲ
ート酸化膜２５及びゲート電極２６を形成する。次に、
上記ゲート電極２６をマスクにしてシリコン基板２１中
に不純物をイオン注入することによりベース層２２を形
成し、このベース層２２の表面にエミッタ層２３を形成
する。その後、ゲート電極２６及び露出された基板２１
上に、エミッタコンタクト部に各々が離隔した複数の開
口を有するマスクを形成する。そして、このマスクを介
してエミッタ層２３中にベース層２２と同タイプの不純
物をベース層２２に達する深さまで高濃度にイオン注入
し、Ｐ+ 型ベース高濃度不純物層２４−１，２４−２，
２４−３，…を形成する。この高濃度不純物層２４−
１，２４−２，２４−３，…は、閾値電圧の安定化、ベ
ース電位の固定、及びコンタクト性の向上を図るための
ものである。
【００１５】次に、図２に示すように上記ゲート電極２
６及び基板２１上にＣＶＤ ＳｉＯ2 等からなるパッシ
ベーション膜２７を形成した後、ＲＩＥにより上記高濃
度不純物層２４−１，２４−２，２４−３，…上に跨が
るコンタクトホール２７Ａを形成する。そして、上記パ
ッシベーション膜２７上にアルミニウム等の金属層を蒸
着形成し、パターニングを行ってソース電極２８を形成
する。これによって、ソース電極２８がコンタクトホー
ル２７Ａを介して高濃度不純物層２４−１，２４−２，
２４−３，…及びこれらの不純物層間のエミッタ層２３
と電気的に接続される。また、ソース電極２８と同様に
して、半導体基板２１の裏面にドレイン電極（図示せ
ず）を形成する。
６及び基板２１上にＣＶＤ ＳｉＯ2 等からなるパッシ
ベーション膜２７を形成した後、ＲＩＥにより上記高濃
度不純物層２４−１，２４−２，２４−３，…上に跨が
るコンタクトホール２７Ａを形成する。そして、上記パ
ッシベーション膜２７上にアルミニウム等の金属層を蒸
着形成し、パターニングを行ってソース電極２８を形成
する。これによって、ソース電極２８がコンタクトホー
ル２７Ａを介して高濃度不純物層２４−１，２４−２，
２４−３，…及びこれらの不純物層間のエミッタ層２３
と電気的に接続される。また、ソース電極２８と同様に
して、半導体基板２１の裏面にドレイン電極（図示せ
ず）を形成する。
【００１６】このような構成によれば、エミッタ層２３
中に複数の高濃度不純物層２４−１，２４−２，２４−
３，…を離隔して設けているので、図６に示した構造と
同様に、高濃度不純物層２４−１，２４−２，２４−
３，…とソース電極２８とが接触する部分は閾値電圧の
安定化、ベース電位の固定及びコンタクト性の向上のた
めに働く。また、図２に示すようにソース電極２８とエ
ミッタ層２３とが接触する部分は、エミッタ層２３の表
面がエッチングされた場合（オーバーエッチング部が形
成された時）に、このエミッタ層２３の不純物濃度の低
下によるコンタクト抵抗の増大を低減するために働く。
すなわち、図２の領域Ｓには、Ｐ+ 型の不純物が導入さ
れないので、エミッタ層２３の不純物濃度の低下は起こ
らない。従って、高濃度不純物層２４−１，２４−２，
２４−３，…を設けることによる利点を損なうことなく
縦型ＭＯＳ ＦＥＴにおける電流経路の抵抗値を低くで
き、オン抵抗を下げることができる。
中に複数の高濃度不純物層２４−１，２４−２，２４−
３，…を離隔して設けているので、図６に示した構造と
同様に、高濃度不純物層２４−１，２４−２，２４−
３，…とソース電極２８とが接触する部分は閾値電圧の
安定化、ベース電位の固定及びコンタクト性の向上のた
めに働く。また、図２に示すようにソース電極２８とエ
ミッタ層２３とが接触する部分は、エミッタ層２３の表
面がエッチングされた場合（オーバーエッチング部が形
成された時）に、このエミッタ層２３の不純物濃度の低
下によるコンタクト抵抗の増大を低減するために働く。
すなわち、図２の領域Ｓには、Ｐ+ 型の不純物が導入さ
れないので、エミッタ層２３の不純物濃度の低下は起こ
らない。従って、高濃度不純物層２４−１，２４−２，
２４−３，…を設けることによる利点を損なうことなく
縦型ＭＯＳ ＦＥＴにおける電流経路の抵抗値を低くで
き、オン抵抗を下げることができる。
【００１７】なお、この発明は上記実施例に限定される
ものではなく、図３及び図４に示すようなトレンチ構造
の縦型ＭＯＳ ＦＥＴにも適用可能である。図３におい
て、３１はＮ型シリコン基板、３２はＰ型のベース層、
３３はＮ型のエミッタ層、３４Ａ−１，３４Ａ−２，３
４Ａ−３，…及び３４Ｂ−１，３４Ｂ−２，３４Ｂ−
３，…はそれぞれ表面濃度が１×１０18ｃｍ-3以上のＰ
+ 型ベース高濃度不純物層、３５はゲート酸化膜、３６
はゲート電極であり、このゲート電極３６は基板３１に
形成された溝４０内にゲート絶縁膜３５を介在して埋め
込まれている。これによって、ゲート電極３６は、溝４
０の側壁部においてベース層３２にゲート絶縁膜３５を
介して対向して配置される。また、図４において、３７
はＣＶＤ ＳｉＯ2 等からなるパッシベーション膜、３
７Ａ，３７Ｂはコンタクトホール、３８はソース電極で
ある。なお、図示しないが基板３１の裏面にはドレイン
電極が形成される。
ものではなく、図３及び図４に示すようなトレンチ構造
の縦型ＭＯＳ ＦＥＴにも適用可能である。図３におい
て、３１はＮ型シリコン基板、３２はＰ型のベース層、
３３はＮ型のエミッタ層、３４Ａ−１，３４Ａ−２，３
４Ａ−３，…及び３４Ｂ−１，３４Ｂ−２，３４Ｂ−
３，…はそれぞれ表面濃度が１×１０18ｃｍ-3以上のＰ
+ 型ベース高濃度不純物層、３５はゲート酸化膜、３６
はゲート電極であり、このゲート電極３６は基板３１に
形成された溝４０内にゲート絶縁膜３５を介在して埋め
込まれている。これによって、ゲート電極３６は、溝４
０の側壁部においてベース層３２にゲート絶縁膜３５を
介して対向して配置される。また、図４において、３７
はＣＶＤ ＳｉＯ2 等からなるパッシベーション膜、３
７Ａ，３７Ｂはコンタクトホール、３８はソース電極で
ある。なお、図示しないが基板３１の裏面にはドレイン
電極が形成される。
【００１８】上記図３及び図５に示したようなトレンチ
構造の縦型ＭＯＳ ＦＥＴであっても上記第１の実施例
と同様に、高濃度不純物層３４Ａ−１，３４Ａ−２，３
４Ａ−３，…及び３４Ｂ−１，３４Ｂ−２，３４Ｂ−
３，…とソース電極３８とが接触する部分は閾値電圧の
安定化、ベース電位の固定及びコンタクト性の向上のた
めに働き、ソース電極３８とエミッタ層３３とが接触す
る部分は、エミッタ層３３の不純物濃度の低下が少ない
ので、オーバーエッチングによりエミッタ層３３の表面
がエッチングされた場合にコンタクト抵抗の増大を防止
するために働く。従って、高濃度不純物層３４Ａ−１，
３４Ａ−２，３４Ａ−３，…及び３４Ｂ−１，３４Ｂ−
２，３４Ｂ−３，…を設けることによる利点を損なうこ
となく、トレンチ構造の縦型ＭＯＳ ＦＥＴにおける電
流経路の抵抗値を低くでき、オン抵抗を下げることがで
きる。
構造の縦型ＭＯＳ ＦＥＴであっても上記第１の実施例
と同様に、高濃度不純物層３４Ａ−１，３４Ａ−２，３
４Ａ−３，…及び３４Ｂ−１，３４Ｂ−２，３４Ｂ−
３，…とソース電極３８とが接触する部分は閾値電圧の
安定化、ベース電位の固定及びコンタクト性の向上のた
めに働き、ソース電極３８とエミッタ層３３とが接触す
る部分は、エミッタ層３３の不純物濃度の低下が少ない
ので、オーバーエッチングによりエミッタ層３３の表面
がエッチングされた場合にコンタクト抵抗の増大を防止
するために働く。従って、高濃度不純物層３４Ａ−１，
３４Ａ−２，３４Ａ−３，…及び３４Ｂ−１，３４Ｂ−
２，３４Ｂ−３，…を設けることによる利点を損なうこ
となく、トレンチ構造の縦型ＭＯＳ ＦＥＴにおける電
流経路の抵抗値を低くでき、オン抵抗を下げることがで
きる。
【００１９】
【発明の効果】以上説明したようにこの発明によれば、
電流経路の抵抗を低くでき、素子のオン抵抗を下げるこ
とができる半導体装置が得られる。
電流経路の抵抗を低くでき、素子のオン抵抗を下げるこ
とができる半導体装置が得られる。
【図１】この発明の第１の実施例に係る半導体装置につ
いて説明するためのもので、縦型ＭＯＳ ＦＥＴにおけ
るベース高濃度不純物層を形成した後の状態を示す斜視
図。
いて説明するためのもので、縦型ＭＯＳ ＦＥＴにおけ
るベース高濃度不純物層を形成した後の状態を示す斜視
図。
【図２】この発明の第１の実施例に係る半導体装置につ
いて説明するためのもので、図１に示した縦型ＭＯＳ
ＦＥＴにおけるソース電極を形成した後のＢ−Ｂ´線に
沿った断面図。
いて説明するためのもので、図１に示した縦型ＭＯＳ
ＦＥＴにおけるソース電極を形成した後のＢ−Ｂ´線に
沿った断面図。
【図３】この発明の第２の実施例に係る半導体装置につ
いて説明するためのもので、トレンチ構造の縦型ＭＯＳ
ＦＥＴにおけるベース高濃度不純物層を形成した後の
状態を示す斜視図。
いて説明するためのもので、トレンチ構造の縦型ＭＯＳ
ＦＥＴにおけるベース高濃度不純物層を形成した後の
状態を示す斜視図。
【図４】この発明の第２の実施例に係る半導体装置につ
いて説明するためのもので、図３に示したトレンチ構造
の縦型ＭＯＳ ＦＥＴにおけるソース電極を形成した後
のＣ−Ｃ´線に沿った断面図。
いて説明するためのもので、図３に示したトレンチ構造
の縦型ＭＯＳ ＦＥＴにおけるソース電極を形成した後
のＣ−Ｃ´線に沿った断面図。
【図５】従来の半導体装置について説明するためのもの
で、縦型ＭＯＳ ＦＥＴにおけるベース高濃度不純物層
を形成した後の状態を示す斜視図。
で、縦型ＭＯＳ ＦＥＴにおけるベース高濃度不純物層
を形成した後の状態を示す斜視図。
【図６】従来の半導体装置について説明するためのもの
で、図５に示した縦型ＭＯＳＦＥＴにおけるソース電極
を形成した後のＡ−Ａ´線に沿った断面図。
で、図５に示した縦型ＭＯＳＦＥＴにおけるソース電極
を形成した後のＡ−Ａ´線に沿った断面図。
２１，３１…シリコン基板、２２，３２…ベース層、２
３，３３…エミッタ層、２４，３４Ａ−１，３４Ａ−
２，３４Ａ−３，…，３４Ｂ−１，３４Ｂ−２，３４Ｂ
−３，… …ベース高濃度不純物層、２５，３５…ゲー
ト酸化膜、２６，３６…ゲート電極、２７，３７…パッ
シベーション膜、２８，３８…ソース電極、４０…溝。
３，３３…エミッタ層、２４，３４Ａ−１，３４Ａ−
２，３４Ａ−３，…，３４Ｂ−１，３４Ｂ−２，３４Ｂ
−３，… …ベース高濃度不純物層、２５，３５…ゲー
ト酸化膜、２６，３６…ゲート電極、２７，３７…パッ
シベーション膜、２８，３８…ソース電極、４０…溝。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 越野 裕 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内
Claims (4)
- 【請求項１】 第１導電型の半導体基体と、この半導体
基体の主表面に形成される第２導電型の第１半導体領域
と、上記第１半導体領域中に形成される第１導電型の第
２半導体領域と、この第２半導体領域中に上記第１半導
体領域に達する深さに各々が離隔して形成される第２導
電型で高不純物濃度の複数の第３半導体領域と、上記第
１半導体領域に絶縁膜を介在して当接する第１電極と、
上記第３半導体領域及び第２半導体領域の一部に電気的
に接続される第２電極と、上記半導体基体の裏面に形成
される第３電極とを具備することを特徴とする半導体装
置。 - 【請求項２】 第１導電型の半導体基板と、この半導体
基板の主表面に形成される第２導電型のベース層と、上
記ベース層中に形成される第１導電型のエミッタ層と、
このエミッタ層中に上記ベース層に達する深さで各々が
離隔して形成される第２導電型の複数の高濃度不純物層
と、上記ベース層上に形成されるゲート絶縁膜と、この
ゲート絶縁膜上に形成されるゲート電極と、上記高濃度
不純物層上及びエミッタ層の一部の領域上に形成される
ソース電極と、上記半導体基板の裏面に形成されるドレ
イン電極とを具備することを特徴とする半導体装置。 - 【請求項３】 第１導電型の半導体基板と、この半導体
基板の主表面に形成される第２導電型のベース層と、上
記ベース層上に形成される第１導電型のエミッタ層と、
このエミッタ層中に上記ベース層に達する深さで各々が
離隔して形成される第２導電型の複数の高濃度不純物層
と、上記半導体基板に形成された溝内にゲート絶縁膜を
介在して埋め込み形成され、上記溝の側壁部において上
記ベース層に上記ゲート絶縁膜を介して対向するゲート
電極と、上記高濃度不純物層上及びエミッタ層の一部の
領域上に形成されるソース電極と、上記半導体基板の裏
面に形成されるドレイン電極とを具備することを特徴と
する半導体装置。 - 【請求項４】 前記高濃度不純物層の表面濃度は、１×
１０18ｃｍ-3以上であることを特徴とする請求項２また
は３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10097193A JP3204792B2 (ja) | 1993-04-27 | 1993-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10097193A JP3204792B2 (ja) | 1993-04-27 | 1993-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310727A true JPH06310727A (ja) | 1994-11-04 |
| JP3204792B2 JP3204792B2 (ja) | 2001-09-04 |
Family
ID=14288241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10097193A Expired - Lifetime JP3204792B2 (ja) | 1993-04-27 | 1993-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204792B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0755076A2 (en) * | 1995-07-21 | 1997-01-22 | Mitsubishi Denki Kabushiki Kaisha | Vertical MOS semiconductor with recessed gate and method of manufacturing the same |
| JPH11243196A (ja) * | 1997-11-14 | 1999-09-07 | Fairchild Semiconductor Corp | 電界効果トランジスタ及びその製造方法 |
| JP2001085689A (ja) * | 1999-09-17 | 2001-03-30 | Toyota Motor Corp | 電力用半導体装置 |
| KR100429475B1 (ko) * | 1998-06-02 | 2004-05-03 | 실리코닉스 인코퍼레이티드 | 스트라이프형 형상 및 높은 셀 밀도를 가진 수직 트렌치 게이트 파워 ｍｏｓｆｅｔ 및 그 제조 방법 |
| JP2007027327A (ja) * | 2005-07-14 | 2007-02-01 | Toshiba Corp | トレンチゲート型半導体装置、トレンチゲート型半導体装置の製造方法 |
| JP2009246224A (ja) * | 2008-03-31 | 2009-10-22 | Rohm Co Ltd | 半導体装置 |
| JP2017168668A (ja) * | 2016-03-16 | 2017-09-21 | 株式会社東芝 | 半導体装置 |
| WO2018052098A1 (ja) * | 2016-09-14 | 2018-03-22 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JPWO2018052099A1 (ja) * | 2016-09-14 | 2018-12-27 | 富士電機株式会社 | Ｒｃ−ｉｇｂｔおよびその製造方法 |
-
1993
- 1993-04-27 JP JP10097193A patent/JP3204792B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0755076A2 (en) * | 1995-07-21 | 1997-01-22 | Mitsubishi Denki Kabushiki Kaisha | Vertical MOS semiconductor with recessed gate and method of manufacturing the same |
| EP0755076A3 (ja) * | 1995-07-21 | 1997-02-19 | Mitsubishi Electric Corp | |
| US5801408A (en) * | 1995-07-21 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of manufacturing the same |
| US5960264A (en) * | 1995-07-21 | 1999-09-28 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an insulated gate semiconductor device |
| JPH11243196A (ja) * | 1997-11-14 | 1999-09-07 | Fairchild Semiconductor Corp | 電界効果トランジスタ及びその製造方法 |
| KR100429475B1 (ko) * | 1998-06-02 | 2004-05-03 | 실리코닉스 인코퍼레이티드 | 스트라이프형 형상 및 높은 셀 밀도를 가진 수직 트렌치 게이트 파워 ｍｏｓｆｅｔ 및 그 제조 방법 |
| JP2001085689A (ja) * | 1999-09-17 | 2001-03-30 | Toyota Motor Corp | 電力用半導体装置 |
| JP2007027327A (ja) * | 2005-07-14 | 2007-02-01 | Toshiba Corp | トレンチゲート型半導体装置、トレンチゲート型半導体装置の製造方法 |
| JP2009246224A (ja) * | 2008-03-31 | 2009-10-22 | Rohm Co Ltd | 半導体装置 |
| JP2017168668A (ja) * | 2016-03-16 | 2017-09-21 | 株式会社東芝 | 半導体装置 |
| WO2018052098A1 (ja) * | 2016-09-14 | 2018-03-22 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JPWO2018052099A1 (ja) * | 2016-09-14 | 2018-12-27 | 富士電機株式会社 | Ｒｃ−ｉｇｂｔおよびその製造方法 |
| US10749025B2 (en) | 2016-09-14 | 2020-08-18 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3204792B2 (ja) | 2001-09-04 |
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