JPH06301596A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 アクセスタイムの比較的長いメモリからシー
ケンシャルなデータを複数連続して読み出す場合にアク
セスタイムを短縮可能にする。 【構成】 マイクロプロセッサコア５から見た実アドレ
スが偶数のデータ，奇数のデータをそれぞれ格納する第
１，第２メモリバンク2A，2Bとで構成されたメモリ２を
アクセスするために、第２メモリバンク2Bのアクセス中
に実アドレスから最下位ビットを除いた値をインクリメ
ントして先出しアドレス値を生成するアドレスカウンタ
６と、第２メモリバンク2Bのアクセス終了後に先出しア
ドレス値をラッチするアドレスラッチ７と、先出しアド
レス値を外部に出力させると共にそのことを示すPA信号
21を出力する制御回路９と、実アドレスから最下位ビッ
トを除いた値と先出しアドレス値とが一致している場合
に HIT信号18を出力するアドレス比較器８とを備え、 H
IT信号18が出力されない場合に制御回路９がアドレスカ
ウンタ６及びアドレスラッチ７に実アドレスから最下位
ビットを除いた値をラッチする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに関
し、更に詳述すれば、マイクロプロセッサの外部に接続
されている外部メモリに対するアクセス時間を短縮した
マイクロプロセッサに関する。

【０００２】

【従来の技術】図15は従来のマイクロプロセッサが外部
メモリから命令を読み込むための構成を示すブロック図
である。なお、以下に示す従来のマイクロプロセッサ
は、三菱電機株式会社製M33210GS-20/FP-20 に関して
「M32 FAMILY USER'S MANUAL」PP14〜PP36に示されてい
る内容に基づいている。

【０００３】図15において、参照符号１は従来のマイク
ロプロセッサを、98はマイクロプロセッサ１の外部に接
続された外部メモリを、99は応答回路をそれぞれ示して
いる。また、参照符号10はマイクロプロセッサ１から出
力されたアドレスを外部メモリ98に入力するためのアド
レスバスを、11は外部メモリ98から出力されたデータを
マイクロプロセッサ１に入力するためのデータバスをそ
れぞれ示している。

【０００４】なお、外部メモリ98はマイクロプロセッサ
１が実行する命令を格納している。また、応答回路99は
後述する如く、マイクロプロセッサ１が外部メモリ98を
アクセスする場合にマイクロプロセッサ１がデータバス
11から命令を読込むタイミングを制御する。

【０００５】参照符号12はマイクロプロセッサ１から出
力されて応答回路99に入力されるアドレスストローブ信
号（以下、AS信号という）であり、外部メモリ98をアク
セスするためにマイクロプロセッサ１から有効なアドレ
スがアドレスバス10へ出力されたことを示す。また、参
照符号13はマイクロプロセッサ１から出力されて応答回
路99に入力されるデータストローブ信号（以下、DS信号
という）であり、マイクロプロセッサ１がデータバス11
からデータ読み込み中であることを示す。更に、参照符
号14は応答回路99から出力されてマイクロプロセッサ１
に入力されるデータトランスファコンプリート信号（以
下、DC信号という）であり、外部メモリ98から有効なデ
ータがデータバス11へ出力されたことを示す。

【０００６】なお、参照符号15はマイクロプロセッサ１
及び応答回路99に入力されるクロック信号である。図16
は、図15に示されている応答回路99の具体的な構成の一
例を示すブロック図である。

【０００７】図16において、参照符号12乃至15は図15に
示されている各構成要素と同一である。参照符号 100は
カウンタまたはシフトレジスタ等で構成された遅延回路
を、 101はフリップフロップ（以下、FFという）をそれ
ぞれ示している。また、参照符号 102は遅延回路100 か
らの出力信号であり、FF 101のセット端子Ｓに入力され
る。なお、AS信号12及びクロック信号15は遅延回路100
に入力され、DS信号13はFF101のリセット端子Ｒに入力
され、DC信号14はFF 101の出力端子#Q(#は反転信号を示
す) から出力される。

【０００８】図17は、外部メモリ98内の命令の配置例を
示す模式図である。アドレス”1000”（”xxxx”は２進
数を表している）に命令10が、アドレス”1001”に命令
11が、アドレス”1010”に命令12が、アドレス”1011”
に命令13が、アドレス”1100”に命令14が、アドレス”
1101”に命令15が、アドレス”100000”に命令20が、ア
ドレス”100001”に命令21が、アドレス”100010”に命
令22が、アドレス”100011”に命令23がそれぞれ配置さ
れているものとする。

【０００９】次に、従来のマイクロプロセッサが外部メ
モリ98からデータを読み込む動作について説明する。ま
ず図15に示した応答回路99の動作について図16を参照し
て説明する。

【００１０】なお以下の説明においては、AS信号12, DS
信号13及びDC信号14はいずれも負論理 (Ｌレベルでアク
ティブ) であるとすると共に、各信号値のＬレベルから
Ｈレベルへの変化点を立ち上がりと称し、Ｈレベルから
Ｌレベルへの変化点を立ち下がりと称する。

【００１１】遅延回路100 は、AS信号12がＬレベルにな
ると、クロック信号15の立ち上がりの回数のカウントを
開始して所定の回数（外部メモリ98のアクセスタイム及
びクロック信号15の周波数に応じて設定される回数）だ
けクロック信号15の立ち上がりをカウントした後、自身
の出力信号102 をＨレベルにし、次のクロック信号１５
の立ち下がり時点においてＬレベルに戻す。たとえば、
所定の回数が３である場合、ＡＳ信号12がＬレベルにな
った時点からクロック信号15の３つ目の立ち上がり時点
において出力信号102 がＨレベルになり、その後はクロ
ック信号15がＨレベルの間だけこの出力信号102 のＨレ
ベルが維持される。

【００１２】また、FF 101は、遅延回路100 の出力信号
102 の立ち上がり時点においてセットされて自身の出力
信号であるDC信号14をＬレベルにし、DS信号13の立ち上
がり時点においてリセットされてDC信号14をＨレベルに
戻す。

【００１３】従って、応答回路99はAS信号12がＬレベル
になった時点から所定の回数だけクロック信号15の立ち
上がりの回数をカウントしてクロック信号15の立ち上が
り時点においてDC信号14をＬレベルにし、DS信号13の立
ち上がり時点においてDC信号14をＨレベルに戻す。

【００１４】次に、上述のような従来のマイクロプロセ
ッサ１が命令を読み込む動作について説明する。なお、
マイクロプロセッサ１が動作する場合、分岐命令の実行
あるいは割り込みの発生等により実行命令シーケンスが
変化する場合以外はシーケンシャルに、換言すればアド
レス順に外部メモリ98から命令を読み込んで実行する。
たとえば、マイクロプロセッサ１は外部メモリ98内のア
ドレス”1001”の命令11, アドレス”1010”の命令12,
アドレス”1011”の命令13, アドレス”1100”の命令14
を順に読み込むものとする。

【００１５】以下、説明の便宜上、マイクロプロセッサ
１は一回のバスサイクルで一つの命令を読み込むものと
し、後述する図18及び図19のタイミングチャートに示さ
れているように、クロック信号15の各周期に番号を付与
してある。

【００１６】図18は従来のマイクロプロセッサ１が外部
メモリ98から命令を読み込む動作の一例を説明するため
のタイミングチャートである。この図18のタイミングチ
ャートでは、外部メモリ98のアクセスタイム（アクセス
対象のアドレスが確定してた時点から有効なデータがデ
ータバス11へ出力されるまでの時間）が比較的長い 120
ナノ秒であり、クロック信号15の周波数が20MHz(周期は
50ナノ秒）である場合に、アドレス”1001”の命令11,
アドレス”1010”の命令12, アドレス”1011”の命令1
3, アドレス”1100”の命令14をマイクロプロセッサ１
が順に読み込む動作が示されている。

【００１７】図19は従来のマイクロプロセッサ１が外部
メモリ98から命令を読み込む動作の他の例を説明するた
めのタイミングチャートである。この図19のタイミング
チャートでは、外部メモリ98のアクセスタイムが比較的
短い20ナノ秒であり、クロック信号15の周波数が20MHz
である場合に、外部メモリ98内のアドレス”1001”の命
令11, アドレス”1010”の命令12, アドレス”1011”の
命令13, アドレス”1100”の命令14をマイクロプロセッ
サ１が順に読み込む動作が示されている。

【００１８】まず図18のタイミングチャートを参照し
て、外部メモリ98のアクセスタイムが比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz である場
合に従来のマイクロプロセッサ１が外部メモリ98から命
令をシーケンシャルに読み込む動作を説明する。なお、
応答回路99内の遅延回路100 のカウント値としては”
３”が設定されているものとする。

【００１９】図18に示されているクロック信号15の周期
１からマイクロプロセッサ１によるアドレス”1001”の
命令11の読み込みが行われる。以下、周期ｎのクロック
信号15の立ち上がりとは、周期ｎ−１のクロック信号15
のＬレベルから周期ｎのクロック信号15のＨレベルへの
変化点、即ち立ち上がりとする。

【００２０】周期１のクロック信号15の立ち上がり時点
においてマイクロプロセッサ１からアドレスバス10へア
ドレス”1001”が出力されて外部メモリ98に入力され
る。周期１のクロック信号15の立ち下がり時点において
マイクロプロセッサ１はAS信号12をＬレベルにすること
により有効なアドレスを出力したことを応答回路99に示
す。周期２のクロック信号15の立ち上がり時点において
マイクロプロセッサ１はDS信号13をＬレベルにすること
によりデータを読み込み中であることを応答回路99に示
す。この後、マイクロプロセッサ１はAS信号12を周期２
のクロック信号15の立ち下がり時点においてＨレベルに
戻す。

【００２１】外部メモリ98はマイクロプロセッサ１から
アドレスバス10を介して入力されるアドレスが確定して
から 120ナノ秒後（周期３のクロック信号15がＬレベル
の期間）に有効なデータ（この場合は命令11）をデータ
バス11上へ出力する。応答回路99はAS信号12がＬレベル
である間のクロック信号15の立ち上がり時点からクロッ
ク信号15の立ち上がりの回数をカウントしており、その
カウント数が３になるクロック信号15の立ち上がり時点
（周期４のクロック信号15の立ち上がり時点）において
DC信号14をＬレベルにすることにより外部メモリ98が有
効なデータ（この場合は命令11）を出力していることを
マイクロプロセッサ１に示す。

【００２２】周期４のクロック信号15の立ち上がりはデ
ータバス11上に外部メモリ98からのデータ（この場合は
命令11）の出力が確定してから一つ目のクロック信号15
の立ち上がりである。マイクロプロセッサ１はDC信号14
がＬレベルになったことを検出するとデータバス11上の
データ（この場合は命令11）を読み込み、次のクロック
信号15の立ち上がり時点（周期５のクロック信号15の立
ち上がり時点）においてDS信号13をＨレベルに戻すこと
によりデータの読み込みを完了したことを応答回路99に
示す。応答回路99はDS信号13の立ち上がり時点において
DC信号14をＨレベルに戻す。

【００２３】以上の周期１から４までの４周期におい
て、マイクロプロセッサ１は外部メモリ98のアドレス”
1001”の命令11の読み込みを完了する。以下、周期５か
ら８, 周期９から12, 周期13から16の各４周期の期間そ
れぞれにおいて、周期１から４までの４周期と同様の動
作をアドレスを”1010”, ”1011”, ”1100”の順に変
化させて反復することにより、マイクロプロセッサ１は
アドレス”1010”の命令12, アドレス”1011”の命令1
3, アドレス”1100”の命令14を外部メモリ98から順に
読み込む。

【００２４】次に図19を参照して、外部メモリ98のアク
セスタイムが比較的短い20ナノ秒であり、クロック信号
15の周波数が20MHz である場合に従来のマイクロプロセ
ッサ１が外部メモリ98から命令をシーケンシャルに読み
込む動作を説明する。但し、上述の場合とは異なり、こ
の場合は応答回路99内の遅延回路100 のカウント値は”
１”に設定されているものとする。このようなアクセス
タイムが比較的短いメモリを使う理由はマイクロプロセ
ッサ１が外部メモリ98から命令を読み込むために要する
時間を短縮するためである。

【００２５】クロック信号15の周期１からアドレス”10
01”の命令11の読み込みが行われる。周期１のクロック
信号15の立ち上がり時点においてマイクロプロセッサ１
からアドレスバス10へアドレス”1001”がスイッチされ
て外部メモリ98に入力される。周期１のクロック信号15
の立ち下がり時点においてマイクロプロセッサ１はAS信
号12をＬレベルにすることによりマイクロプロセッサ１
が有効なアドレスを出力したことを応答回路99に示し、
周期２のクロック信号15の立ち上がり時点においてDS信
号13をＬレベルにすることによりデータを読み込み中で
あることを応答回路99に示す。その後、マイクロプロセ
ッサ１はAS信号12を周期２のクロック信号15の立ち下が
り時点においてＨレベルに戻す。

【００２６】外部メモリ98はマイクロプロセッサ１から
アドレスバス10を介して入力されるアドレスが確定した
時点から20ナノ秒後（周期１のクロック信号15がＬレベ
ルの期間）に有効なデータ（この場合は命令11）をデー
タバス11上へ出力する。応答回路99はAS信号12がＬレベ
ルである間のクロック信号15の立ち上がり時点からクロ
ック信号15の立ち上がりの回数をカウントしており、そ
のカウント数が１になるクロック信号15の立ち上がり時
点（この場合は周期２のクロック信号15の立ち上がり時
点）においてDC信号14をＬレベルにすることにより外部
メモリ98が有効なデータ（この場合は命令11）を出力し
ていることをマイクロプロセッサ１に示す。

【００２７】周期２のクロック信号15の立ち上がりはデ
ータバス11上に外部メモリ98からのデータ（この場合は
命令11）の出力が確定してから一つ目のクロック信号15
の立ち上がりである。マイクロプロセッサ１はDC信号14
がＬレベルになったことを検出するとデータバス11上の
データ（この場合は命令11）を読み込み、次のクロック
信号15の立ち上がり時点（周期３のクロック信号15の立
ち上がり時点）においてDS信号13をＨレベルに戻してデ
ータの読み込みを完了したことを応答回路99に示す。応
答回路99はDS信号13の立ち上がり時点においてDC信号14
をＨレベルに戻す。

【００２８】以上の周期１から２までの２周期におい
て、マイクロプロセッサ１は外部メモリ98のアドレス”
1001”の命令11の読み込みを完了する。以下、周期３か
ら４, 周期５から６, 周期７から８それぞれの２周期の
期間において、周期１から２までの２周期と同様の動作
をアドレスを”1010”, ”1011”, ”1100”の順に変化
させて反復することにより、マイクロプロセッサ１はア
ドレス”1010”の命令12, アドレス”1011”の命令13,
アドレス”1100”の命令14を外部メモリ98から順に読み
込む。

【００２９】ところで、分岐命令の実行あるいは割り込
みの発生等があった場合には、マイクロプロセッサ１に
よる命令の読み込みがシーケンシャルには行われない場
合もあるが、個々の命令の読み込み動作そのものは上述
のようなシーケンシャルに命令を読み込む場合と同様で
ある。なお、命令の読み込みがシーケンシャルには行わ
れない場合とは、例えばアドレス”1000”の命令10, ア
ドレス”1001”の命令11, アドレス”1010”の命令12,
アドレス”1011”の命令13, アドレス”100000”の命令
20, アドレス”100001”の命令21, アドレス”100010”
の命令22をマイクロプロセッサ１が外部メモリ98から順
に読み込む場合等である。

【００３０】また、マイクロプロセッサ１の処理の都合
上、命令の読み込みのバスサイクルが連続しない場合が
ある。このような場合は、命令読み込みのバスサイクル
とこれに引き続く命令読み込みのバスサイクルとの間に
命令読み込みを行わないクロック信号15の周期が存在す
ることになる。

【００３１】上述のように、マイクロプロセッサ１が外
部メモリ98のあるアドレスから個々の命令を読み込むバ
スサイクル１回分の動作は、外部メモリ98がアクセスタ
イムが比較的長い 120ナノ秒でクロック信号15の周波数
が20MHz であるメモリであれば図18の周期１から４に示
した動作のように常にクロック信号15の４周期(200ナノ
秒）で行われる。一方、外部メモリ98がアクセスタイム
が比較的短い20ナノ秒でクロック信号15の周波数が20MH
Z であるメモリであれば図19の周期１から２に示した動
作のように常にクロック信号15の２周期(100ナノ秒）で
行われる。

【００３２】

【発明が解決しようとする課題】以上のように、マイク
ロプロセッサがアクセスタイムの比較的長いメモリをア
クセスする場合と、アクセスタイムの比較的短いメモリ
をアクセスする場合とについて、従来例について具体的
に説明したが、一般的には、アクセスタイムが比較的短
いメモリは高価であり、逆に安価なメモリはアクセスタ
イムが比較的長いという傾向がある。

【００３３】このため、従来のマイクロプロセッサを用
いたシステムにおいては、アクセスタイムの比較的長い
メモリを使用した場合にはシステムのコストを下げるこ
とが可能であるが、上述のように、メモリアクセスに要
する時間が長くなるためにシステム全体の実行速度が低
下する。これは、マイクロプロセッサがシーケンシャル
なデータを連続的にメモリから読み出す場合にはより顕
著になる。従って、システム全体の実行速度を上げるた
めにメモリアクセスに要する時間を短くするには、上述
のように、アクセスタイムの比較的短いメモリを使用す
る必要が生じる。しかし、アクセスタイムの比較的短い
メモリは高価であるため、システムのコストが高くなる
という問題点があった。

【００３４】このような観点から、アクセスタイムが比
較的長いメモリから迅速にデータを読み出す技術が求め
られているが、たとえば特開平2-153444号公報, 特開昭
63−129438号公報, 特開平1-128143号公報等に見られる
ような発明が提案されている。

【００３５】特開平2-153444号公報の発明では、メモリ
を偶数アドレスの領域と奇数アドレスの領域とに分割
し、マイクロプロセッサから出力されたアドレスの最下
位ビットを除いたアドレスで両領域を同時にアクセス
し、最下位ビットでいずれかの領域を選択して一方にデ
ータを書込むと共に他方からデータを読み出す構成を採
っている。従って、メモリに対してデータの書き込みと
読み出しとを交互に行うような場合にはある程度の効果
は期待できるが、メモリからシーケンシャルなデータを
読み出すような場合には効果があるとは言い難い。

【００３６】また、特開昭63−129438号公報の発明で
は、、メモリを偶数アドレスの領域と奇数アドレスの領
域とに分割し、マイクロプロセッサから出力されたアド
レスで一方の領域をアクセスしている間に他方のアドレ
スを”１”インクリメントして生成するインクリメンタ
を備えることにより、偶数アドレスの領域と奇数アドレ
スの領域との双方をアクセスする構成を採っている。こ
のような構成では、マイクロプロセッサから１アドレス
を出力するのみにて、メモリの奇数アドレスを先頭とす
る連続した２アドレス、または偶数アドレスを先頭とす
る連続した２アドレスに格納されているデータを読み出
すことが可能であるが、メモリからシーケンシャルなデ
ータを読み出す動作には従来の一般的な動作と同様にな
る。

【００３７】更に、特開平1-128143号公報の発明では、
メモリを偶数アドレスの領域と奇数アドレスの領域とに
分割し、マイクロプロセッサから出力されたアドレスの
最下位ビットを除いたアドレスと最下位ビットとを加算
する加算器を備えることにより、偶数アドレスの領域と
奇数アドレスの領域との双方をアクセスする構成を採っ
ている。このような構成では、上述の特開昭63−129438
号公報の発明と同様に、マイクロプロセッサから１アド
レスを出力するのみにて、メモリの連続する２アドレス
に格納されているデータを読み出すことが可能である
が、メモリからシーケンシャルなデータを読み出す動作
には従来の一般的な動作と同様になる。

【００３８】このように、上述の各公報に開示されてい
る技術は、メモリの隣接するアドレスの一方にデータを
書き込むと共に他方のアドレスからデータを読み出すと
いう特殊な用途のシステム、あるいはメモリの隣接する
２アドレスに跨がって格納されているデータを１回のア
クセスで読み出す技術であり、それぞれが問題としてい
る技術においては迅速なメモリアクセスが可能ではあ
る。しかし、メモリからシーケンシャルなデータを多数
連続的に読み出す場合の全体としてのアクセスタイムの
短縮にはあまり効果はないと言わざるを得ない。

【００３９】本発明は上述のような問題点を解決するた
めになされたものであり、アクセスタイムの比較的長い
メモリを使用したシステムにおいて、シーケンシャルな
データを連続的に読み出す場合に外部メモリに次のアク
セス対象のアドレスを予め与えることにより、全体とし
てのアクセスに要する時間を短縮することを可能とし、
更に実際のアクセス対象のアドレスと外部メモリに予め
与えられたアドレスとを比較することにより、メモリア
クセスがシーケンシャルには行われずに外部メモリに予
め与えていたアドレスが実際にアクセスされるアドレス
と異なってしまうことを回避し得るマイクロプロセッサ
の提供を目的とする。

【００４０】

【課題を解決するための手段】本発明の第１の発明のマ
イクロプロセッサは、偶数アドレスが割り当てられた第
１の領域及び奇数アドレスが割り当てられた第２の領域
とに分割されたメモリをアクセスするマイクロプロセッ
サであって、マイクロプロセッサから出力された実アド
レスから最下位ビットを除く値を第２の領域をアクセス
している間にインクリメントして先出しアドレス値を生
成するアドレスカウンタと、アドレスカウンタが保持し
ている先出しアドレス値を第２の領域のアクセス終了後
にラッチするアドレスラッチと、先出しアドレス値をメ
モリへ出力させると共にそのことを示す先出しアドレス
出力信号を発生する制御回路と、メモリの第１及び第２
の領域がアクセスされた際に実アドレスから最下位ビッ
トを除いた値とアドレスラッチに保持されている先出し
アドレス値とを比較して一致した場合にヒット信号を出
力するアドレス比較器とを備え、ヒット信号が出力され
ていない場合には実アドレスから最下位ビットを除いた
値を制御回路がアドレスラッチ及びアドレスカウンタに
ラッチさせるように構成されている。

【００４１】本発明の第２の発明のマイクロプロセッサ
は、偶数アドレスが割り当てられた第１の領域及び奇数
アドレスが割り当てられた第２の領域とに分割されたメ
モリをアクセスするマイクロプロセッサであって、マイ
クロプロセッサから出力された実アドレスから最下位ビ
ットを除く値を第１の領域をアクセスしている間にイン
クリメントして先出しアドレス値を生成するアドレスカ
ウンタと、アドレスカウンタが保持している先出しアド
レス値を第１の領域のアクセス終了後にラッチする第１
のアドレスラッチと、アドレスカウンタが保持している
先出しアドレス値を第２の領域のアクセス終了後にラッ
チする第２のアドレスラッチと、前記アドレスカウンタ
から先出しアドレス値を出力させると共に第１の領域に
対する先出しアドレス値が出力された場合にはそのこと
を示す第１の先出しアドレス出力信号を出力し、第２の
領域に対する先出しアドレス値が出力された場合にはそ
のことを示す第２の先出しアドレス出力信号を出力する
制御回路と、実アドレス値が偶数である場合は第１のア
ドレスラッチが保持している先出しアドレス値を選択
し、実アドレス値が奇数である場合は第２のアドレスラ
ッチが保持している先出しアドレス値を選択するアドレ
スラッチセレクタと、第１及び第２の領域のアクセスに
際して実アドレスから最下位ビットを除いた値とアドレ
スラッチセレクタにより選択された先出しアドレス値と
を比較して一致した場合にヒット信号を出力するアドレ
ス比較器とを備え、ヒット信号が出力されていない場合
には実アドレスから最下位ビットを除いた値を制御回路
がアドレスカウンタにラッチさせるように構成されてい
る。

【００４２】

【作用】本発明の第１の発明では、メモリの第１の領域
がアクセスされている間に第２の領域に予めアドレス値
を与えることが出来るので第２の領域のアクセスに要す
る時間が短縮され、第２の領域のアクセスから引き続い
て第１の領域がアクセスされない場合は第１の領域にも
予めアドレス値を与えることができ第１の領域のアクセ
スに要する時間も短縮する。また、メモリの第１及び第
２の領域に予め与えられたアドレス値が実アドレスから
最下位ビットを除いた値と異なっていた場合にはアドレ
ス比較器の比較結果により検出されるので、実アドレス
から最下位ビットを除いた値が制御回路によりアドレス
カウンタ及びアドレスラッチにラッチされて第１及び第
２の領域に与えられ、正しいアドレスでアクセスが行わ
れる。

【００４３】本発明の第２の発明では、メモリの第１の
領域がアクセスされている間に第２の領域に予めアドレ
ス値を与えることができると共に第２の領域がアクセス
されている間に第１の領域に予めアドレス値を与えるこ
とができ、第１及び第２の領域のアクセスに要する時間
が短縮する。また、第１及び第２の領域に予め与えてい
たアドレス値が実アドレスから最下位ビットを除いた値
と異なっていた場合にはアドレス比較器の比較結果によ
り検出されるので、実アドレスから最下位ビットを除い
た値が制御回路によりアドレスカウンタにラッチされて
第１及び第２の領域に与えられ、正しいアドレスでアク
セスが行われる。

【００４４】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００４５】まず、第１の発明について説明する。図１
は本発明の第１の発明のマイクロプロセッサが外部メモ
リから命令を読み込むための構成の一実施例を示すブロ
ック図である。なお、この図１においては、前述の従来
例の説明で参照した図15と同一の参照符号は同一又は相
当部分を示している。

【００４６】図１において、参照符号１は本発明のマイ
クロプロセッサを、２はマイクロプロセッサ１の外部に
接続された外部メモリを、３はバンクセレクタを、４は
応答回路をそれぞれ示している。

【００４７】なお、外部メモリ２はマイクロプロセッサ
１が実行する命令を格納しており、第１メモリバンク2A
及び第２メモリバンク2Bにて構成されている。また、応
答回路４は後述する如く、マイクロプロセッサ１が外部
メモリ２をアクセスする場合にマイクロプロセッサ１が
データバス11から命令を読込むタイミングを制御する。

【００４８】参照符号５はマイクロプロセッサ１内のマ
イクロプロセッサコアであり、図15に示されている従来
例のマイクロプロセッサ１に相当する。マイクロプロセ
ッサコア５からはアドレスバス10へアドレスが出力され
るが、その内の最下位ビット10A は制御回路９に入力さ
れ、最下位ビット10A 以外のアドレスバス10B はアドレ
スカウンタ６及びアドレス比較器８に入力される。ま
た、アドレスバス10は、マイクロプロセッサ１の外部に
も出力されており、最下位ビット10A がバンクセレクタ
３にも入力されている。

【００４９】制御回路９は上述のアドレスバス10の最下
位ビット10A と、マイクロプロセッサコア５及び応答回
路４から与えられる後述する如き種々の信号に応じてア
ドレスカウンタ６を制御する。

【００５０】アドレスカウンタ６は通常のフォンノイマ
ンタイプのマイクロプロセッサに必ず備えられているア
ドレスカウンタとは異なり、上述の制御回路９により制
御され、最下位ビット10A 以外のアドレスバス10B から
その値をロードして保持し、またその値を”１”だけイ
ンクリメントして保持する。このアドレスカウンタ６が
保持している値はアドレスラッチ７と接続された出力バ
ス16へ常時出力されている。

【００５１】但し、このようなカウンタは通常の一般的
なカウンタで容易に構成可能である。なお、通常のフォ
ンノイマンタイプのマイクロプロセッサには、次に処理
すべき命令のアドレスを指示するためのアドレスカウン
タが必ず備えられているが、上述のアドレスカウンタ６
はそれとは別にマイクロプロセッサコア５の外部に備え
られている。

【００５２】アドレスラッチ７は上述の制御回路９によ
り制御され、アドレスカウンタ６が出力バス16へ出力し
ている値を取り込んでラッチすると共に、ラッチしてい
る値を常時先出しバス17へ出力している。

【００５３】アドレス比較器８はマイクロプロセッサコ
ア５により制御されて最下位ビット10A 以外のアドレス
バス10B の値とアドレスラッチ７がラッチしている値と
を比較し、一致した場合にはローアクティブの先出しア
ドレスヒット信号18を出力する。なお、上述のアドレス
ラッチ７がラッチしている値は第１メモリバンク2A及び
第２メモリバンク2Bにも与えられている。

【００５４】参照符号11はデータバスであり、バンクセ
レクタ３から出力されるデータをマイクロプロセッサ１
内のマイクロプロセッサコア５に入力する。

【００５５】参照符号12はアドレスストローブ信号（以
下、AS信号という）であり、外部メモリ２をアクセスす
るためにマイクロプロセッサコア５から有効なアドレス
がアドレスバス10へ出力されたことを示す。このAS信号
12はマイクロプロセッサコア５から出力されてアドレス
比較器８及び制御回路９に入力されると共に、マイクロ
プロセッサ１外部にも出力されて応答回路４に入力され
る。

【００５６】参照符号13はデータストローブ信号（以
下、DS信号という）であり、マイクロプロセッサコア５
がデータバス11からデータ読み込み中であることを示
す。このDS信号13はマイクロプロセッサコア５から出力
され、マイクロプロセッサ１外部に出力されて応答回路
４に入力される。

【００５７】参照符号14はデータトランスファコンプリ
ート信号（以下、DC信号という）であり、メモリ２から
有効なデータがデータバス10へ出力されたことを示す。
このDC信号14は応答回路４から出力され、マイクロプロ
セッサ１内部に入力されてマイクロプロセッサコア５に
入力されると共に、制御回路９にも入力される。参照符
号15はクロック信号であり、応答回路４に入力されると
共に、マイクロプロセッサ１内部にも入力されてマイク
ロプロセッサコア５及び制御回路９に入力される。

【００５８】なお、上述の参照符号10乃至15は図15の従
来例を示すブロック図の参照符号10乃至15に相当する。
参照符号16はアドレスカウンタ６の出力バスであり、ア
ドレスカウンタ６から出力されてアドレスラッチ７に入
力される。

【００５９】参照符号17は先出しアドレスバスであり、
アドレスラッチ７から出力されてアドレス比較器８に入
力されると共に、マイクロプロセッサ１外部にも出力さ
れて第１メモリバンク2A及び第２メモリバンク2Bに入力
される。参照符号18は先出しアドレスヒット信号（以
下、 HIT信号という）であり、アドレス比較器８から出
力されて制御回路９に入力されると共に、マイクロプロ
セッサ１外部にも出力されて応答回路４に入力される。

【００６０】参照符号19は制御回路９から出力されてア
ドレスカウンタ６に入力されるカウント信号を、20は制
御回路９から出力されてアドレスカウンタ６に入力され
るロード信号をそれぞれ示している。参照符号21は先出
しアドレス出力信号（以下、PA信号という）であり、制
御回路９から出力されてアドレスラッチ７に入力される
と共に、マイクロプロセッサ１外部にも出力されて応答
回路４に入力される。参照符号22A はメモリ２の第１メ
モリバンク2Aから出力されてバンクセレクタ３に入力さ
れる第１バンク出力バスを、22B はメモリ２の第２メモ
リバンク2Bから出力されてバンクセレクタ３に入力され
る第２バンク出力バスをそれぞれ示している。

【００６１】図２は、マイクロプロセッサ１内に備えら
れている制御回路９の一構成例を示す回路図である。な
お、図２において参照符号10A, 12, 14, 15, 18, 19, 2
0, 21 は図１に示されている各構成要素と同一である。

【００６２】図２において、参照符号23, 24, 25, 26,
27はいずれも論理ゲートである。また、参照符号28はフ
リップフロップ（以下、FFという）であり、29は３ビッ
ト構成のクロック同期シフトレジスタである。

【００６３】論理ゲート23はAS信号12, HIT信号18及び
クロック信号15を入力し、出力信号30を出力する。論理
ゲート24はAS信号12及び HIT信号18を入力し、出力信号
31を出力する。

【００６４】シフトレジスタ29は本実施例では３ビット
構成になっている。その理由は、シフトレジスタ29は20
MHz(周期は50ナノ秒）のクロック信号15に同期して動作
するが、外部メモリ２のアクセスタイムが 120ナノ秒で
あるため、外部メモリ２の１回のアクセスのために３ク
ロック(150ナノ秒) の時間を確保するためである。シフ
トレジスタ29は上述のように同期信号としてクロック信
号15を入力すると共に１ビット目 (最下位ビット:LSB)
に論理ゲート24の出力信号31を入力し、１ビット目の内
容をロード信号20として出力し、３ビット目 (最上位ビ
ット:MSB)の内容を出力信号32として出力する。

【００６５】論理ゲート25は論理ゲート23の出力信号30
及びシフトレジスタ29の出力信号32を入力し、出力信号
33を出力する。FF28はDC信号14をリセット端子Ｒに、論
理ゲート25の出力信号33をセット端子Ｓにそれぞれ入力
し、出力信号34を出力端子#Q(#は反転信号を表す) から
出力する。

【００６６】論理ゲート26はFF28の出力信号34及びアド
レスバス10の最下位ビット10A を入力し、カウント信号
19を出力する。論理ゲート27はカウント信号19及びロー
ド信号20を入力し、PA信号21を出力する。

【００６７】図３は図１に示されている応答回路４の一
構成例を示す回路図である。なお図３において、参照符
号12, 13, 14, 15, 18, 21は図１に示されている各構成
要素と同一である。

【００６８】参照符号35, 36, 37, 38は論理ゲートであ
り、39, 40は遅延回路である。また、参照符号41, 42は
フリップフロップであり、43はクロック同期フリップフ
ロップ（以下、 CFFという）である。

【００６９】遅延回路39はPA信号21及びクロック信号15
を入力し、出力信号44を出力する。論理ゲート35はAS信
号12及び HIT信号18を入力し、出力信号45を出力する。
論理ゲート37はAS信号12及び HIT信号18を入力し、出力
信号46を出力する。

【００７０】遅延回路40は論理ゲート37の出力信号46及
びクロック信号15を入力し、出力信号47を出力する。FF
41は論理ゲート35の出力信号45をセット端子Ｓに、DS信
号13をリセット端子Ｒにそれぞれ入力し、出力信号48を
出力端子#Qから出力する。論理ゲート36は遅延回路39の
出力信号44及びFF41の出力信号48を入力し、出力信号49
を出力する。

【００７１】FF42は遅延回路40の出力信号47をセット端
子Ｓに、DS信号13をリセット端子Ｒにそれぞれ入力し、
出力信号50を出力端子#Qから出力する。CFF 43は論理ゲ
ート36の出力信号49をセット端子Ｓに、DS信号13をリセ
ット端子Ｒに、クロック信号15をクロック端子にそれぞ
れ入力し、出力信号51を出力端子#Qから出力する。論理
ゲート38はCFF 43の出力信号51及びFF42の出力信号50を
入力し、DC信号14を出力する。

【００７２】図４(a) は第１メモリバンク2A内の命令の
配置例を示す模式図であり、アドレス”100 ”に命令10
が、アドレス”101 ”に命令12が、アドレス”110 ”に
命令14が、アドレス”10000 ”に命令20が、アドレス”
10001 ”に命令22がそれぞれ配置されているものとす
る。

【００７３】図４(b) は第２メモリバンク2B内の命令の
配置例を示す模式図であり、アドレス”100 ”に命令11
が、アドレス”101 ”に命令13が、アドレス”110 ”に
命令15が、アドレス”10000 ”に命令21が、アドレス”
10001 ”に命令23がそれぞれ配置されているものとす
る。

【００７４】この図４(a) 及び図４(b) と前述の従来例
の図17とを比較すると、従来は最下位ビットが”０”で
あるアドレス”1000”, ”1010”, ”1100”…”10000
0”,”100010”に格納されていた命令10, 12, 14…20,
22が第１メモリバンク2Aのアドレス”100 ”, ”101
”, ”110 ”…”10000 ”, ”10001 ”にそれぞれ格
納されている。また、従来は最下位ビットが”１”であ
るアドレス”1001”, ”1011”, ”1101”…”10000
1”, ”100011”に格納されていた命令11, 13, 15…21,
23が第２メモリバンク2Bのアドレス”100 ”, ”101
”, ”110 ”…”10000”, ”10001 ”にそれぞれ格納
されている。

【００７５】従って、各データ (この場合は命令) を両
メモリバンク2A, 2Bに図４(a) 及び図４(b) に示されて
いるようにアドレスを付与して格納することにより、マ
イクロプロセッサコア５から見たアドレス (図17に示さ
れているアドレス) の最下位ビットが”０”（偶数アド
レス）であるデータ（この場合は命令10, 12, 14…20,
22) は第１メモリバンク2Aに、またマイクロプロセッサ
コア５から見たアドレスの最下位ビットが”１”（奇数
アドレス）であるデータ（この場合は命令11,13, 15…2
1, 23）は第２メモリバンク2Bにそれぞれ配置されるこ
とになる。

【００７６】このような各命令の配置状態は、マイクロ
プロセッサコア５から見た場合、図17に示されている従
来例の外部メモリ98内の命令の配置例と等価になる。

【００７７】換言すれば、両メモリバンク2A, 2Bに格納
されている各データ（この場合は命令）のマイクロプロ
セッサコア５から見たアドレスは、第１メモリバンク2A
では、各データが格納されているアドレスの最下位ビッ
トの更に下位側にビット”０”を付加した値であり、第
２メモリバンク2Bでは、各データが格納されているアド
レスの最下位ビットの更に下位側にビット”１”を付加
した値である。

【００７８】そして、マイクロプロセッサコア５から見
たアドレスの最下位ビットが”０”（偶数アドレス）で
あるデータ（この場合は命令）は、そのアドレスの最下
位ビット以外の値に等しい第１メモリバンク2Aの各アド
レスに配置されている。また、マイクロプロセッサコア
５から見たアドレスの最下位ビットが”１”（奇数アド
レス）であるデータ（この場合は命令）は、そのアドレ
スの最下位ビット以外の値に等しい第２メモリバンク2B
の各アドレスに配置されている。

【００７９】次に、上述のような構成の本発明のマイク
ロプロセッサの動作について説明する。ただし、以下の
説明においては、 HIT信号18, カウント信号19, ロード
信号20及びPA信号21はいずれも負論理であるとする。ま
ず図１に示されている第１の発明のマイクロプロセッサ
１内のアドレスカウンタ６, アドレスラッチ７, アドレ
ス比較器８及びバンクセレクタ３の動作について説明す
る。

【００８０】アドレスカウンタ６は制御回路９から与え
られるカウント信号19及びロード信号20により制御され
る。具体的には、カウント信号19の立ち下がり時点にお
いて自身の記憶内容に”１”を加算し、ロード信号20の
立ち下がり時点においてアドレスバス10の最下位ビット
10A 以外のアドレスバス10B の値を取り込んで記憶す
る。また、アドレスカウンタ６は、自身の記憶内容を常
に出力バス16上へ出力している。

【００８１】アドレスラッチ７は、PA信号21の立ち上が
り時点においてアドレスカウンタ６の記憶内容をアドレ
スカウンタ６の出力バス16を介して取り込んで記憶す
る。また、アドレスラッチ７は、自身の記憶内容を常に
先出しアドレスバス17上に出力する。

【００８２】アドレス比較器８は、AS信号12の立ち下が
り時点においてアドレスバス10から最下位ビット10A 以
外のアドレスバス10B の値と先出しアドレスバス17の値
とを比較し、比較結果が一致している場合は HIT信号18
をＬレベルにし、不一致である場合は HIT信号18をＨレ
ベルにする。また、アドレス比較器８は、AS信号12の立
ち上がり時点において HIT信号18をＨレベルにする。バ
ンクセレクタ３は、アドレスバス10の最下位ビット10A
がＬレベルである間は第１メモリバンク2Aの出力バス22
A 上のデータをデータバス11上へ出力し、Ｈレベルであ
る間は第２メモリバンク2Bの出力バス22B 上のデータを
データバス11上へ出力する。

【００８３】次に図２にその詳細な構成が示されている
本発明の第１の発明のマイクロプロセッサ１内の制御回
路９の動作について説明する。

【００８４】論理ゲート23は、AS信号12がＬレベルでか
つ HIT信号18がＬレベルでかつクロック信号15がＨレベ
ルであるという条件が成立している場合は出力信号30を
Ｈレベルにし、上述の条件が成立していない場合は出力
信号30をＬレベルにする。論理ゲート24は、AS信号12が
Ｌレベルでかつ HIT信号18がＨレベルであるという条件
が成立している場合は出力信号31をＬレベルにし、上述
の条件が成立していない場合は出力信号31をＨレベルに
する。

【００８５】シフトレジスタ29の内部の３ビットの内容
は初期状態では全てＨレベルになっている。シフトレジ
スタ29は、クロック信号15の立ち上がりの都度、３ビッ
ト目の内容を捨て、２ビット目の内容を３ビット目に送
り、１ビット目の内容を２ビット目に送り、論理ゲート
24の出力信号31の値を１ビット目に取り込むシフト動作
を行う。またシフトレジスタ29は、１ビット目の内容を
常にロード信号20として出力し、３ビット目の内容を常
に出力信号32として出力している。

【００８６】従って、論理ゲート24の出力信号31がＬレ
ベルになっている場合の１つ目のクロック信号15の立ち
上がり時点においてロード信号20はＨレベルからＬレベ
ルになり、３つ目のクロック信号15の立ち上がり時点に
おいて出力信号32がＨレベルからＬレベルになる。この
ようにして論理ゲート24の出力信号31がＨレベルに戻る
と、論理ゲート24の出力信号31がＨレベルに戻った時点
から１つ目のクロック信号15の立ち上がり時点において
ロード信号20はＬレベルからＨレベルに戻り、３つ目の
クロック信号15の立ち上がり時点において出力信号32が
ＬレベルからＨレベルに戻る。

【００８７】論理ゲート25は、論理ゲート23の出力信号
30がＨレベルまたはシフトレジスタ29の出力信号32がＬ
レベルであるという条件が成立している場合は出力信号
33をＨレベルにし、上述の条件が成立していない場合は
出力信号33をＬレベルにする。

【００８８】FF28は、論理ゲート25の出力信号33の立ち
上がり時点においてセットされて出力信号34をＬレベル
にし、DC信号14の立ち上がり時点においてリセットされ
て出力信号34をＨレベルに戻す。論理ゲート26は、FF28
の出力信号34がＬレベルでかつアドレスバス10の最下位
ビット10A がＨレベルであるという条件が成立している
場合はカウント信号19をＬレベルにし、上述の条件が成
立していない場合はカウント信号19をＨレベルにする。

【００８９】論理ゲート27は、カウント信号19がＬレベ
ルまたはロード信号20がＬレベルであるという条件が成
立している場合はPA信号21をＬレベルにし、上述の条件
が成立していない場合はPA信号21をＨレベルにする。従
って、カウント信号19がＨレベルからＬレベルになる時
点は、アドレスバス10の最下位ビット10A がＨレベルで
かつAS信号12がＬレベルでかつ HIT信号18がＬレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がり時点、及びアドレスバス10の最下位ビット10
A がＨレベルでかつAS信号12がＬレベルでかつ HIT信号
18がＨレベルであるという条件が成立している場合のク
ロック信号15の立ち上がり時点からこの立ち上がりをも
含めて数えて３つ目の立ち上がり時点である。なお、DC
信号14の立ち上がり時点においてカウント信号19はＬレ
ベルからＨレベルに戻る。

【００９０】また、ロード信号20がＨレベルからＬレベ
ルになる時点は、AS信号12がＬレベルでかつ HIT信号18
がＨレベルであるという条件が成立している場合のクロ
ック信号15の立ち上がり時点である。なお、次のクロッ
ク信号15の立ち上がり時点においてロード信号20はＬレ
ベルからＨレベルに戻る。PA信号21は、カウント信号19
及びロード信号20の両者がＨレベルである間のみＨレベ
ルになり、カウント信号19及びロード信号20のいずれか
一方でもＬレベルであればＬレベルになる。

【００９１】次に、図３にその詳細な構成が示されてい
る応答回路４の動作について説明する。遅延回路39は、
PA信号21の立ち上がり時点において出力信号44をＨレベ
ルからＬレベルにすると共にクロック信号15の立ち下が
りの回数のカウントを開始し、３つ目のクロック信号15
の立ち下がり時点において出力信号44をＬレベルからＨ
レベルに戻す。また、遅延回路39は、自身の出力信号44
がＬレベルである間にPA信号21の立ち上がりがあった場
合は、カウント数をリセットしてその時点から新たにカ
ウントを再開する。このカウント数はメモリ２のアクセ
スタイム及びクロック信号15の周波数に依存し、カウン
ト数３はメモリ２のアクセスタイムが 120ナノ秒でクロ
ック信号15の周波数が20MHz である場合の設定値の一例
である。

【００９２】なお、遅延回路39の出力信号44がＬレベル
であるということは、メモリ２がアクセス中であるとい
うこと、換言すれば、メモリ２から有効なデータが出力
されていないということを示している。

【００９３】論理ゲート35は、AS信号12がＬレベルでか
つ HIT信号18がＬレベルであるという条件が成立してい
る場合は出力信号45をＨレベルにし、上述の条件が成立
していない場合は出力信号45をＬレベルにする。FF41
は、論理ゲート35の出力信号45がＨレベルになるとセッ
トされて出力信号48をＬレベルにし、DS信号13の立ち上
がり時点においてリセットされて出力信号48をＨレベル
に戻す。

【００９４】論理ゲート36は、遅延回路39の出力信号44
がＨレベルでかつFF41の出力信号48がＬレベルであると
いう条件が成立している場合は出力信号49をＨレベルに
し、上述の条件が成立していない場合には出力信号49を
Ｌレベルにする。CFF 43は、論理ゲート36の出力信号49
がＨレベルである間のクロック信号15の立ち上がり時点
においてセットされて出力信号51をＬレベルにし、DS信
号13の立ち上がり時点においてリセットされて出力信号
51をＨレベルに戻す。

【００９５】論理ゲート37は、AS信号12がＬレベルでか
つ HIT信号18がＨレベルであるという条件が成立してい
る場合は出力信号46をＬレベルにし、上述の条件が成立
していない場合には出力信号46をＨレベルにする。

【００９６】遅延回路40は、論理ゲート37の出力信号46
がＬレベルになるとクロック信号15の立ち上がりの回数
のカウントを開始し、カウント数が５になるとクロック
信号15の立ち上がり時点において出力信号47をＨレベル
にし、次のクロック信号15の立ち下がり時点においてＬ
レベルに戻す。上述のカウント数はメモリ２のアクセス
タイム及びクロック信号15の周波数に依存し、カウント
数５はメモリ２のアクセスタイムが 120ナノ秒でクロッ
ク信号15の周波数が20MHz である場合の設定値の一例で
ある。FF42は、遅延回路40の出力信号47がＨレベルにな
るとセットされて出力信号50をＬレベルにし、DS信号13
の立ち上がり時点においてリセットされて出力信号50を
Ｈレベルに戻す。

【００９７】論理ゲート38は、CFF 43の出力信号51がＬ
レベルまたはFF42の出力信号50がＬレベルであるという
条件が成立している場合はDC信号14をＬレベルにし、上
述の条件が成立していない場合にはDC信号14をＨレベル
にする。従って、DC信号14がＨレベルからＬレベルにな
る時点は、AS信号12がＬレベルでかつ HIT信号18がＬレ
ベルであるという条件が成立している場合のクロック信
号15の立ち上がり時点からこの立ち上がりをも含めてク
ロック信号15の立ち上がりの都度、遅延回路39の出力信
号44の値を調べて遅延回路39の出力信号44がＨレベルで
あった時点、及びAS信号12がＬレベルでかつ HIT信号18
がＨレベルであるという条件が成立している場合のクロ
ック信号15の立ち上がり時点からこの立ち上がりをも含
めて数えて５つ目の立ち上がり時点である。なお、DS信
号13の立ち上がり時点においてDC信号14はＬレベルから
Ｈレベルに戻る。

【００９８】以下、本発明の第１の発明のマイクロプロ
セッサ１の動作についてその動作時の各信号の状態を示
す図５，図６，図７，図８のタイミングチャートを参照
して説明する。なお説明の便宜上、マイクロプロセッサ
コア５は一回のバスサイクルで一つの命令を読み込むも
のとし、図５, 図６, 図７, 図８に示されているよう
に、クロック信号15の各周期に番号を付与してある。ま
た、以下の説明において周期ｎのクロック信号15の立ち
上がりとは、周期ｎ−１のクロック信号15のＬレベルか
ら周期ｎのクロック信号15のＨレベルへの変化点、即ち
立ち上がりとする。

【００９９】図５は本発明の第１の発明のマイクロプロ
セッサ１がメモリ２から命令を読み込む動作の一例を説
明するためのタイミングチャートである。この図５のタ
イミングチャートでは、メモリ２の両メモリバンク2A,
2Bのアクセスタイム（アドレスが確定してから有効なデ
ータが出力されるまでの時間）がいずれも比較的長い 1
20ナノ秒であり、クロック信号15の周波数が20MHz(周期
は50ナノ秒）である場合に、シーケンシャルな命令を読
み込む動作、具体的にはアドレス”1001”の命令11, ア
ドレス”1010”の命令12, アドレス”1011”の命令13,
アドレス”1100”の命令14を順に読み込む動作が示され
ている。

【０１００】ただし、上述のアドレスはマイクロプロセ
ッサコア５から見たアドレスである。図５に示されてい
るクロック信号15の周期１からアドレス”1001”の命令
11の読み込みが行われる。

【０１０１】なお、周期１以前の動作によりアドレスカ
ウンタ６の内容は”100 ”に、アドレスラッチ７の内容
及び先出しアドレスバス17の値は”100 ”にそれぞれな
っているものとし、第１メモリバンク2Aの出力バス22A
にはデータとして命令10が、第２メモリバンク2Bの出力
バス22B にはデータとして命令11がそれぞれ出力されて
いるものとする。また、周期１以前の動作により、カウ
ント信号19, ロード信号20, PA信号21,HIT信号18及び遅
延回路39の出力信号44はいずれもＨレベルになっている
ものとする。

【０１０２】まず、周期１のクロック信号15の立ち上が
り時点において、アドレスバス10へマイクロプロセッサ
コア５からアドレス”1001”が出力される。従って、ア
ドレスバス10の最下位ビット10A はＨレベル（”１”）
になり、アドレスバス10の最下位ビット10A 以外のアド
レスバス10B は”100 ”になる。

【０１０３】バンクセレクタ３はアドレスバス10の最下
位ビット10A がＨレベルになったので、データバス11へ
第２メモリバンク2Bの出力バス22B 上のデータ（この場
合は命令11）を出力する。

【０１０４】周期１のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア５はAS信号12をＬレベ
ルにしてマイクロプロセッサコア５が有効なアドレスを
出力したことを制御回路９及び応答回路４に示す。アド
レス比較器８は、AS信号12がＬレベルになったことによ
り、アドレスバス10の最下位ビット10A 以外のアドレス
バス10B の値”100 ”と先出しアドレスバス17の値”10
0 ”とを比較する。この場合、両者が一致するため、ア
ドレス比較器８は HIT信号18をＬレベルにする。

【０１０５】周期２のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５はDS信号13をＬレベ
ルにしてデータ読み込み中であることを応答回路４に示
す。また周期２のクロック信号15の立ち上がりは、アド
レスバス10の最下位ビット10A がＨレベルでかつAS信号
12がＬレベルでかつ HIT信号18がＬレベルであるという
前述の条件が成立している場合のクロック信号15の立ち
上がりであるため、制御回路９はカウント信号19をＨレ
ベルからＬレベルにし、PA信号21もＨレベルからＬレベ
ルにする。同時に、カウント信号19がＨレベルからＬレ
ベルになったため、アドレスカウンタ６は自身の記憶内
容”100 ”に”１”を加算して”101 ”にする。

【０１０６】周期２のクロック信号15の立ち下がり時点
において、マイクロプロセッサコア５はAS信号12をＨレ
ベルに戻し、アドレス比較器８は HIT信号18をＨレベル
に戻す。

【０１０７】応答回路４は、AS信号12がＬレベルでかつ
HIT信号18がＬレベルであるという条件が成立した時点
からクロック信号15の立ち上がりの都度、遅延回路39の
出力信号44の値を調べ、遅延回路39の出力信号44がＨレ
ベルであった時点（周期２のクロック信号15の立ち上が
り時点）でDC信号14をＬレベルにしてデータバス11上に
有効なデータ（この場合は命令11）が出力されているこ
とをマイクロプロセッサコア５に示す。

【０１０８】マイクロプロセッサコア５はDC信号14がＬ
レベルになったことを検出するとデータバス11上のデー
タ（この場合は命令11）を読み込み、次のクロック信号
15の立ち上がり時点（周期３のクロック信号15の立ち上
がり時点）においてDS信号13をＨレベルに戻してデータ
の読み込みを完了したことを応答回路４に示す。

【０１０９】このDS信号13の立ち上がり時点において、
応答回路４はDC信号14をＨレベルに戻す。制御回路９
は、DC信号14の立ち上がり時点においてカウント信号19
をＨレベルに戻し、PA信号21もＨレベルに戻す。

【０１１０】アドレスラッチ７は、PA信号21の立ち上が
り時点においてアドレスカウンタ６の内容”101 ”をア
ドレスカウンタ６の出力バス16を介してラッチする。従
って、先出しアドレスバス17の値は”101 ”になる。

【０１１１】以上の周期１から２までの２周期でアドレ
ス”1001”の命令11の読み込みが完了する。次に周期３
からアドレス”1010”の命令12の読み込みが行われる。

【０１１２】周期３のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５からアドレス”101
0”がアドレスバス10上に出力される。従って、アドレ
スバス10の最下位ビット10A はＬレベル（”０”）にな
り、アドレスバス10の最下位ビット10A 以外のアドレス
バス10B は”101 ”になる。

【０１１３】バンクセレクタ３はアドレスバス10の最下
位ビット10A がＬレベルになったので、データバス11へ
第１メモリバンク2Aの出力バス22A 上のデータを出力す
る。しかし、第１メモリバンク2Aの出力バス22A 上には
まだ有効なデータは出力されておらず、従ってデータバ
ス11上にも有効なデータは出力されない。

【０１１４】周期３のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア５はAS信号12をＬレベ
ルにして有効なアドレスを出力したことを制御回路９及
び応答回路４に示す。AS信号12がＬレベルになったため
アドレス比較器８はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”101 ”と先出しアドレス
バス17の値”101 ”とを比較する。この場合、両者が一
致するため、アドレス比較器８は HIT信号18をＬレベル
にする。

【０１１５】周期４のクロック信号15の立ち上がり時点
において、マイクロプロセッサコア５はDS信号13をＬレ
ベルにしてデータ読み込み中であることを応答回路４に
示す。周期２のクロック信号15の立ち下がり時点におい
て、マイクロプロセッサコア５はAS信号12をＨレベルに
戻し、アドレス比較器８は HIT信号18をＨレベルに戻
す。先出しアドレスバス17の値が”101 ”になった時点
から 120ナノ秒後（周期５のクロック信号15がＬレベル
の間）に、第１メモリバンク2Aから出力バス22A 上に有
効なデータ（この場合は命令12）が出力され、第２メモ
リバンク2Bから出力バス22B 上に有効なデータ（この場
合は命令13）が出力される。

【０１１６】バンクセレクタ３により第１メモリバンク
2Aの出力バス22A 上のデータ（この場合は命令12）がデ
ータバス11上に出力される。応答回路４内では、PA信号
21の立ち上がり時点（周期３のクロック信号15の立ち上
がり時点）において遅延回路39の出力信号44がＬレベル
になり、周期５のクロック信号15の立ち下がり時点にお
いて遅延回路39の出力信号44がＨレベルになる。応答回
路４は、AS信号12がＬレベルでかつ HIT信号18がＬレベ
ルであるという前述の条件が成立した時点からクロック
信号15の立ち上がりの都度、遅延回路39の出力信号44の
値を調べ、遅延回路39の出力信号44がＨレベルであった
時点（周期６のクロック信号15の立ち上がり時点）でDC
信号14をＬレベルにしてデータバス11上に有効なデータ
（この場合は命令12）が出力されていることをマイクロ
プロセッサコア５に示す。

【０１１７】周期６のクロック信号15の立ち上がりは、
データバス11上に第１メモリバンク2Aからのデータ（こ
の場合は命令12）の出力が確定してから１つ目のクロッ
ク信号15の立ち上がりである。マイクロプロセッサコア
５はDC信号14がＬレベルになったことを検出するとデー
タバス11上のデータ（この場合は命令12）を読み込み、
次のクロック信号15の立ち上がり時点（周期７のクロッ
ク信号15の立ち上がり時点）においてDS信号13をＨレベ
ルに戻してデータの読み込みを完了したことを示す。

【０１１８】DS信号13の立ち上がり時点において、応答
回路４はDC信号14をＨレベルに戻す。以上の周期３から
６までの４周期においてアドレス”1010”の命令12の読
み込みが完了する。

【０１１９】以下、マイクロプロセッサコア５は、周期
７から８までの２周期においてアドレス”1011”を出力
して周期１から２までの２周期と同様の動作によりアド
レス”1011”の命令13を、周期９から12までの４周期に
おいてアドレス”1100”を出力して周期３から６までの
４周期と同様の動作によりアドレス”1100”の命令14を
それぞれ読み込む。

【０１２０】図６は本発明の第１の発明のマイクロプロ
セッサ１がメモリ２から命令を読み込む動作の他の例を
説明するためのタイミングチャートである。

【０１２１】この図６のタイミングチャートでは、メモ
リ２の両メモリバンク2A, 2Bのアクセスタイムがいずれ
も比較的長い 120ナノ秒であり、クロック信号15の周波
数が20MHz である場合に、アドレス”1001”の命令11,
アドレス”1010”の命令12,アドレス”1011”の命令13
を順に読み込む動作が示されているが、命令11の読み込
みと命令12の読み込みとの間に命令読み込みのバスサイ
クルを起動しない期間が存在する場合が示されている。

【０１２２】ただし、上述のアドレスはマイクロプロセ
ッサコア５から見たアドレスである。なお、周期１以前
の動作は上述の図５のタイミングチャートに示されてい
る動作例と同様であるとする。

【０１２３】周期１から２までの２周期において、図５
のタイミングチャート周期１から２までの２周期と同様
の動作によりマイクロプロセッサ１はアドレス”1001”
の命令11を読み込む。周期３から６までの４周期におい
てマイクロプロセッサ１は命令読み込みのバスサイクル
を起動せず、周期７からアドレス”1010”の命令12を読
み込む。

【０１２４】周期３のクロック信号15の立ち上がり時点
において先出しアドレスバス17の値が”100 ”から”10
1 ”に変化するため、先出しアドレスバス17の値が”10
1 ”になった時点から 120ナノ秒後（周期５のクロック
信号15がＬレベルの間）に、第１メモリバンク2Aから出
力バス22A 上に有効なデータ（この場合は命令12）が出
力され、第２メモリバンク2Bから出力バス22B 上に有効
なデータ（この場合は命令13）が出力される。また、周
期３のクロック信号15の立ち上がり時点においてPA信号
21がＬレベルからＨレベルになったため、応答回路４内
では遅延回路39の出力信号44がＬレベルになり、周期５
のクロック信号15の立ち下がり時点において遅延回路39
の出力信号44がＨレベルに戻る。

【０１２５】周期７のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５からアドレス”101
0”がアドレスバス10上に出力される。従って、アドレ
スバス10の最下位ビット10A はＬレベルになり、アドレ
スバス10の最下位ビット10A 以外のアドレスバス10B
は”101 ”になる。

【０１２６】バンクセレクタ３はアドレスバス10の最下
位ビット10A がＬレベルになったので、第１メモリバン
ク2Aの出力バス22A 上のデータ（この場合は命令12）を
データバス11上に出力する。

【０１２７】周期７のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア５はAS信号12をＬレベ
ルにして有効なアドレスを出力したことを制御回路９及
び応答回路４に示す。AS信号12がＬレベルになったため
アドレス比較器８はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”101 ”と先出しアドレス
バス17の値”101 ”とを比較する。この場合、両者が一
致するため、アドレス比較器８は HIT信号18をＬレベル
にする。

【０１２８】周期８のクロック信号15の立ち上がり時点
において、マイクロプロセッサコア５はDS信号13をＬレ
ベルにしてデータ読み込み中であることを応答回路４に
示す。周期８のクロック信号15の立ち下がり時点におい
て、マイクロプロセッサコア５はAS信号12をＨレベルに
戻し、アドレス比較器８は HIT信号18をＨレベルに戻
す。

【０１２９】応答回路４は、AS信号12がＬレベルでかつ
HIT信号18がＬレベルであるという前述の条件が成立し
た時点からクロック信号15の立ち上がり都度、遅延回路
39の出力信号44の値を調べ、遅延回路39の出力信号44が
Ｈレベルであった時点（周期８のクロック信号15の立ち
上がり時点）でDC信号14をＬレベルにしてデータバス11
上に有効なデータ（この場合は命令12）が出力されてい
ることをマイクロプロセッサコア５に示す。

【０１３０】周期８のクロック信号15の立ち上がりはデ
ータバス11上に第１メモリバンク2Aからのデータ（この
場合は命令12）の出力が確定してから１つ目のクロック
信号15の立ち上がりである。マイクロプロセッサコア５
はDC信号14がＬレベルになったことを検出するとデータ
バス11上のデータ（この場合は命令12）を読み込み、次
のクロック信号15の立ち上がり時点（周期９のクロック
信号15の立ち上がり時点）においてDS信号13をＨレベル
に戻してデータの読み込みを完了したことを応答回路４
に示す。

【０１３１】DS信号13の立ち上がり時点において、応答
回路４はDC信号14をＨレベルに戻す。以上の周期７から
８までの２周期においてアドレス”1010”の命令12の読
み込みが完了する。

【０１３２】以下、マイクロプロセッサコア５は、周期
９から10までの２周期においてアドレス”1011”を出力
して図５のタイミングチャート周期７から８までの２周
期と同様の動作によりアドレス”1011”の命令13を読み
込む。

【０１３３】図７は本発明の第１の発明のマイクロプロ
セッサ１がメモリ２から命令を読み込む動作の更に他の
例を説明するためのタイミングチャートである。この図
７のタイミングチャートでは、メモリ２の両メモリバン
ク2A, 2Bのアクセスタイムがいずれも比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz である場
合に、シーケンシャルでない命令を読み込む動作、具体
的にはアドレス”1011”の命令13, アドレス”100000”
の命令20, アドレス”100001”の命令21を順に読み込む
動作が示されている。

【０１３４】ただし、上述のアドレスはマイクロプロセ
ッサコア５から見たアドレスである。

【０１３５】周期１から２までの２周期において、図５
タイミングチャートのの周期７から８までの２周期と同
様の動作によりマイクロプロセッサ１はアドレス”101
1”の命令13を読み込む。周期３からマイクロプロセッ
サ１はアドレス”100000”の命令20を読み込む。

【０１３６】周期３のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５からアドレス”1000
00”がアドレスバス10上に出力される。従って、アドレ
スバス10の最下位ビット10A はＬレベルになり、アドレ
スバス10の最下位ビット10A以外のアドレスバス10B
は”10000 ”になる。

【０１３７】バンクセレクタ３はアドレスバス10の最下
位ビット10A がＬレベルになったので、データバス11へ
第１メモリバンク2Aの出力バス22A 上のデータを出力す
る。しかし、第１メモリバンク2Aの出力バス22A 上には
まだ有効なデータは出力されておらず、データバス11へ
も有効なデータは出力されない。

【０１３８】周期３のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア５はAS信号12をＬレベ
ルにして有効なアドレスを出力したことを応答回路４及
び制御回路９に示す。AS信号12がＬレベルになったため
アドレス比較器８はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”と先出しアドレ
スバス17の値”110 ”とを比較する。この場合、両者が
不一致であるため、アドレス比較器８は HIT信号18をＨ
レベルのままにして変化させない。

【０１３９】周期４のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５はDS信号13をＬレベ
ルにしてデータ読み込み中であることを応答回路４に示
す。また周期４のクロック信号15の立ち上がりは、AS信
号12がＬレベルでかつ HIT信号18がＨレベルであるとい
う前述の条件が成立している場合のクロック信号15の立
ち上がりであるため、制御回路９はロード信号20をＨレ
ベルからＬレベルにし、PA信号21もＨレベルからＬレベ
ルにする。ロード信号20がＨレベルからＬレベルになっ
たため、アドレスカウンタ６はアドレスバス10の最下位
ビット10A 以外のアドレスバス10B の値”10000 ”を取
り込んで記憶する。

【０１４０】マイクロプロセッサコア５はAS信号12を周
期４のクロック信号15の立ち下がり時点においてＨレベ
ルに戻す。

【０１４１】周期５のクロック信号15の立ち上がり時点
において制御回路９はロード信号20をＨレベルに戻し、
PA信号21もＨレベルに戻す。PA信号21の立ち上がり時点
においてアドレスラッチ７はアドレスカウンタ６の内
容”10000 ”をアドレスカウンタ６の出力バス16を介し
てラッチする。従って、先出しアドレスバス17の値は”
10000 ”になる。

【０１４２】先出しアドレスバス17の値が”110 ”にな
った時点から 120ナノ秒後（周期５のクロック信号15が
Ｌレベルの間）において、先出しアドレスバス17の値
が”10000 ”に変化するため第１メモリバンク2Aから出
力バス22A へ有効なデータ（この場合は命令14）は出力
されず、第２メモリバンク2Bから出力バス22B へも有効
なデータ（この場合は命令15）は出力されない。先出し
アドレスバス17の値が”10000 ”になった時点から 120
ナノ秒後（周期７のクロック信号15がＬレベルの間）
に、第１メモリバンク2Aから出力バス22A へ有効なデー
タ（この場合は命令20）が出力され、第２メモリバンク
2Bから出力バス22B へ有効なデータ（この場合は命令2
1）が出力される。

【０１４３】バンクセレクタ３により第１メモリバンク
2Aの出力バス22A 上のデータ（この場合は命令20）がデ
ータバス11へ出力される。応答回路４は、AS信号12がＬ
レベルでかつ HIT信号18がＨレベルであるという前述の
条件が成立している場合のクロック信号15の立ち上がり
時点からクロック信号15の立ち上がりの回数をカウント
してカウント数が５になるクロック信号15の立ち上がり
時点（周期８のクロック信号15の立ち上がり時点）にお
いてDC信号14をＬレベルにしてデータバス11へ有効なデ
ータ（この場合は命令20）が出力されていることをマイ
クロプロセッサコア５に示す。

【０１４４】周期８のクロック信号15の立ち上がりはデ
ータバス11への第１メモリバンク2Aからのデータ（この
場合は命令20）の出力が確定した時点から１つ目のクロ
ック信号15の立ち上がりである。マイクロプロセッサコ
ア５はDC信号14がＬレベルになったことを検出するとデ
ータバス11上のデータ（この場合は命令20）を読み込
み、次のクロック信号15の立ち上がり時点（周期９のク
ロック信号15の立ち上がり時点）においてDS信号13をＨ
レベルに戻してデータの読み込みを完了したことを応答
回路４に示す。

【０１４５】DS信号13の立ち上がり時点において、応答
回路４はDC信号14をＨレベルに戻す。以上の周期３から
８までの６周期においてアドレス”100000”の命令20の
読み込みが完了する。

【０１４６】以下、マイクロプロセッサコア５は、周期
９から10までの２周期においてアドレス”100001”を出
力して図５のタイミングチャートの周期１から２までの
２周期と同様の動作によりアドレス”100001”の命令21
を読み込む。

【０１４７】図８は本発明の第１の発明のマイクロプロ
セッサ１がメモリ２から命令を読み込む動作の更に他の
例を説明するためのタイミングチャートである。この図
８のタイミングチャートでは、メモリ２の両メモリバン
ク2A, 2Bのアクセスタイムがいずれも比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz である場
合に、シーケンシャルでない命令を読み込む動作、具体
的にはアドレス”1011”の命令13, アドレス”100001”
の命令21, アドレス”100010”の命令22を順に読み込む
動作が示されている。

【０１４８】ただし、上述のアドレスはマイクロプロセ
ッサコア５から見たアドレスである。周期１から２まで
の２周期において、図５のタイミングチャートの周期７
から８までの２周期と同様の動作によりマイクロプロセ
ッサ１はアドレス”1011”の命令13を読み込む。

【０１４９】周期３からマイクロプロセッサ１はアドレ
ス”100001”の命令21を読み込む。周期３のクロック信
号15の立ち上がり時点においてマイクロプロセッサコア
５からアドレスバス10へアドレス”100001”が出力され
る。従って、アドレスバス10の最下位ビット10A はＨレ
ベルになり、アドレスバス10の最下位ビット10A 以外の
アドレスバス10B は”10000 ”になる。

【０１５０】バンクセレクタ３はアドレスバス10の最下
位ビット10A がＨレベルになったので、第２メモリバン
ク2Bの出力バス22B 上のデータをデータバス11へ出力す
る。しかし、第２メモリバンク2Bの出力バス22B へはま
だ有効なデータは出力されておらず、データバス11へも
有効なデータは出力されない。

【０１５１】周期３のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア５はAS信号12をＬレベ
ルにして有効なアドレスを出力したことを制御回路９及
び応答回路４に示す。AS信号12がＬレベルになったため
アドレス比較器８はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”と先出しアドレ
スバス17の値”110 ”とを比較する。この場合、両者が
不一致であるため、アドレス比較器８は HIT信号18をＨ
レベルのままにして変化させない。

【０１５２】周期４のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５はDS信号13をＬレベ
ルにしてデータ読み込み中であることを応答回路４に示
す。また周期４のクロック信号15の立ち上がりは、AS信
号12がＬレベルでかつ HIT信号18がＨレベルであるとい
う前述の条件が成立している場合のクロック信号15の立
ち上がりであるため、制御回路９はロード信号20をＨレ
ベルからＬレベルにし、PA信号21もＨレベルからＬレベ
ルにする。

【０１５３】ロード信号20がＨレベルからＬレベルにな
ったため、アドレスカウンタ６はアドレスバス10の最下
位ビット10A 以外のアドレスバス10B の値”10000 ”を
取り込んで記憶する。マイクロプロセッサコア５はAS信
号12を周期４のクロック信号15の立ち下がり時点におい
てＨレベルに戻す。

【０１５４】周期５のクロック信号15の立ち上がり時点
において制御回路９はロード信号20をＨレベルに戻し、
PA信号21もＨレベルに戻す。PA信号21の立ち上がり時点
においてアドレスラッチ７はアドレスカウンタ６の内
容”10000 ”をアドレスカウンタ６の出力バス16を介し
てラッチする。従って、先出しアドレスバス17の値は”
10000 ”になる。

【０１５５】周期６のクロック信号15の立ち上がり時点
は、アドレスバス10の最下位ビット10A がＨレベルでか
つAS信号12がＬレベルでかつ HIT信号18がＨレベルであ
るという前述の条件が成立している場合のクロック信号
15の立ち上がり時点からこの立ち上がりをも含めて数え
て３つ目の立ち上がり時点であるため、制御回路９はカ
ウント信号19をＨレベルからＬレベルにし、PA信号21も
ＨレベルからＬレベルにする。カウント信号19がＨレベ
ルからＬレベルになったため、アドレスカウンタ６は記
憶内容”10000 ”に”１”を加算して”10001 ”にす
る。

【０１５６】先出しアドレスバス17の値が”110 ”にな
った時点から 120ナノ秒後（周期５のクロック信号15が
Ｌレベルの間）において、先出しアドレスバス17の値
が”10000 ”に変化するため第１メモリバンク2Aから出
力バス22A へデータ（この場合は命令14）は出力され
ず、第２メモリバンク2Bから出力バス22B へもデータ
（この場合は命令15）は出力されない。先出しアドレス
バス17の値が”10000 ”になった時点から 120ナノ秒後
（周期７のクロック信号15がＬレベルの間）に、第１メ
モリバンク2Aから出力バス22Aへ有効なデータ（この場
合は命令20）が出力され、第２メモリバンク2Bから出力
バス22B へ有効なデータ（この場合は命令21）が出力さ
れる。

【０１５７】バンクセレクタ３により第２メモリバンク
2Bの出力バス22B 上のデータ（この場合は命令21）がデ
ータバス11へ出力される。応答回路４は、AS信号12がＬ
レベルでかつ HIT信号18がＨレベルであるという前述の
条件が成立している場合のクロック信号15の立ち上がり
時点からクロック信号15の立ち上がりの回数をカウント
してカウント数が５になるクロック信号15の立ち上がり
時点（周期８のクロック信号15の立ち上がり時点）にお
いてDC信号14をＬレベルにしてデータバス11へ有効なデ
ータ（この場合は命令21）が出力されていることをマイ
クロプロセッサコア５に示す。

【０１５８】周期８のクロック信号15の立ち上がりはデ
ータバス11へ第１メモリバンク2Aからのデータ（この場
合は命令21）の出力が確定した時点から１つ目のクロッ
ク信号15の立ち上がりである。マイクロプロセッサコア
５はDC信号14がＬレベルになったことを検出するとデー
タバス11上のデータ（この場合は命令21）を読み込み、
次のクロック信号15の立ち上がり時点（周期９のクロッ
ク信号15の立ち上がり時点）においてDS信号13をＨレベ
ルに戻してデータの読み込みを完了したことを応答回路
４に示す。

【０１５９】DS信号13の立ち上がり時点において、応答
回路４はDC信号14をＨレベルに戻す。以上の周期３から
８までの６周期においてアドレス”100001”の命令21の
読み込みが完了する。

【０１６０】以下、マイクロプロセッサコア５は、周期
９から12までの４周期においてアドレス”100010”を出
力して図５のタイミングチャートの周期３から６までの
４周期と同様の動作によりアドレス”100010”の命令22
を読み込む。

【０１６１】上述の図５のタイミングチャートに示され
ているように、本発明の第１の発明によるマイクロプロ
セッサ１がクロック信号15の周波数20MHz でアクセスタ
イム120ナノ秒のメモリ２から命令をシーケンシャルに
読み込む場合、第１メモリバンク2Aからの命令読み込み
（アドレスの最下位ビットが”０”である場合）は４周
期(200ナノ秒）で、第２メモリバンク2Bからの命令読み
込み（アドレスの最下位ビットが”１”である場合）は
２周期(100ナノ秒）でそれぞれ読み込む。

【０１６２】ただし、図６のタイミングチャートに示さ
れているように、第２メモリバンク2Bからの命令読み込
みのバスサイクルと第１メモリバンク2Aからの命令読み
込みのバスサイクルとの間に命令読み込みを行わない周
期が１周期存在する場合、第１メモリバンク2Aからの命
令読み込みは３周期(150ナノ秒）で、第２メモリバンク
2Bからの命令読み込みのバスサイクルと第１メモリバン
ク2Aからの命令読み込みのバスサイクルとの間に命令読
み込みを行わない周期が２周期以上存在する場合、第１
メモリバンク2Aからの命令読み込みは２周期(100ナノ
秒）でそれぞれ読み込む。

【０１６３】また、図７及び図８のタイミングチャート
に示されているように、本発明の第１の発明によるマイ
クロプロセッサ１がシーケンシャルではない命令を読み
込む場合、第１メモリバンク2Aからの命令読み込み、第
２メモリバンク2Bからの命令読み込み共に６周期(300ナ
ノ秒）で行う。

【０１６４】なお、上述の第１の発明では、アドレスカ
ウンタ６はAS信号12がＬレベルでかつ HIT信号18がＨレ
ベルであるという条件が成立している場合のクロック信
号15の立ち上がり時点においてアドレスバス10の最下位
ビット10A 以外のアドレスバス10B の値を取り込んで記
憶し、アドレスバス10の最下位ビット10A がＨレベルで
かつAS信号12がＬレベルでかつ HIT信号18がＬレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がり時点において自身の記憶内容に”１”を加算
することにより、記憶内容の全ビットの値を出力バス16
に出力する構成とされている。しかし、アドレスカウン
タ６をAS信号12がＬレベルでかつ HIT信号18がＨレベル
であるという条件が成立している場合のクロック信号15
の立ち上がり時点においてアドレスバス10の全ビットの
値を取り込んで記憶し、AS信号12がＬレベルでかつ HIT
信号18がＬレベルであるという条件が成立している場合
のクロック信号15の立ち上がり時点において自身の記憶
内容に”１”を加算することにより、記憶内容の最下位
ビット以外の値を出力バス16に出力する構成としても同
様の効果が得られる。

【０１６５】次に本発明の第２の発明について説明す
る。図９は本発明の第２の発明のマイクロプロセッサが
外部メモリから命令を読み込むための構成の一実施例を
示すブロック図である。なお、この図９においては、前
述の従来例の説明で参照した図15と同一の参照符号は同
一又は相当部分を示している。

【０１６６】図９において、参照符号52は本発明の第２
の発明のマイクロプロセッサを、53は応答回路を、 54A
は第１メモリバンク用のアドレスラッチを、 54Bは第２
メモリバンク用のアドレスラッチをそれぞれ示してい
る。また参照符号2, 2A, 2B, 3, 22A, 22Bは図１に示さ
れている第１の発明の各要素と同一要素である。

【０１６７】マイクロプロセッサコア５からはアドレス
バス10へアドレスが出力されるが、その内の最下位ビッ
ト10A は制御回路59及びアドレスラッチセレクタ57に入
力され、最下位ビット10A 以外のアドレスバス10B はア
ドレスカウンタ55及びアドレス比較器58に入力される。
また、アドレスバス10は、マイクロプロセッサ１の外部
にも出力されており、最下位ビット10A がバンクセレク
タ３にも入力されている。

【０１６８】制御回路59は上述のアドレスバス10の最下
位ビット10A と、マイクロプロセッサコア５及び応答回
路53から与えられる後述する如き種々の信号に応じてア
ドレスカウンタ55, アドレスラッチ56A, 56B, 54A, 54B
及びアドレスラッチセレクタ57を制御する。

【０１６９】アドレスカウンタ55は通常のフォンノイマ
ンタイプのマイクロプロセッサに必ず備えられているア
ドレスカウンタとは異なり、上述の制御回路59により制
御され、ロード信号63が与えられた場合は最下位ビット
10A 以外のアドレスバス10Bからその値をロードして保
持し、またカウント信号62が与えられた場合はその値
を”１”だけインクリメントして保持する。このアドレ
スカウンタ55が保持している値はアドレスラッチ56A, 5
6B及び54A, 54Bへ出力されている。

【０１７０】但し、このようなカウンタは通常の一般的
なカウンタで容易に構成可能である。なお、通常のフォ
ンノイマンタイプのマイクロプロセッサには、次に処理
すべき命令のアドレスを指示するためのアドレスカウン
タが必ず備えられているが、上述のアドレスカウンタ55
はそれとは別にマイクロプロセッサコア５の外部に備え
られている。

【０１７１】アドレスラッチ56A は偶数用であり、同56
B は奇数用である。即ち、アドレスラッチ56A はアドレ
スカウンタ55から出力されるアドレスの内の偶数アドレ
スを制御回路59の制御によりラッチし、アドレスラッチ
56B はアドレスカウンタ55から出力されるアドレスの内
の奇数アドレスを制御回路59の制御によりラッチする。

【０１７２】参照符号11はデータバスであり、バンクセ
レクタ３から出力されるデータをマイクロプロセッサ52
内のマイクロプロセッサコア５に入力する。参照符号12
はアドレスストローブ信号（以下、AS信号という）であ
り、マイクロプロセッサコア５から有効なアドレスがア
ドレスバス10へ出力されたことを示す。このAS信号12は
マイクロプロセッサコア５から出力されてアドレス比較
器58及び制御回路59に入力されると共に、マイクロプロ
セッサ52外部にも出力されて応答回路53に入力される。

【０１７３】参照符号13はデータストローブ信号（以
下、DS信号という）であり、マイクロプロセッサコア５
がデータバス11からデータ読み込み中であることを示
す。このDS信号13はマイクロプロセッサコア５から出力
され、マイクロプロセッサ52外部に出力されて応答回路
53に入力される。

【０１７４】参照符号14はデータトランスファコンプリ
ート信号（以下、DC信号という）であり、メモリ２から
有効なデータがデータバス10へ出力されたことを示す。
このDC信号14は応答回路53から出力され、マイクロプロ
セッサ52内部に入力されてマイクロプロセッサコア５に
入力されると共に、制御回路59にも入力される。参照符
号15はクロック信号であり、応答回路53に入力されると
共に、マイクロプロセッサ52内部にも入力されてマイク
ロプロセッサコア５及び制御回路59に入力される。な
お、上述の参照符号10乃至15は図15の従来例を示すブロ
ック図の参照符号10乃至15に相当する。

【０１７５】参照符号60は先出しアドレスバスであり、
アドレスカウンタ55から出力されて偶数アドレス用のア
ドレスラッチ56A 及び奇数アドレス用のアドレスラッチ
56Bに入力されると共に、マイクロプロセッサ52外部に
出力されて第１メモリバンク用のアドレスラッチ54A 及
び第２メモリバンク用のアドレスラッチ54B にも入力さ
れる。参照符号61は先出しアドレスヒット信号（以下、
HIT信号という）であり、アドレス比較器58から出力さ
れて制御回路59に入力されると共に、マイクロプロセッ
サ52外部にも出力されて応答回路53に入力される。

【０１７６】参照符号62は制御回路59から出力されてア
ドレスカウンタ55に入力されるカウント信号を、63は制
御回路59から出力されてアドレスカウンタ55に入力され
るロード信号をそれぞれ示している。

【０１７７】参照符号64A は偶数アドレス用の先出しア
ドレス出力信号（以下、 PAA信号という）であり、制御
回路59から出力されて偶数アドレス用のアドレスラッチ
56Aに入力されると共に、マイクロプロセッサ52外部に
も出力されて第１メモリバンク用のアドレスラッチ54A
に入力される。

【０１７８】参照符号64B は奇数アドレス用の先出しア
ドレス出力信号（以下、 PAB信号という）であり、制御
回路59から出力されて奇数アドレス用のアドレスラッチ
56Bに入力されると共に、マイクロプロセッサ52外部に
も出力されて第２メモリバンク用のアドレスラッチ54B
に入力される。

【０１７９】参照符号65A は偶数アドレス用のアドレス
ラッチ56A の出力バスであり、アドレスラッチセレクタ
57に入力されている。また、 65Bは奇数アドレス用アド
レスラッチ56B の出力バスでであり、アドレスラッチセ
レクタ57に入力される。参照符号66はアドレスラッチセ
レクタ57の出力バスであり、アドレス比較器58に入力さ
れる。参照符号67A はメモリ２の第１メモリバンク用の
アドレスラッチ54A から出力されて第２メモリバンク2B
に入力される出力バスであり、 67Bは第２メモリバンク
用のアドレスラッチ54B から出力されて第２メモリバン
ク2Bに入力される出力バスである。

【０１８０】図10は、マイクロプロセッサ52内に備えら
れている制御回路59の一構成例を示す回路図である。な
お、図10において参照符号10A, 12, 14, 15, 61, 62, 6
3, 64A, 64B は図１に示されている各構成要素と同一で
ある。

【０１８１】図10において、参照符号68, 69, 70, 71,
72, 73, 74, 75はいずれも論理ゲートである。また、参
照符号77, 78はフリップフロップ（以下、FFという）で
あり、76は３ビット構成のクロック同期シフトレジスタ
である。

【０１８２】論理ゲート68はAS信号12, HIT信号61及び
クロック信号15を入力し、出力信号79を出力する。論理
ゲート69はAS信号12及び HIT信号61を入力し、出力信号
80を出力する。

【０１８３】シフトレジスタ76は本実施例では３ビット
構成になっている。その理由は、シフトレジスタ29は20
MHz(周期は50ナノ秒）のクロック信号15に同期して動作
するが、外部メモリ２のアクセスタイムが 120ナノ秒で
あるため、外部メモリ２の１回のアクセスのために３ク
ロック(150ナノ秒) の時間を確保するためである。

【０１８４】シフトレジスタ76は同期信号としてクロッ
ク信号15を入力すると共に１ビット目 (最下位ビット:L
SB) に論理ゲート69の出力信号80を入力し、１ビット目
の内容をロード信号63として出力し、３ビット目 (最上
位ビット:MSB) の内容を出力信号81として出力する。FF
77はDC信号14をリセット端子Ｒに、論理ゲート68の出力
信号79をセット端子Ｓにそれぞれ入力し、出力端子#Q(#
は反転信号を表す) から出力信号82を出力する。FF78は
DC信号14をリセット端子Ｒに、シフトレジスタ76の出力
信号81をセット端子Ｓにそれぞれ入力し、出力端子#Qか
ら出力信号83を出力する。

【０１８５】論理ゲート70はアドレスバス10の最下位ビ
ット10A 及びFF77の出力信号82を入力し、出力信号84を
出力する。論理ゲート71はFF77の出力信号82及びFF78の
出力信号83を入力し、出力信号85を出力する。

【０１８６】論理ゲート72は論理ゲート70の出力信号84
及びFF78の出力信号83を入力し、カウント信号62を出力
する。論理ゲート73は論理ゲート71の出力信号85及びロ
ード信号63を入力し、出力信号86を出力する。

【０１８７】論理ゲート74はアドレスバス10の最下位ビ
ット10A 及び論理ゲート73の出力信号86を入力し、 PAA
信号64A を出力する。論理ゲート75はアドレスバス10の
最下位ビット10A 及び論理ゲート73の出力信号86を入力
し、 PBB信号64B を出力する。

【０１８８】図11は図９に示されている応答回路53の一
構成例を示す回路図である。なお図11において、参照符
号12, 13, 14, 15, 16は図９に示されている各構成要素
と同一である。

【０１８９】参照符号87、88、89は論理ゲートであり、
90は遅延回路である。また、参照符号91, 92はフリップ
フロップ（以下、FFという）である。論理ゲート87はAS
信号12, HIT信号61及びクロック信号15を入力し、出力
信号93を出力する。

【０１９０】FF91は論理ゲート87の出力信号93をセット
端子Ｓに、DS信号13をリセット端子Ｒにそれぞれ入力
し、出力端子#Qから出力信号94を出力する。論理ゲート
88はAS信号12及び HIT信号61を入力し、出力信号95を出
力する。遅延回路90は論理ゲート88の出力信号95及びク
ロック信号15を入力し、出力信号96を出力する。

【０１９１】FF92は遅延回路90の出力信号96をセット端
子Ｓに、DS信号13をリセット端子Ｒにそれぞれ入力し、
出力端子#Qから出力信号97を出力する。論理ゲート89は
FF91の出力信号94及びFF92の出力信号97を入力し、DC信
号14を出力する。

【０１９２】図13は本発明の第２の発明のマイクロプロ
セッサ52がメモリ２から命令を読み込む動作の他の例を
説明するためのタイミングチャートである。この図13の
タイミングチャートでは、メモリ２の両メモリバンク2
A, 2Bのアクセスタイムがいずれも 120ナノ秒であり、
クロック信号15の周波数が20MHz である場合に、アドレ
ス”1011”の命令13, アドレス”100000”の命令20を順
に読み込む動作が示されている。ただし、上述のアドレ
スはマイクロプロセッサコア５から見たアドレスであ
る。

【０１９３】図14は本発明の第２の発明のマイクロプロ
セッサ52がメモリ２から命令を読み込む動作の更に他の
例を説明するためのタイミングチャートである。この図
14のタイミングチャートでは、メモリ２の両メモリバン
ク2A, 2Bのアクセスタイムがいずれも 120ナノ秒であ
り、クロック信号15の周波数が20MHz である場合に、ア
ドレス”1011”の命令13, アドレス”100001”の命令21
を順に読み込む動作が示されている。ただし、上述のア
ドレスはマイクロプロセッサコア５から見たアドレスで
ある。

【０１９４】なお、メモリ２の第１メモリバンク2A内の
命令の配置は、図４(a) に示されている実施例１の場合
と同様に、アドレス”100 ”に命令10が、アドレス”10
1 ”に命令12が、アドレス”110 ”に命令14が、アドレ
ス”10000 ”に命令20が、アドレス”10001 ”に命令22
がそれぞれ配置されているものとする。また、メモリ２
の第２メモリバンク2B内の命令の配置は、図４(b) に示
されている実施例１の場合と同に様、アドレス”100 ”
に命令11が、アドレス”101 ”に命令13が、アドレス”
110 ”に命令15が、アドレス”10000 ”に命令21が、ア
ドレス”10001 ”に命令23がそれぞれ配置されているも
のとする。

【０１９５】マイクロプロセッサコア５から見たアドレ
スの最下位ビットが”０”（偶数アドレス）であるデー
タ（この場合は命令）は、マイクロプロセッサコア５か
ら見たアドレスの最下位ビット以外の値に等しい第１メ
モリバンク2Aの各アドレスに配置されている。また、マ
イクロプロセッサコア５から見たアドレスの最下位ビッ
トが１（奇数アドレス）であるデータ（この場合は命
令）は、マイクロプロセッサコア５から見たアドレスの
最下位ビット以外の値に等しい第２メモリバンク2Bの各
アドレスに配置されている。

【０１９６】このような各命令の配置状態は、マイクロ
プロセッサコア５から見た場合、図17に示されている従
来例の外部メモリ98内の命令の配置例と等価になる。

【０１９７】次に動作について説明する。ただし、以下
の説明においては、 HIT信号61, カウント信号62, ロー
ド信号63, PAA信号64A 及び PAB信号64B はいずれも負
論理であるとする。

【０１９８】まず図９に示されている第２の発明のマイ
クロプロセッサ52内のアドレスカウンタ55, 偶数アドレ
ス用のアドレスラッチ56A, 奇数アドレス用のアドレス
ラッチ56B, アドレスラッチセレクタ57, アドレス比較
器58, 第１メモリバンク用のアドレスラッチ54A, 第２
メモリバンク用のアドレスラッチ54B 及びバンクセレク
タ３の動作について説明する。

【０１９９】アドレスカウンタ55は、カウント信号62の
立ち下がり時点において自身の記憶内容に”１”を加算
し、ロード信号63の立ち下がり時点においてアドレスバ
ス10から最下位ビット10A 以外のアドレスバス10B の値
を取り込んで記憶する。また、アドレスカウンタ55は、
自身の記憶内容を常に先出しアドレスバス60へ出力す
る。偶数アドレス用のアドレスラッチ56A は、 PAA信号
64A の立ち上がり時点においてアドレスカウンタ55の記
憶内容を先出しアドレスバス60を介して取り込んで記憶
する。また、偶数アドレス用のアドレスラッチ56A は、
自身の記憶内容を常に出力バス65A へ出力する。

【０２００】奇数アドレス用のアドレスラッチ56B は、
PAB信号64B の立ち上がり時点においてアドレスカウン
タ55の記憶内容を先出しアドレスバス60を介して取り込
んで記憶する。また、奇数アドレス用のアドレスラッチ
56B は、自身の記憶内容を常に出力バス65B へ出力す
る。アドレスラッチセレクタ57は、アドレスバス10の最
下位ビッ10A がＬレベルである間は偶数アドレス用のア
ドレスラッチ56A の出力バス65A 上の値を出力バス66へ
出力し、Ｈレベルである間は奇数アドレス用アドレスラ
ッチ56B の出力バス65B 上の値を出力バス66へ出力す
る。

【０２０１】アドレス比較器58は、AS信号12の立ち下が
り時点においてアドレスバス10から最下位ビット10A 以
外のアドレスバス10B の値とアドレスラッチセレクタ57
の出力バス66上の値とを比較し、比較結果が一致してい
る場合は HIT信号61をＬレベルにし、不一致である場合
は HIT信号61をＨレベルにする。また、アドレス比較器
58は、AS信号12の立ち上がり時点において HIT信号61を
Ｈレベルにする。第１メモリバンク用のアドレスラッチ
54A は、 PAA信号64A の立ち上がり時点において先出し
アドレスバス60上の値を取り込んで記憶する。また、第
１メモリバンク用のアドレスラッチ54A は、自身の記憶
内容を常に第１メモリバンク用のアドレスラッチ54A の
出力バス67A へ出力する。

【０２０２】第２メモリバンク用のアドレスラッチ54B
は、 PAB信号64B の立ち上がり時点において先出しアド
レスバス60上の値を取り込んで記憶する。また、第２メ
モリバンク用のアドレスラッチ54B は、自身の記憶内容
を常に第２メモリバンク用のアドレスラッチ54B の出力
バス67B へ出力する。

【０２０３】結局、偶数アドレス用のアドレスラッチ56
A と第１メモリバンク用のアドレスラッチ54A とは常に
同じ値を記憶していることになる。また、奇数アドレス
用のアドレスラッチ56B と第２メモリバンク用のアドレ
スラッチ54B とも常に同じ値を記憶していることにな
る。バンクセレクタ３は、アドレスバス10の最下位ビッ
ト10A がＬレベルである間は第１メモリバンク2Aの出力
バス22A 上のデータをデータバス11へ出力し、Ｈレベル
である間は第２メモリバンク2Bの出力バス22B 上のデー
タをデータバス11へ出力する。

【０２０４】次に図９に示されている本発明の第２の発
明のマイクロプロセッサ52内の制御回路59の動作につい
て図10を参照して説明する。

【０２０５】論理ゲート68はAS信号12がＬレベルでかつ
HIT信号61がＬレベルでかつクロック信号15がＨレベル
であるという条件が成立している場合は出力信号79をＨ
レベルにし、上述の条件が成立していない場合には出力
信号79をＬレベルにする。論理ゲート69は、AS信号12が
Ｌレベルでかつ HIT信号61がＨレベルであるという条件
が成立している場合は出力信号80をＬレベルにし、上述
の条件が成立していない場合には出力信号80をＨレベル
にする。

【０２０６】シフトレジスタ76の内部の３ビットの内容
は初期状態では全てＨレベルになっている。シフトレジ
スタ76は、クロック信号15の立ち上がりの都度、３ビッ
ト目の内容を捨て、２ビット目の内容を３ビット目に送
り、１ビット目の内容を２ビット目に送り、論理ゲート
69の出力信号80の値を１ビット目に取り込むシフト動作
を行う。またシフトレジスタ76は、１ビット目の内容を
常にロード信号63として出力し、３ビット目の内容を常
に出力信号81として出力している。

【０２０７】従って、論理ゲート69の出力信号80がＬレ
ベルになっている場合の１つ目のクロック信号15の立ち
上がり時点においてロード信号63はＨレベルからＬレベ
ルになり、３つ目のクロック信号15の立ち上がり時点に
おいて出力信号81がＨレベルからＬレベルになる。この
ようにして論理ゲート69の出力信号80がＨレベルに戻る
と、論理ゲート69の出力信号80がＨレベルに戻った時点
から１つ目のクロック信号15の立ち上がり時点において
ロード信号63はＬレベルからＨレベルに戻り、３つ目の
クロック信号15の立ち上がり時点において出力信号81が
ＬレベルからＨレベルに戻る。

【０２０８】FF77は、論理ゲート68の出力信号79の立ち
上がり時点においてセットされて出力信号82をＬレベル
にし、DC信号14の立ち上がり時点においてリセットされ
て出力信号82をＨレベルに戻す。FF78は、シフトレジス
タ76の出力信号81の立ち下がり時点においてセットされ
て出力信号83をＬレベルにし、DC信号14の立ち上がり時
点においてリセットされて出力信号83をＨレベルに戻
す。

【０２０９】論理ゲート70はアドレスバス10の最下位ビ
ット10A がＬレベルでかつFF77の出力信号82がＬレベル
であるという条件が成立している場合は出力信号84をＬ
レベルにし、上述の条件が成立していない場合には出力
信号84をＨレベルにする。

【０２１０】論理ゲート71はFF77の出力信号82がＬレベ
ルまたはFF78の出力信号83がＬレベルであるという条件
が成立している場合は出力信号85をＬレベルにし、上述
の条件が成立していない場合には出力信号85をＨレベル
にする。論理ゲート72は論理ゲート70の出力信号84がＬ
レベルまたはFF78の出力信号83がＬレベルであるという
条件が成立している場合はカウント信号62をＬレベルに
し、上述の条件が成立していない場合にはカウント信号
62をＨレベルにする。

【０２１１】論理ゲート73は、論理ゲート71の出力信号
83がＬレベルまたはロード信号63がＬレベルであるとい
う条件が成立している場合は出力信号86をＬレベルに
し、上述の条件が成立していない場合には出力信号86を
Ｈレベルにする。論理ゲート74は、論理ゲート73の出力
信号86がＬレベルでかつアドレスバス10の最下位ビット
10A がＬレベルであるという条件が成立している場合は
PAA信号64A をＬレベルにし、上述の条件が成立してい
ない場合には PAA信号64A をＨレベルにする。

【０２１２】論理ゲート75は、論理ゲート73の出力信号
86がＬレベルでかつアドレスバス10の最下位ビット10A
がＨレベルであるという条件が成立している場合は PAB
信号64B をＬレベルとし、上述の条件が成立していない
場合には PAB信号64B をＨレベルにする。

【０２１３】従って、カウント信号62がＨレベルからＬ
レベルになる時点は、アドレスバス10の最下位ビット10
A がＬレベルでかつAS信号12がＬレベルでかつ HIT信号
61がＬレベルであるという条件が成立している場合のク
ロック信号15の立ち上がり時点、及びAS信号12がＬレベ
ルでかつ HIT信号61がＨレベルであるという条件が成立
している場合のクロック信号15の立ち上がり時点からこ
の立ち上がりをも含めて数えて３つ目の立ち上がり時点
であある。なお、カウント信号62は、DC信号14の立ち上
がり時点においてＬレベルからＨレベルに戻る。

【０２１４】また、ロード信号63がＨレベルからＬレベ
ルになる時点は、AS信号12がＬレベルでかつ HIT信号61
がＨレベルであるという条件が成立している場合のクロ
ック信号15の立ち上がり時点である。なお、次のクロッ
ク信号15の立ち上がり時点において、ロード信号63はＬ
レベルからＨレベルに戻る。

【０２１５】PAA信号64A は、アドレスバス10の最下位
ビット10A がＬレベルでかつAS信号12がＬレベルでかつ
HIT信号61がＬレベルであるという条件が成立している
場合のクロック信号15の立ち上がり時点でＨレベルから
Ｌレベルになり、次のDC信号14の立ち上がり時点におい
てＬレベルからＨレベルに戻る。また、 PAA信号64A
は、アドレスバス10の最下位ビット10A がＬレベルでか
つAS信号12がＬレベルでかつ HIT信号61がＨレベルであ
るという条件が成立している場合のクロック信号15の立
ち上がり時点でＨレベルからＬレベルになり、次のクロ
ック信号15の立ち上がり時点でＬレベルからＨレベルに
戻り、更に次のクロック信号15の立ち上がり時点でＨレ
ベルからＬレベルになり、次のDC信号14の立ち上がり時
点においてPAA信号64A はＬレベルからＨレベルに戻
る。

【０２１６】PAB信号64B は、アドレスバス10の最下位
ビット10A がＨレベルでかつAS信号12がＬレベルでかつ
HIT信号61がＬレベルであるという条件が成立している
場合のクロック信号15の立ち上がり時点でＨレベルから
Ｌレベルになり、次のDC信号14の立ち上がり時点におい
てＬレベルからＨレベルに戻る。また、 PAB信号６４Ｂ
は、アドレスバス１０の最下位ビット10A がＨレベルで
かつAS信号12がＬレベルでかつ HIT信号61がＨレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がり時点でＨレベルからＬレベルになり、次のク
ロック信号15の立ち上がり時点でＬレベルからＨレベル
に戻り、更に次のクロック信号15の立ち上がり時点でＨ
レベルからＬレベルになり、次のDC信号14の立ち上がり
時点においてPAB信号64B はＬレベルからＨレベルに戻
る。

【０２１７】次に、図９に示されている応答回路53の動
作について図11を参照して説明する。

【０２１８】論理ゲート87は、AS信号12がＬレベルでか
つ HIT信号61がＬレベルでかつクロック信号15がＨレベ
ルであるという条件が成立している場合は出力信号93を
Ｈレベルにし、上述の条件が成立していない場合には出
力信号93をＬレベルにする。FF91は、論理ゲート87の出
力信号93がＨレベルになるとセットされて出力信号94を
Ｌレベルにし、DS信号13の立ち上がり時点においてリセ
ットされて出力信号94をＨレベルに戻す。

【０２１９】論理ゲート88は、AS信号12がＬレベルでか
つ HIT信号61がＨレベルであるという条件が成立してい
る場合は出力信号95をＬレベルにし、上述の条件が成立
していない場合には出力信号95をＨレベルにする。遅延
回路90は、論理ゲート88の出力信号95がＬレベルになる
とクロック信号15の立ち上がりの回数のカウントを開始
し、カウント数が５になるクロック信号15の立ち上がり
時点において出力信号96をＨレベルにし、次のクロック
信号15の立ち下がり時点においてＬレベルに戻す。

【０２２０】FF92は遅延回路90の出力信号96がＨレベル
になるとセットされて出力信号97をＬレベルにし、DS信
号13の立ち上がり時点においてリセットされて出力信号
97をＨレベルに戻す。論理ゲート89は、FF91の出力信号
94がＬレベルまたはFF92の出力信号97がＬレベルである
という条件が成立している場合はDC信号14をＬレベルに
し、上述の条件が成立していない場合にはDC信号14をＨ
レベルにする。

【０２２１】従って、DC信号14がＨレベルからＬレベル
になる時点は、AS信号12がＬレベルでかつ HIT信号61が
Ｌレベルであるという条件が成立している場合のクロッ
ク信号15の立ち上がり時点、及びAS信号12がＬレベルで
かつ HIT信号61がＨレベルであるという条件が成立して
いる場合のクロック信号15の立ち上がり時点からこの立
ち上がりをも含めて数えて５つ目の立ち上がり時点であ
る。なお、DS信号13の立ち上がり時点においてDC信号14
はＬレベルからＨレベルに戻る。応答回路53の構成はメ
モリ２のアクセスタイム及びクロック信号15の周波数に
依存し、上述の構成はメモリ２のアクセスタイムが 120
ナノ秒でクロック信号15の周波数が20MHz である場合の
構成の一例である。

【０２２２】以下、図12, 図13, 図14のタイミングチャ
ートに示されている本発明の第２の発明のマイクロプロ
セッサ52の動作について説明する。なお、説明の便宜
上、マイクロプロセッサコア５は一回のバスサイクルで
一つの命令を読み込むものとし、図12, 図13, 図14に示
されているように、クロック信号15の各周期に番号を付
与してある。また、以下の説明において周期ｎのクロッ
ク信号15の立ち上がりとは、周期ｎ−１のクロック信号
15のＬレベルから周期ｎのクロック信号15のＨレベルへ
の変化点、即ち立ち上がりとする。

【０２２３】図12は本発明の第２の発明のマイクロプロ
セッサ52がメモリ２から命令を読み込む動作の一例を説
明するためのタイミングチャートである。この図12のタ
イミングチャートでは、メモリ２の両メモリバンク2A,
2Bのアクセスタイム（アドレスが確定してから有効なデ
ータが出力されるまでの時間）がいずれも 120ナノ秒で
あり、クロック信号15の周波数が20MHz(周期は50ナノ
秒)である場合に、シーケンシャルな命令を読み出す動
作、具体的にはアドレス”1001”の命令11, アドレス”
1010”の命令12, アドレス”1011”の命令13, アドレ
ス”1100”の命令14を順に読み込む動作が示されてい
る。

【０２２４】ただし、上述のアドレスはマイクロプロセ
ッサコア５から見たアドレスである。周期１からアドレ
ス”1001”の命令11の読み込が行われる。

【０２２５】なお、周期１以前の動作によりアドレスカ
ウンタ55の内容及び先出しアドレスバス60の値はずれ
も”101 ”になっているものとし、ロード信号63, PAB
信号64B 及びに示されている HIT信号61はＨレベルにな
っているものとする。

【０２２６】また周期１以前の動作により、奇数アドレ
ス用のアドレスラッチ56B 及び第２メモリバンク用のア
ドレスラッチ54B の内容は”100 ”になっており、これ
が出力バス67B へ出力されて第２メモリバンク2Bはアク
セス中であるものとする。

【０２２７】更に周期１以前の動作により、周期１のク
ロック信号15の立ち上がり時点においてカウント信号62
及び PAA信号64A はＬレベルからＨレベルになり、遇数
アドレス用のアドレスラッチ56A 及び第１メモリバンク
用のアドレスラッチ54A に先出しアドレス60の値”101
”を取り込んで記憶するものとする。

【０２２８】まず、周期１のクロック信号15の立ち上が
り時点において、アドレスバス10へマイクロプロセッサ
コア５からアドレス”1001”が出力される。従って、ア
ドレスバス10の最下位ビット10A はＨレベルになり、ア
ドレスバス10の最下位ビット10A 以外のアドレスバス10
B は”100 ”になる。

【０２２９】バンクセレクタ３はアドレスバス10の最下
位ビット10A がＨレベルになったので、第２メモリバン
ク2Bの出力バス22B 上のデータをデータバス11へ出力す
る。しかし、第２メモリバンク2Bの出力バス22B にはま
だ有効なデータは出力されておらず、データバス11へは
有効なデータは出力されない。また、アドレスラッチセ
レクタ57はアドレスバス10の最下位ビット10A がＨレベ
ルになったので、奇数アドレス用のアドレスラッチ56B
の内容”100 ”を奇数アドレス用のアドレスラッチ56B
の出力バス65B を介して出力バス66へ出力する。

【０２３０】周期１のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア５はAS信号12をＬレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。アドレス比較器58は、AS信号12が
Ｌレベルになったことにより、アドレスバス10の最下位
ビット10A 以外のアドレスバス10B の値”100 ”とアド
レスラッチセレクタ57の出力バス66上の値”100 ”とを
比較する。この場合、両者が一致するため、アドレス比
較器58は HIT信号61をＬレベルにする。

【０２３１】周期１のクロック信号15がＬレベルの間に
第２メモリバンク2Bから有効なデータ（この場合は命令
11）が第２メモリバンク2Bの出力バス22B へ出力され、
バンクセレクタ３により、データバス11へ有効なデータ
（この場合は命令11）が出力される。第２メモリバンク
2Bから有効なデータ（この場合は命令11）が第２メモリ
バンク2Bの出力バス22B へ出力される時点は、周期１以
前の動作により奇数アドレス用のアドレスラッチ56B 及
び第２メモリバンク用のアドレスラッチ54B が値”100
”を取り込んで記憶した時点から 120ナノ秒後にあた
る。

【０２３２】周期２のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５はDS信号13をＬレベ
ルにしてデータ読み込み中であることを応答回路53に示
す。また周期２のクロック信号15の立ち上がりは、アド
レスバス10の最下位ビット10A がＨレベルでかつAS信号
12がＬレベルでかつ HIT信号61がＬレベルであるという
前述の条件が成立している場合のクロック信号15の立ち
上がりであるため、制御回路59は PAB信号64B をＬレベ
ルにする。

【０２３３】周期２のクロック信号15の立ち下がり時点
において、マイクロプロセッサコア５はAS信号12をＨレ
ベルに戻し、アドレス比較器58は HIT信号61をＨレベル
に戻す。応答回路53は、周期２のクロック信号15の立ち
上がりが、AS信号12がＬレベルでかつ HIT信号61がＬレ
ベルであるという前述の条件が成立している場合のクロ
ック信号15の立ち上がりであるため、DC信号14をＬレベ
ルにしてデータバス11へ有効なデータ（この場合は命令
11）が出力されていることを示す。マイクロプロセッサ
コア５はDC信号14がＬレベルになったことを検出すると
データバス11上のデータ（この場合は命令11）を読み込
み、次のクロック信号15の立ち上がり時点（周期３のク
ロック信号15の立ち上がり時点）においてDS信号13をＨ
レベルに戻してデータの読み込みを完了したことを応答
回路53に示す。

【０２３４】DS信号13の立ち上がり時点において、応答
回路53はDC信号14をＨレベルに戻す。制御回路59は、DC
信号14の立ち上がり時点において PAB信号64B をＨレベ
ルに戻す。奇数アドレス用のアドレスラッチ56B 及び第
２メモリバンク用のアドレスラッチ54B は、 PAB信号64
B がＬレベルからＨレベルになったため、先出しアドレ
スバス60の値”101 ”を取り込んで記憶する。

【０２３５】以上の周期１から２までの２周期において
アドレス”1001”の命令11の読み込みが完了する。次に
周期３からアドレス”1010”の命令12の読み込みを行
う。

【０２３６】周期３のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５からアドレス”101
0”がアドレスバス10へ出力される。従って、アドレス
バス10の最下位ビット10A はＬレベルになり、アドレス
バス10の最下位ビット10A 以外のアドレスバス10B は”
101 ”になる。

【０２３７】バンクセレクタ３はアドレスバス10の最下
位ビット10A がＬレベルになったので、第１メモリバン
ク2Aの出力バス22A 上のデータをデータバス11へ出力す
る。しかし、第１メモリバンク用のアドレスラッチ54A
が値”101 ”を取り込んで記憶した時点からまだ 120ナ
ノ秒たっていないため第１メモリバンク2Aの出力バス22
A へはまだ有効なデータは出力されておらず、データバ
ス11へは有効なデータは出力されない。

【０２３８】アドレスラッチセレクタ57はアドレスバス
10の最下位ビット10A がＬレベルになったので、偶数ア
ドレス用のアドレスラッチ56A の内容”101 ”を偶数ア
ドレス用のアドレスラッチ56A の出力バス65A を介して
出力バス66へ出力する。

【０２３９】周期３のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア５はAS信号12をＬレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。AS信号12がＬレベルになったため
アドレス比較器58はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”101 ”とアドレスラッチ
セレクタ57の出力バス66上の値”101 ”とを比較する。
この場合、両者が一致するため、アドレス比較器58は H
IT信号61をＬレベルにする。

【０２４０】周期３のクロック信号15がＬレベルの間に
第１メモリバンク2Aから有効なデータ（この場合は命令
12）が第１メモリバンク2Aの出力バス22A へ出力され、
バンクセレクタ３により、データバス11へ有効なデータ
（この場合は命令12）が出力される。第１メモリバンク
2Aから有効なデータ（この場合は命令12）が第１メモリ
バンク2Aの出力バス22A へ出力される時点は、周期１の
クロック信号15の立ち上がり時点において、偶数アドレ
ス用のアドレスラッチ56A 及び第１メモリバンク用のア
ドレスラッチ54A が値”101 ”を取り込んで記憶した時
点から 120ナノ秒後にあたる。

【０２４１】周期４のクロック信号15の立ち上がり時点
において、マイクロプロセッサコア５はDS信号13をＬレ
ベルにしてデータ読み込み中であることを応答回路53に
示す。また、周期４のクロック信号15の立ち上がりは、
アドレスバス10の最下位ビット10A がＬレベルでかつAS
信号12がＬレベルでかつ HIT信号61がＬレベルであると
いう条件が成立している場合のクロック信号15の立ち上
がりであるため、制御回路59はカウント信号62及び PAA
信号64A をＬレベルにする。カウント信号62がＨレベル
からＬレベルになったため、アドレスカウンタ55は記憶
内容”101 ”に”１”を加算して”110 ”にする。従っ
て、先出しアドレスバス60の値は”110”になる。周期
４のクロック信号15の立ち下がり時点において、マイク
ロプロセッサコア５はAS信号12をＨレベルに戻し、アド
レス比較器58は HIT信号61をＨレベルに戻す。

【０２４２】応答回路53は、周期４のクロック信号15の
立ち上がりが、AS信号12がＬレベルでかつ HIT信号61が
Ｌレベルであるという前述の条件が成立している場合の
クロック信号15の立ち上がりであるため、DC信号14をＬ
レベルにしてデータバス11へ有効なデータ（この場合は
命令12）が出力されていることをマイクロプロセッサコ
ア５に示す。マイクロプロセッサコア５はDC信号14がＬ
レベルになったことを検出するとデータバス11上のデー
タ（この場合は命令12）を読み込み、次のクロック信号
15の立ち上がり時点（周期５のクロック信号15の立ち上
がり時点）においてDS信号13をＨレベルに戻してデータ
の読み込みを完了したことを応答回路53に示す。

【０２４３】DS信号13の立ち上がり時点において、応答
回路53はDC信号14をＨレベルに戻す。また、制御回路59
は、DC信号14の立ち上がり時点においてカウント信号62
及びPAA信号64A をＨレベルに戻す。偶数アドレス用の
アドレスラッチ56A 及び第１メモリバンク用のアドレス
ラッチ54A は、 PAA信号64A がＬレベルからＨレベルに
なったため、先出しアドレスバス60の値”110 ”を取り
込んで記憶する。

【０２４４】以上の周期３から４までの２周期において
アドレス”1010”の命令12の読み込みが完了する。以
下、マイクロプロセッサコア５は、周期５から６までの
２周期においてアドレス”1011”を出力して周期１から
２までの２周期と同様の動作によりアドレス”1011”の
命令13を、周期７から８までの２周期においてアドレ
ス”1100”を出力して周期３から４までの２周期と同様
の動作によりアドレス”1100”の命令14をそれぞれ読み
込む。

【０２４５】次に、図13のタイミングチャートを参照し
て、第１メモリバンク2A及び第２メモリバンク2Bのアク
セスタイムが 120ナノ秒であり、クロック信号15の周波
数が20MHz である場合にマイクロプロセッサ52がメモリ
２からシーケンシャルでない命令を読み出す動作、具体
的にはアドレス”1011”の命令13, アドレス”100000”
の命令20を順に読み込む動作を説明する。

【０２４６】ただし、上述のアドレスはマイクロプロセ
ッサコア５から見たアドレスである。周期１から２まで
の２周期において、図12の周期５から６までの２周期と
同様の動作によりマイクロプロセッサ52はアドレス”10
11”の命令13を読み込む。

【０２４７】周期３のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５からアドレス”1000
00”がアドレスバス10へ出力される。従って、アドレス
バス10の最下位ビット10A はＬレベルになり、アドレス
バス10の最下位ビット10A 以外のアドレスバス10B は”
10000 ”になる。

【０２４８】バンクセレクタ３はアドレスバス10の最下
位ビット10A がＬレベルになったので、第１メモリバン
ク2Aの出力バス22A 上のデータをデータバス11へ出力す
る。しかし、第１メモリバンク2Aの出力バス22A にはま
だ有効なデータは出力されておらず、データバス11へは
有効なデータは出力されない。アドレスラッチセレクタ
57はアドレスバス10の最下位ビット10A がＬレベルにな
ったので、偶数アドレス用のアドレスラッチ56A の内
容”110 ”を偶数アドレス用のアドレスラッチ56A の出
力バス65A を介して出力バス66へ出力する。

【０２４９】周期３のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア５はAS信号12をＬレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。AS信号12がＬレベルになったため
アドレス比較器58はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”とアドレスラッ
チセレクタ57の出力バス66上の値”110 ”とを比較す
る。この場合、両者が不一致であるため、アドレス比較
器58は HIT信号61をＨレベルのままにして変化させな
い。

【０２５０】周期３のクロック信号15がＬレベルの間に
第１メモリバンク2Aからデータ（この場合は命令14）が
第１メモリバンク2Aの出力バス22A へ出力され、バンク
セレクタ３により、データバス11へデータ（この場合は
命令14）が出力される。第１メモリバンク2Aからデータ
（この場合は命令14）が第１メモリバンク2Aの出力バス
22A へ出力される時点は、周期１以前の動作により偶数
アドレス用のアドレスラッチ56A 及び第１メモリバンク
用のアドレスラッチ54A が値”110 ”を取り込んで記憶
した時点（周期１のクロック信号15の立ち上がり時点）
から 120ナノ秒後にあたる。しかし、上述のデータ（こ
の場合は命令14）は、周期３からマイクロプロセッサ52
が読み込もうとしている命令20ではなく無効データであ
る。

【０２５１】周期４のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５はDS信号13をＬレベ
ルにしてデータ読み込み中であることを応答回路53に示
す。マイクロプロセッサコア５はAS信号12を周期４のク
ロック信号15の立ち下がり時点においてＨレベルに戻
す。周期４のクロック信号15の立ち上がりは、AS信号12
がＬレベルでかつ HIT信号61がＨレベルであるという前
述の条件が成立している場合のクロック信号15の立ち上
がりであるため、制御回路59はロード信号63をＬレベル
にし、周期５のクロック信号15の立ち上がり時点におい
てロード信号63をＨレベルに戻す。

【０２５２】また、周期４のクロック信号15の立ち上が
りは、アドレスバス10の最下位ビット10A がＬレベルで
かつAS信号12がＬレベルでかつ HIT信号61がＨレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がりであるため、制御回路59は PAA信号64A をＬ
レベルにし、周期５のクロック信号15の立ち上がり時点
において PAA信号64A をＨレベルに戻し、周期６のクロ
ック信号15の立ち上がり時点において PAA信号64A をＬ
レベルにする。

【０２５３】また、周期６のクロック信号15の立ち上が
りは、AS信号12がＬレベルでかつ HIT信号61がＨレベル
であるという前述の条件が成立している場合のクロック
信号15の立ち上がり時点からこの立ち上がりをも含めて
数えて３つ目の立ち上がりであるため、制御回路59はカ
ウント信号62をＬレベルにする。周期４のクロック信号
15の立ち上がり時点においてロード信号63がＨレベルか
らＬレベルになるため、アドレスカウンタ55はアドレス
バス10の最下位ビット10A 以外のアドレスバス10B の
値”10000 ”を取り込んで記憶する。従って、先出しア
ドレスバス60の値は”10000 ”になる。

【０２５４】周期５のクロック信号15の立ち上がり時点
において PAA信号64A がＬレベルからＨレベルになるた
め、偶数アドレス用のアドレスラッチ56A 及び第１メモ
リバンク用のアドレスラッチ54A は先出しアドレスバス
60の値”10000 ”を取り込んで記憶する。

【０２５５】周期６のクロック信号15の立ち上がり時点
においてカウント信号62がＨレベルからＬレベルになる
ためアドレスカウンタ55は記憶内容”10000 ”に”１”
を加算して”10001 ”にする。従って、先出しアドレス
バス60の値は”10001 ”になる。

【０２５６】周期７のクロック信号15がＬレベルの間に
第１メモリバンク2Aから有効なデータ（この場合は命令
20）が第１メモリバンク2Aの出力バス22A へ出力され、
バンクセレクタ３により、データバス11へ有効なデータ
（この場合は命令20）が出力される。第１メモリバンク
2Aから有効なデータ（この場合は命令20）が第１メモリ
バンク2Aの出力バス22A へ出力される時点は、周期５の
クロック信号15の立ち上がり時点において、偶数アドレ
ス用のアドレスラッチ56A 及び第１メモリバンク用のア
ドレスラッチ54A が値”10000 ”を取り込んで記憶した
時点から 120ナノ秒後にあたる。

【０２５７】周期８のクロック信号15の立ち上がりは、
AS信号12がＬレベルでかつ HIT信号61がＨレベルである
という条件が成立している場合のクロック信号15の立ち
上がり時点からこの立ち上がりをも含めて数えて５つ目
の立ち上がりであるため、応答回路53はDC信号14をＬレ
ベルにしてデータバス11へ有効なデータ（この場合は命
令20）が出力されていることを示す。マイクロプロセッ
サコア５はDC信号14がＬレベルになったことを検出する
とデータバス11上のデータ（この場合は命令20）を読み
込み、次のクロック信号15の立ち上がり時点（周期９の
クロック信号15の立ち上がり時点）においてDS信号13を
Ｈレベルに戻してデータの読み込みを完了したことを示
す。

【０２５８】DS信号13の立ち上がり時点において、応答
回路53はDC信号14をＨレベルに戻す。制御回路59は、DC
信号14の立ち上がり時点においてカウント信号62及び P
AA信号64A をＨレベルに戻す。偶数アドレス用のアドレ
スラッチ56A 及び第１メモリバンク用のアドレスラッチ
54A は、 PAA信号64A がＬレベルからＨレベルになった
ため、先出しアドレスバス60の値”10001 ”を取り込ん
で記憶する。

【０２５９】以上の周期３から８までの６周期において
アドレス”100000”の命令20の読み込みが完了する。

【０２６０】次に、図14のタイミングチャートを参照し
て、第１メモリバンク2A及び第２メモリバンク2Bのアク
セスタイムが 120ナノ秒、クロック信号15の周波数が20
MHzである場合にマイクロプロセッサ52がメモリ２から
シーケンシャルでない命令を読み込む動作、具体的には
アドレス”1011”の命令13, アドレス”100001”の命令
12を順に読み込む動作を説明する。

【０２６１】ただし、上述のアドレスはマイクロプロセ
ッサコア５から見たアドレスである。周期１から２まで
の２周期において、図12の周期５から６までの２周期と
同様の動作によりマイクロプロセッサ52はアドレス”10
11”の命令13を読み込む。

【０２６２】周期３のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５からアドレス”1000
01”がアドレスバス10へ出力される。従って、アドレス
バス10の最下位ビット10A はＨレベルになり、アドレス
バス10の最下位ビット10A 以外のアドレスバス10B は”
10000 ”になる。

【０２６３】バンクセレクタ３はアドレスバス10の最下
位ビット10A がＨレベルになったので、第２メモリバン
ク2Bの出力バス22B 上のデータをデータバス11へ出力す
る。しかし、第２メモリバンク2Bの出力バス22B へはま
だ有効なデータは出力されておらず、データバス11へは
有効なデータは出力されない。アドレスラッチセレクタ
57はアドレスバス10の最下位ビット10A がＨレベルにな
ったので、奇数アドレス用のアドレスラッチ56B の内
容”110 ”を奇数アドレス用のアドレスラッチ56B の出
力バス65B を介して出力バス66へ出力する。

【０２６４】周期３のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア５はAS信号12をＬレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。AS信号12がＬレベルになったため
アドレス比較器58はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”とアドレスラッ
チセレクタ57の出力バス66上の値”110 ”とを比較す
る。この場合、両者が不一致であるため、アドレス比較
器58は HIT信号61をＨレベルのままにして変化させな
い。

【０２６５】周期４のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア５はDS信号13をＬレベ
ルにしてデータ読み込み中であることを応答回路53に示
す。マイクロプロセッサコア５はAS信号12を周期４のク
ロック信号15の立ち下がり時点においてＨレベルに戻
す。

【０２６６】周期４のクロック信号15の立ち上がりは、
AS信号12がＬレベルでかつ HIT信号61がＨレベルである
という前述の条件が成立している場合のクロック信号15
の立ち上がりであるため、制御回路59はロード信号63を
Ｌレベルにし、周期５のクロック信号15の立ち上がり時
点においてロード信号63をＨレベルに戻す。また、周期
４のクロック信号15の立ち上がりは、アドレスバス10の
最下位ビット10A がＨレベルでかつAS信号12がＬレベル
でかつ HIT信号61がＨレベルであるという前述の条件が
成立している場合のクロック信号15の立ち上がりである
ため、制御回路59は PAB信号64B をＬレベルにし、周期
５のクロック信号15の立ち上がり時点において PAB信号
64B をＨレベルに戻し、周期６のクロック信号15の立ち
上がり時点において PAB信号64B をＬレベルにする。ま
た、周期６のクロック信号15の立ち上がりは、AS信号12
がＬレベルでかつ HIT信号61がＨレベルであるという前
述の条件が成立している場合のクロック信号15の立ち上
がり時点からこの立ち上がりをも含めて数えて３つ目の
立ち上がりであるため、制御信号59はカウント信号62を
Ｌレベルにする。

【０２６７】周期４のクロック信号15の立ち上がり時点
においてロード信号63がＨレベルからＬレベルになるた
め、アドレスカウンタ55はアドレスバス10の最下位ビッ
ト10A 以外のアドレスバス10B の値”10000 ”を取り込
んで記憶する。従って、先出しアドレスバス60の値は”
10000 ”になる。

【０２６８】周期５のクロック信号15の立ち上がり時点
において PAB信号64B がＬレベルからＨレベルになるた
め、奇数アドレス用のアドレスラッチ56B 及び第２メモ
リバンク用のアドレスラッチ54B は先出しアドレスバス
60の値”10000 ”を取り込んで記憶する。

【０２６９】周期６のクロック信号15の立ち上がり時点
において、カウント信号62がＨレベルからＬレベルにな
るためアドレスカウンタ55は記憶内容”10000 ”に”
１”を加算してして”10001 ”にする。従って、先出し
アドレスバス60の値は”10001”になる。第２メモリバ
ンク用のアドレスラッチ54B の値が”110 ”になった時
点から 120ナノ秒後（周期５のクロック信号15がＬレベ
ルの間）において、第２メモリバンク用のアドレスラッ
チ54B の値が”10000 ”に変化しているため第２メモリ
バンク2Bから出力バス22A へデータ（この場合は命令1
5）は出力されず、データバス11へもデータ（この場合
は命令15）は出力されない。

【０２７０】周期７のクロック信号15がＬレベルの間に
第２メモリバンク2Bから有効なデータ（この場合は命令
21）が第２メモリバンク2Bの出力バス22B へ出力され、
バンクセレクタ３により、データバス11へ有効なデータ
（この場合は命令21）が出力される。第２メモリバンク
2Bから有効なデータ（この場合は命令21）が第２メモリ
バンク2Bの出力バス22B へ出力される時点は、周期５の
クロック信号15の立ち上がり時点において、奇数アドレ
ス用のアドレスラッチ56B 及び第２メモリバンク用のア
ドレスラッチ54B が値”10000 ”を取り込んで記憶して
から 120ナノ秒後にあたる。

【０２７１】周期８のクロック信号15の立ち上がりは、
AS信号12がＬレベルでかつ HIT信号61がＨレベルである
という前述の条件が成立している場合のクロック信号15
の立ち上がり時点からこの立ち上がりをも含めて数えて
５つ目の立ち上がりであるため、応答回路53はDC信号14
をＬレベルにしてデータバス11へ有効なデータ（この場
合は命令21）が出力されていることをマイクロプロセッ
サコア５に示す。マイクロプロセッサコア５はDC信号14
がＬレベルになったことを検出するとデータバス11上の
データ（この場合は命令21）を読み込み、次のクロック
信号15の立ち上がり時点（周期９のクロック信号15の立
ち上がり時点）においてDS信号13をＨレベルに戻してデ
ータの読み込みを完了したことを応答回路53に示す。

【０２７２】DS信号13の立ち上がり時点において、応答
回路53はDC信号14をＨレベルに戻す。制御回路59は、DC
信号14の立ち上がり時点においてカウント信号62及び P
AB信号64B をＨレベルに戻す。奇数アドレス用のアドレ
スラッチ56B 及び第２メモリバンク用のアドレスラッチ
54B は、 PAB信号64B がＬレベルからＨレベルになった
ため、先出しアドレスバス60の値”10001 ”を取り込ん
で記憶する。

【０２７３】以上の周期３から８までの６周期において
アドレス”100001”の命令21の読み込みが完了する。

【０２７４】以上の図12のタイミングチャートに示され
ているように、本発明の第２の発明のマイクロプロセッ
サ52がクロック信号15の周波数20MHz でアクセスタイム
120ナノ秒のメモリ２から命令をシーケンシャルに読み
込む場合、第１メモリバンク2Aからの命令読み込み（ア
ドレスの最下位ビットが”０”である場合）及び第２メ
モリバンク2Bからの命令読み込み（アドレスの最下位ビ
ットが”１”である場合）共に２周期(100ナノ秒）で行
われる。

【０２７５】また、図13及び図14に示されているよう
に、本発明の第２の発明のマイクロプロセッサ52がシー
ケンシャルではない命令を読み込む場合、第１メモリバ
ンク2Aからの命令読み込み及び第２メモリバンク2Bから
の命令読み込み共に６周期(300ナノ秒）で行われる。

【０２７６】

【発明の効果】以上に詳述したように第１の発明によれ
ば、本発明のマイクロプロセッサは、偶数アドレスが割
り当てられた第１の領域及び奇数アドレスが割り当てら
れた第２の領域とに分割されたメモリをアクセスするた
めに、マイクロプロセッサから出力された実アドレスか
ら最下位ビットを除く値を第２の領域をアクセスしてい
る間にインクリメントして先出しアドレス値を生成する
アドレスカウンタと、アドレスカウンタが保持している
先出しアドレス値を第２の領域のアクセス終了後にラッ
チするアドレスラッチと、先出しアドレス値をメモリへ
出力させると共にそのことを示す先出しアドレス出力信
号を発生する制御回路と、メモリの第１及び第２の領域
がアクセスされた際に実アドレスから最下位ビットを除
いた値とアドレスラッチに保持されている先出しアドレ
ス値とを比較して一致した場合にヒット信号を出力する
アドレス比較器とを備え、ヒット信号が出力されていな
い場合には実アドレスから最下位ビットを除いた値を制
御回路がアドレスラッチ及びアドレスカウンタにラッチ
させるように構成されている。

【０２７７】このため、本発明の第１の発明のマイクロ
プロセッサがシーケンシャルなメモリアクセスを行う場
合、第１のメモリバンクをアクセスしている間に第２の
メモリバンクに予めアドレス値を与えることができるた
め、第２のメモリバンクのアクセスに要する時間を短縮
することができ、第２のメモリバンクのアクセスから引
き続く第１のメモリバンクのアクセスが連続して行われ
ない場合は第１のメモリバンクにも予めアドレス値を与
えることができるため、第１のメモリバンクのアクセス
に要する時間も短縮することができる。

【０２７８】また、メモリアクセスがシーケンシャルに
は行われずに第１及び第２のメモリバンクに予め与えて
いたアドレス値が実アドレスから最下位ビットを除いた
値と異なっていた場合には、実アドレスから最下位ビッ
トを除いた値をアドレスカウンタ及びアドレスラッチに
ラッチした上で第１及び第２のメモリバンクに与えて正
しいアクセスを行うことができる。特に、マイクロプロ
セッサの命令読み込み動作は、分岐命令の実行あるいは
割り込みの発生等により実行命令シーケンスが変化する
場合以外はシーケンシャルに行われるため、命令を格納
するメモリに安価ではあるがアクセスタイムの比較的長
いメモリを使用してもアクセスタイムを短縮することが
可能になり、システム全体の実行速度を向上させること
が可能になる。

【０２７９】また、第２の発明によれば、本発明のマイ
クロプロセッサは、偶数アドレスが割り当てられた第１
の領域及び奇数アドレスが割り当てられた第２の領域と
に分割されたメモリをアクセスするために、マイクロプ
ロセッサから出力された実アドレスから最下位ビットを
除く値を第１の領域をアクセスしている間にインクリメ
ントして先出しアドレス値を生成するアドレスカウンタ
と、アドレスカウンタが保持している先出しアドレス値
を第１の領域のアクセス終了後にラッチする第１のアド
レスラッチと、アドレスカウンタが保持している先出し
アドレス値を第２の領域のアクセス終了後にラッチする
第２のアドレスラッチと、前記アドレスカウンタから先
出しアドレス値を出力させると共に第１の領域に対する
先出しアドレス値が出力された場合にはそのことを示す
第１の先出しアドレス出力信号を出力し、第２の領域に
対する先出しアドレス値が出力された場合にはそのこと
を示す第２の先出しアドレス出力信号を出力する制御回
路と、実アドレス値が偶数である場合は第１のアドレス
ラッチが保持している先出しアドレス値を選択し、実ア
ドレス値が奇数である場合は第２のアドレスラッチが保
持している先出しアドレス値を選択するアドレスラッチ
セレクタと、第１及び第２の領域のアクセスに際して実
アドレスから最下位ビットを除いた値とアドレスラッチ
セレクタにより選択された先出しアドレス値とを比較し
て一致した場合にヒット信号を出力するアドレス比較器
とを備え、ヒット信号が出力されていない場合には実ア
ドレスから最下位ビットを除いた値を制御回路がアドレ
スカウンタにラッチさせるように構成されている。

【０２８０】このため、第２の発明のマイクロプロセッ
サがシーケンシャルなメモリアクセスを行う場合、第１
のメモリバンクをアクセスしている間に第２のメモリバ
ンクに予めアドレス値を与えることができると共に第２
のメモリバンクをアクセスしている間に第１のメモリバ
ンクに予めアドレス値を与えることができるため、第１
及び第２のメモリバンクのアクセスに要する時間を短縮
できる。

【０２８１】また、メモリアクセスがシーケンシャルに
は行われずに第１及び第２のメモリバンクに予め与えて
いたアドレス値が実アドレスから最下位ビットを除いた
値と異なっていた場合には、実アドレスから最下位ビッ
トを除いた値をアドレスカウンタにラッチした上で第１
及び第２のメモリバンクに与えて正しいアクセスを行う
ことができる。特に、マイクロプロセッサの命令読み込
み動作は、分岐命令の実行あるいは割り込みの発生等に
より実行命令シーケンスが変化する場合以外はシーケン
シャルに行われるため、命令を格納するメモリに安価で
はあるがアクセスタイムの比較的長いメモリを使用して
もアクセスタイムを短縮することが可能になり、システ
ム全体の実行速度を向上させることが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の発明のマイクロプロセッサが外
部メモリから命令を読み込むための構成の一実施例を示
すブロック図である。

【図２】本発明の第１の発明のマイクロプロセッサに備
えられている制御回路の一構成例を示す回路図である。

【図３】本発明の第１の発明のマイクロプロセッサに備
えられている応答回路の一構成例を示す回路図である。

【図４】本発明のマイクロプロセッサがアクセスするメ
モリの第１メモリバンク及び第２メモリバンクにおける
命令の配置例を示す図である。

【図５】本発明の第１の発明のマイクロプロセッサがメ
モリから命令を読み込む動作の一例を説明するためのタ
イミングチャートである。

【図６】本発明の第１の発明のマイクロプロセッサがメ
モリから命令を読み込む動作の他の例を説明するための
タイミングチャートである。

【図７】本発明の第１の発明のマイクロプロセッサがメ
モリから命令を読み込む動作の更に他の例を説明するた
めのタイミングチャートである。

【図８】本発明の第１の発明のマイクロプロセッサがメ
モリから命令を読み込む動作の更に他の例を説明するた
めのタイミングチャートである。

【図９】本発明の第２の発明のマイクロプロセッサが外
部メモリから命令を読み込むための構成の一実施例を示
すブロック図である。

【図１０】本発明の第２の発明のマイクロプロセッサに
備えられている制御回路の一構成例を示す回路図であ
る。

【図１１】本発明の第２の発明のマイクロプロセッサに
備えられている応答回路の一構成例を示す回路図であ
る。

【図１２】本発明の第２の発明のマイクロプロセッサが
メモリから命令を読み込む動作の一例を説明するための
タイミングチャートである。

【図１３】本発明の第２の発明のマイクロプロセッサが
メモリから命令を読み込む動作の他の例を説明するため
のタイミングチャートである。

【図１４】本発明の第２の発明のマイクロプロセッサが
メモリから命令を読み込む動作の更に他の例を説明する
ためのタイミングチャートである。

【図１５】従来のマイクロプロセッサが外部メモリから
命令を読み込むための構成の一実施例を示すブロック図
である。

【図１６】従来のマイクロプロセッサに備えられている
制御回路の一構成例を示す回路図である。

【図１７】従来のマイクロプロセッサがアクセスするメ
モリにおける命令の配置例を示す図である。

【図１８】従来のマイクロプロセッサがメモリから命令
を読み込む動作の一例を説明するためのタイミングチャ
ートである。

【図１９】従来のマイクロプロセッサがメモリから命令
を読み込む動作の他の例を説明するためのタイミングチ
ャートである。

【符号の説明】

１ 第１の発明のマイクロプロセッサ 2A 第１メモリバンク 2B 第２メモリバンク ６ アドレスカウンタ ７ アドレスラッチ ８ アドレス比較器 ９ 制御回路 18 HIT信号 (先出しアドレスヒット信号) 21 PA信号 (先出しアドレス出力信号) 52 第２の発明のマイクロプロセッサ 55 アドレスカウンタ 56A 第１のアドレスラッチ 56B 第２のアドレスラッチ 57 アドレスラッチセレクタ 58 アドレス比較器 59 制御回路 61 HIT信号 (先出しアドレスヒット信号) 64A PAA信号 (第１の先出しアドレス出力信号) 64B PAB信号 (第２の先出しアドレス出力信号）

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年７月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】図15は従来のマイクロプロセッサが外部
メモリから命令を読み込むための構成を示すブロック図
である。なお、以下に示す従来のマイクロプロセッサ
は、三菱電機株式会社製M33210GS-20/FP-20 に関して
「M32 FAMILY USER'S MANUAL」（1989年６月発行）PP14
〜PP36に示されている内容に基づいている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】図18は従来のマイクロプロセッサ１が外部
メモリ98から命令を読み込む動作の一例を説明するため
のタイミングチャートである。この図18のタイミングチ
ャートでは、外部メモリ98のアクセスタイム（アクセス
対象のアドレスが確定した時点から有効なデータがデー
タバス11へ出力されるまでの時間）が比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz(周期は50
ナノ秒）である場合に、アドレス”1001”の命令11, ア
ドレス”1010”の命令12, アドレス”1011”の命令13,
アドレス”1100”の命令14をマイクロプロセッサ１が順
に読み込む動作が示されている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】アドレスラッチ７は上述の制御回路９によ
り制御され、アドレスカウンタ６が出力バス16へ出力し
ている値を取り込んでラッチすると共に、ラッチしてい
る値を常時先出しアドレスバス17へ出力している。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００５７

【補正方法】変更

【補正内容】

【００５７】参照符号14はデータトランスファコンプリ
ート信号（以下、DC信号という）であり、メモリ２から
有効なデータがデータバス11へ出力されたことを示す。
このDC信号14は応答回路４から出力され、マイクロプロ
セッサ１内部に入力されてマイクロプロセッサコア５に
入力されると共に、制御回路９にも入力される。参照符
号15はクロック信号であり、応答回路４に入力されると
共に、マイクロプロセッサ１内部にも入力されてマイク
ロプロセッサコア５及び制御回路９に入力される。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０１７４

【補正方法】変更

【補正内容】

【０１７４】参照符号14はデータトランスファコンプリ
ート信号（以下、DC信号という）であり、メモリ２から
有効なデータがデータバス11へ出力されたことを示す。
このDC信号14は応答回路53から出力され、マイクロプロ
セッサ52内部に入力されてマイクロプロセッサコア５に
入力されると共に、制御回路59にも入力される。参照符
号15はクロック信号であり、応答回路53に入力されると
共に、マイクロプロセッサ52内部にも入力されてマイク
ロプロセッサコア５及び制御回路59に入力される。な
お、上述の参照符号10乃至15は図15の従来例を示すブロ
ック図の参照符号10乃至15に相当する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】本発明の第１の発明のマイクロプロセッサの外
部に接続されている応答回路の一構成例を示す回路図で
ある。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】本発明の第２の発明のマイクロプロセッサの
外部に接続されている応答回路の一構成例を示す回路図
である。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】図１６

【補正方法】変更

【補正内容】

【図１６】従来のマイクロプロセッサの外部に接続され
ている制御回路の一構成例を示す回路図である。

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】

【手続補正１０】

【補正対象書類名】図面

【補正対象項目名】図１２

【補正方法】変更

【補正内容】

【図１２】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリのアクセス対象の位置を示す実ア
   ドレスの内の偶数アドレスが割り当てられた第１の領域
   及び奇数アドレスが割り当てられた第２の領域を実アド
   レスから最下位ビットを除いた共通の先出しアドレスを
   出力することによりアクセスするマイクロプロセッサで
   あって、 実アドレスから最下位ビットを除いた値を前記第２の領
   域に対するアクセス期間中にインクリメントして先出し
   アドレスを生成するアドレスカウンタと、 前記アドレスカウンタが保持している先出しアドレス値
   を前記第２の領域に対するアクセス終了後にラッチする
   アドレスラッチと、 前記アドレスラッチが保持している先出しアドレス値を
   外部へ出力させると共に、先出しアドレス値が出力され
   たことを示す先出しアドレス出力信号を発生する制御回
   路と、 前記第１及び第２の領域に対するアクセスに際して実ア
   ドレスの最下位ビットを除いた値と前記アドレスラッチ
   が保持している先出しアドレス値とを比較し、一致して
   いる場合にヒット信号を出力するアドレス比較器とを備
   え、 前記制御回路は、前記アドレス比較器がヒット信号を出
   力していない場合に、前記アドレスカウンタ及び前記ア
   ドレスラッチに実アドレスから最下位ビットを除いた値
   をラッチさせるべくなしてあることを特徴とするマイク
   ロプロセッサ。
2. 【請求項２】 メモリのアクセス対象の位置を示す実ア
   ドレスの内の偶数アドレスが割り当てられた第１の領域
   及び奇数アドレスが割り当てられた第２の領域を実アド
   レスから最下位ビットを除いた共通の先出しアドレスを
   出力することによりアクセスするマイクロプロセッサで
   あって、 実アドレスから最下位ビットを除いた値を前記第１の領
   域に対するアクセス期間中にインクリメントして先出し
   アドレスを生成するアドレスカウンタと、 前記アドレスカウンタが保持している先出しアドレス値
   を前記第１の領域に対するアクセス終了後にラッチする
   第１のアドレスラッチと、 前記アドレスカウンタが保持している先出しアドレス値
   を前記第２の領域に対するアクセス終了後にラッチする
   第２のアドレスラッチと、 前記アドレスラッチが保持している先出しアドレス値を
   出力させると共に、前記第１の領域に対する先出しアド
   レス値が出力された場合に第１の先出しアドレス出力信
   号を発生し、前記第２の領域に対する先出しアドレス値
   が出力された場合に第２の先出しアドレス出力信号を発
   生する制御回路と、 実アドレス値が偶数である場合に前記第１のアドレスラ
   ッチが保持する先出しアドレス値を選択し、実アドレス
   値が奇数である場合に前記第２のアドレスラッチが保持
   する先出しアドレス値を選択するアドレスラッチセレク
   タと、 前記第１及び第２の領域に対するアクセスに際して実ア
   ドレスの最下位ビットを除いた値と前記アドレスラッチ
   セレクタにより選択された前記第１または第２のアドレ
   スラッチが保持する先出しアドレス値とを比較し、一致
   している場合にヒット信号を出力するアドレス比較器と
   を備え、 前記制御回路は、前記アドレス比較器がヒット信号を出
   力していない場合に、前記アドレスカウンタに実アドレ
   スから最下位ビットを除いた値をラッチさせるべくなし
   てあることを特徴とするマイクロプロセッサ。