JPH06301596A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH06301596A JPH06301596A JP5083266A JP8326693A JPH06301596A JP H06301596 A JPH06301596 A JP H06301596A JP 5083266 A JP5083266 A JP 5083266A JP 8326693 A JP8326693 A JP 8326693A JP H06301596 A JPH06301596 A JP H06301596A
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- 238000012545 processing Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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Abstract
(57)【要約】
【目的】 アクセスタイムの比較的長いメモリからシー
ケンシャルなデータを複数連続して読み出す場合にアク
セスタイムを短縮可能にする。 【構成】 マイクロプロセッサコア5から見た実アドレ
スが偶数のデータ,奇数のデータをそれぞれ格納する第
1,第2メモリバンク2A,2Bとで構成されたメモリ2を
アクセスするために、第2メモリバンク2Bのアクセス中
に実アドレスから最下位ビットを除いた値をインクリメ
ントして先出しアドレス値を生成するアドレスカウンタ
6と、第2メモリバンク2Bのアクセス終了後に先出しア
ドレス値をラッチするアドレスラッチ7と、先出しアド
レス値を外部に出力させると共にそのことを示すPA信号
21を出力する制御回路9と、実アドレスから最下位ビッ
トを除いた値と先出しアドレス値とが一致している場合
に HIT信号18を出力するアドレス比較器8とを備え、 H
IT信号18が出力されない場合に制御回路9がアドレスカ
ウンタ6及びアドレスラッチ7に実アドレスから最下位
ビットを除いた値をラッチする。
ケンシャルなデータを複数連続して読み出す場合にアク
セスタイムを短縮可能にする。 【構成】 マイクロプロセッサコア5から見た実アドレ
スが偶数のデータ,奇数のデータをそれぞれ格納する第
1,第2メモリバンク2A,2Bとで構成されたメモリ2を
アクセスするために、第2メモリバンク2Bのアクセス中
に実アドレスから最下位ビットを除いた値をインクリメ
ントして先出しアドレス値を生成するアドレスカウンタ
6と、第2メモリバンク2Bのアクセス終了後に先出しア
ドレス値をラッチするアドレスラッチ7と、先出しアド
レス値を外部に出力させると共にそのことを示すPA信号
21を出力する制御回路9と、実アドレスから最下位ビッ
トを除いた値と先出しアドレス値とが一致している場合
に HIT信号18を出力するアドレス比較器8とを備え、 H
IT信号18が出力されない場合に制御回路9がアドレスカ
ウンタ6及びアドレスラッチ7に実アドレスから最下位
ビットを除いた値をラッチする。
Description
【0001】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、更に詳述すれば、マイクロプロセッサの外部に接続
されている外部メモリに対するアクセス時間を短縮した
マイクロプロセッサに関する。
し、更に詳述すれば、マイクロプロセッサの外部に接続
されている外部メモリに対するアクセス時間を短縮した
マイクロプロセッサに関する。
【0002】
【従来の技術】図15は従来のマイクロプロセッサが外部
メモリから命令を読み込むための構成を示すブロック図
である。なお、以下に示す従来のマイクロプロセッサ
は、三菱電機株式会社製M33210GS-20/FP-20 に関して
「M32 FAMILY USER'S MANUAL」PP14〜PP36に示されてい
る内容に基づいている。
メモリから命令を読み込むための構成を示すブロック図
である。なお、以下に示す従来のマイクロプロセッサ
は、三菱電機株式会社製M33210GS-20/FP-20 に関して
「M32 FAMILY USER'S MANUAL」PP14〜PP36に示されてい
る内容に基づいている。
【0003】図15において、参照符号1は従来のマイク
ロプロセッサを、98はマイクロプロセッサ1の外部に接
続された外部メモリを、99は応答回路をそれぞれ示して
いる。また、参照符号10はマイクロプロセッサ1から出
力されたアドレスを外部メモリ98に入力するためのアド
レスバスを、11は外部メモリ98から出力されたデータを
マイクロプロセッサ1に入力するためのデータバスをそ
れぞれ示している。
ロプロセッサを、98はマイクロプロセッサ1の外部に接
続された外部メモリを、99は応答回路をそれぞれ示して
いる。また、参照符号10はマイクロプロセッサ1から出
力されたアドレスを外部メモリ98に入力するためのアド
レスバスを、11は外部メモリ98から出力されたデータを
マイクロプロセッサ1に入力するためのデータバスをそ
れぞれ示している。
【0004】なお、外部メモリ98はマイクロプロセッサ
1が実行する命令を格納している。また、応答回路99は
後述する如く、マイクロプロセッサ1が外部メモリ98を
アクセスする場合にマイクロプロセッサ1がデータバス
11から命令を読込むタイミングを制御する。
1が実行する命令を格納している。また、応答回路99は
後述する如く、マイクロプロセッサ1が外部メモリ98を
アクセスする場合にマイクロプロセッサ1がデータバス
11から命令を読込むタイミングを制御する。
【0005】参照符号12はマイクロプロセッサ1から出
力されて応答回路99に入力されるアドレスストローブ信
号(以下、AS信号という)であり、外部メモリ98をアク
セスするためにマイクロプロセッサ1から有効なアドレ
スがアドレスバス10へ出力されたことを示す。また、参
照符号13はマイクロプロセッサ1から出力されて応答回
路99に入力されるデータストローブ信号(以下、DS信号
という)であり、マイクロプロセッサ1がデータバス11
からデータ読み込み中であることを示す。更に、参照符
号14は応答回路99から出力されてマイクロプロセッサ1
に入力されるデータトランスファコンプリート信号(以
下、DC信号という)であり、外部メモリ98から有効なデ
ータがデータバス11へ出力されたことを示す。
力されて応答回路99に入力されるアドレスストローブ信
号(以下、AS信号という)であり、外部メモリ98をアク
セスするためにマイクロプロセッサ1から有効なアドレ
スがアドレスバス10へ出力されたことを示す。また、参
照符号13はマイクロプロセッサ1から出力されて応答回
路99に入力されるデータストローブ信号(以下、DS信号
という)であり、マイクロプロセッサ1がデータバス11
からデータ読み込み中であることを示す。更に、参照符
号14は応答回路99から出力されてマイクロプロセッサ1
に入力されるデータトランスファコンプリート信号(以
下、DC信号という)であり、外部メモリ98から有効なデ
ータがデータバス11へ出力されたことを示す。
【0006】なお、参照符号15はマイクロプロセッサ1
及び応答回路99に入力されるクロック信号である。図16
は、図15に示されている応答回路99の具体的な構成の一
例を示すブロック図である。
及び応答回路99に入力されるクロック信号である。図16
は、図15に示されている応答回路99の具体的な構成の一
例を示すブロック図である。
【0007】図16において、参照符号12乃至15は図15に
示されている各構成要素と同一である。参照符号 100は
カウンタまたはシフトレジスタ等で構成された遅延回路
を、 101はフリップフロップ(以下、FFという)をそれ
ぞれ示している。また、参照符号 102は遅延回路100 か
らの出力信号であり、FF 101のセット端子Sに入力され
る。なお、AS信号12及びクロック信号15は遅延回路100
に入力され、DS信号13はFF101のリセット端子Rに入力
され、DC信号14はFF 101の出力端子#Q(#は反転信号を示
す) から出力される。
示されている各構成要素と同一である。参照符号 100は
カウンタまたはシフトレジスタ等で構成された遅延回路
を、 101はフリップフロップ(以下、FFという)をそれ
ぞれ示している。また、参照符号 102は遅延回路100 か
らの出力信号であり、FF 101のセット端子Sに入力され
る。なお、AS信号12及びクロック信号15は遅延回路100
に入力され、DS信号13はFF101のリセット端子Rに入力
され、DC信号14はFF 101の出力端子#Q(#は反転信号を示
す) から出力される。
【0008】図17は、外部メモリ98内の命令の配置例を
示す模式図である。アドレス”1000”(”xxxx”は2進
数を表している)に命令10が、アドレス”1001”に命令
11が、アドレス”1010”に命令12が、アドレス”1011”
に命令13が、アドレス”1100”に命令14が、アドレス”
1101”に命令15が、アドレス”100000”に命令20が、ア
ドレス”100001”に命令21が、アドレス”100010”に命
令22が、アドレス”100011”に命令23がそれぞれ配置さ
れているものとする。
示す模式図である。アドレス”1000”(”xxxx”は2進
数を表している)に命令10が、アドレス”1001”に命令
11が、アドレス”1010”に命令12が、アドレス”1011”
に命令13が、アドレス”1100”に命令14が、アドレス”
1101”に命令15が、アドレス”100000”に命令20が、ア
ドレス”100001”に命令21が、アドレス”100010”に命
令22が、アドレス”100011”に命令23がそれぞれ配置さ
れているものとする。
【0009】次に、従来のマイクロプロセッサが外部メ
モリ98からデータを読み込む動作について説明する。ま
ず図15に示した応答回路99の動作について図16を参照し
て説明する。
モリ98からデータを読み込む動作について説明する。ま
ず図15に示した応答回路99の動作について図16を参照し
て説明する。
【0010】なお以下の説明においては、AS信号12, DS
信号13及びDC信号14はいずれも負論理 (Lレベルでアク
ティブ) であるとすると共に、各信号値のLレベルから
Hレベルへの変化点を立ち上がりと称し、Hレベルから
Lレベルへの変化点を立ち下がりと称する。
信号13及びDC信号14はいずれも負論理 (Lレベルでアク
ティブ) であるとすると共に、各信号値のLレベルから
Hレベルへの変化点を立ち上がりと称し、Hレベルから
Lレベルへの変化点を立ち下がりと称する。
【0011】遅延回路100 は、AS信号12がLレベルにな
ると、クロック信号15の立ち上がりの回数のカウントを
開始して所定の回数(外部メモリ98のアクセスタイム及
びクロック信号15の周波数に応じて設定される回数)だ
けクロック信号15の立ち上がりをカウントした後、自身
の出力信号102 をHレベルにし、次のクロック信号15
の立ち下がり時点においてLレベルに戻す。たとえば、
所定の回数が3である場合、AS信号12がLレベルにな
った時点からクロック信号15の3つ目の立ち上がり時点
において出力信号102 がHレベルになり、その後はクロ
ック信号15がHレベルの間だけこの出力信号102 のHレ
ベルが維持される。
ると、クロック信号15の立ち上がりの回数のカウントを
開始して所定の回数(外部メモリ98のアクセスタイム及
びクロック信号15の周波数に応じて設定される回数)だ
けクロック信号15の立ち上がりをカウントした後、自身
の出力信号102 をHレベルにし、次のクロック信号15
の立ち下がり時点においてLレベルに戻す。たとえば、
所定の回数が3である場合、AS信号12がLレベルにな
った時点からクロック信号15の3つ目の立ち上がり時点
において出力信号102 がHレベルになり、その後はクロ
ック信号15がHレベルの間だけこの出力信号102 のHレ
ベルが維持される。
【0012】また、FF 101は、遅延回路100 の出力信号
102 の立ち上がり時点においてセットされて自身の出力
信号であるDC信号14をLレベルにし、DS信号13の立ち上
がり時点においてリセットされてDC信号14をHレベルに
戻す。
102 の立ち上がり時点においてセットされて自身の出力
信号であるDC信号14をLレベルにし、DS信号13の立ち上
がり時点においてリセットされてDC信号14をHレベルに
戻す。
【0013】従って、応答回路99はAS信号12がLレベル
になった時点から所定の回数だけクロック信号15の立ち
上がりの回数をカウントしてクロック信号15の立ち上が
り時点においてDC信号14をLレベルにし、DS信号13の立
ち上がり時点においてDC信号14をHレベルに戻す。
になった時点から所定の回数だけクロック信号15の立ち
上がりの回数をカウントしてクロック信号15の立ち上が
り時点においてDC信号14をLレベルにし、DS信号13の立
ち上がり時点においてDC信号14をHレベルに戻す。
【0014】次に、上述のような従来のマイクロプロセ
ッサ1が命令を読み込む動作について説明する。なお、
マイクロプロセッサ1が動作する場合、分岐命令の実行
あるいは割り込みの発生等により実行命令シーケンスが
変化する場合以外はシーケンシャルに、換言すればアド
レス順に外部メモリ98から命令を読み込んで実行する。
たとえば、マイクロプロセッサ1は外部メモリ98内のア
ドレス”1001”の命令11, アドレス”1010”の命令12,
アドレス”1011”の命令13, アドレス”1100”の命令14
を順に読み込むものとする。
ッサ1が命令を読み込む動作について説明する。なお、
マイクロプロセッサ1が動作する場合、分岐命令の実行
あるいは割り込みの発生等により実行命令シーケンスが
変化する場合以外はシーケンシャルに、換言すればアド
レス順に外部メモリ98から命令を読み込んで実行する。
たとえば、マイクロプロセッサ1は外部メモリ98内のア
ドレス”1001”の命令11, アドレス”1010”の命令12,
アドレス”1011”の命令13, アドレス”1100”の命令14
を順に読み込むものとする。
【0015】以下、説明の便宜上、マイクロプロセッサ
1は一回のバスサイクルで一つの命令を読み込むものと
し、後述する図18及び図19のタイミングチャートに示さ
れているように、クロック信号15の各周期に番号を付与
してある。
1は一回のバスサイクルで一つの命令を読み込むものと
し、後述する図18及び図19のタイミングチャートに示さ
れているように、クロック信号15の各周期に番号を付与
してある。
【0016】図18は従来のマイクロプロセッサ1が外部
メモリ98から命令を読み込む動作の一例を説明するため
のタイミングチャートである。この図18のタイミングチ
ャートでは、外部メモリ98のアクセスタイム(アクセス
対象のアドレスが確定してた時点から有効なデータがデ
ータバス11へ出力されるまでの時間)が比較的長い 120
ナノ秒であり、クロック信号15の周波数が20MHz(周期は
50ナノ秒)である場合に、アドレス”1001”の命令11,
アドレス”1010”の命令12, アドレス”1011”の命令1
3, アドレス”1100”の命令14をマイクロプロセッサ1
が順に読み込む動作が示されている。
メモリ98から命令を読み込む動作の一例を説明するため
のタイミングチャートである。この図18のタイミングチ
ャートでは、外部メモリ98のアクセスタイム(アクセス
対象のアドレスが確定してた時点から有効なデータがデ
ータバス11へ出力されるまでの時間)が比較的長い 120
ナノ秒であり、クロック信号15の周波数が20MHz(周期は
50ナノ秒)である場合に、アドレス”1001”の命令11,
アドレス”1010”の命令12, アドレス”1011”の命令1
3, アドレス”1100”の命令14をマイクロプロセッサ1
が順に読み込む動作が示されている。
【0017】図19は従来のマイクロプロセッサ1が外部
メモリ98から命令を読み込む動作の他の例を説明するた
めのタイミングチャートである。この図19のタイミング
チャートでは、外部メモリ98のアクセスタイムが比較的
短い20ナノ秒であり、クロック信号15の周波数が20MHz
である場合に、外部メモリ98内のアドレス”1001”の命
令11, アドレス”1010”の命令12, アドレス”1011”の
命令13, アドレス”1100”の命令14をマイクロプロセッ
サ1が順に読み込む動作が示されている。
メモリ98から命令を読み込む動作の他の例を説明するた
めのタイミングチャートである。この図19のタイミング
チャートでは、外部メモリ98のアクセスタイムが比較的
短い20ナノ秒であり、クロック信号15の周波数が20MHz
である場合に、外部メモリ98内のアドレス”1001”の命
令11, アドレス”1010”の命令12, アドレス”1011”の
命令13, アドレス”1100”の命令14をマイクロプロセッ
サ1が順に読み込む動作が示されている。
【0018】まず図18のタイミングチャートを参照し
て、外部メモリ98のアクセスタイムが比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz である場
合に従来のマイクロプロセッサ1が外部メモリ98から命
令をシーケンシャルに読み込む動作を説明する。なお、
応答回路99内の遅延回路100 のカウント値としては”
3”が設定されているものとする。
て、外部メモリ98のアクセスタイムが比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz である場
合に従来のマイクロプロセッサ1が外部メモリ98から命
令をシーケンシャルに読み込む動作を説明する。なお、
応答回路99内の遅延回路100 のカウント値としては”
3”が設定されているものとする。
【0019】図18に示されているクロック信号15の周期
1からマイクロプロセッサ1によるアドレス”1001”の
命令11の読み込みが行われる。以下、周期nのクロック
信号15の立ち上がりとは、周期n−1のクロック信号15
のLレベルから周期nのクロック信号15のHレベルへの
変化点、即ち立ち上がりとする。
1からマイクロプロセッサ1によるアドレス”1001”の
命令11の読み込みが行われる。以下、周期nのクロック
信号15の立ち上がりとは、周期n−1のクロック信号15
のLレベルから周期nのクロック信号15のHレベルへの
変化点、即ち立ち上がりとする。
【0020】周期1のクロック信号15の立ち上がり時点
においてマイクロプロセッサ1からアドレスバス10へア
ドレス”1001”が出力されて外部メモリ98に入力され
る。周期1のクロック信号15の立ち下がり時点において
マイクロプロセッサ1はAS信号12をLレベルにすること
により有効なアドレスを出力したことを応答回路99に示
す。周期2のクロック信号15の立ち上がり時点において
マイクロプロセッサ1はDS信号13をLレベルにすること
によりデータを読み込み中であることを応答回路99に示
す。この後、マイクロプロセッサ1はAS信号12を周期2
のクロック信号15の立ち下がり時点においてHレベルに
戻す。
においてマイクロプロセッサ1からアドレスバス10へア
ドレス”1001”が出力されて外部メモリ98に入力され
る。周期1のクロック信号15の立ち下がり時点において
マイクロプロセッサ1はAS信号12をLレベルにすること
により有効なアドレスを出力したことを応答回路99に示
す。周期2のクロック信号15の立ち上がり時点において
マイクロプロセッサ1はDS信号13をLレベルにすること
によりデータを読み込み中であることを応答回路99に示
す。この後、マイクロプロセッサ1はAS信号12を周期2
のクロック信号15の立ち下がり時点においてHレベルに
戻す。
【0021】外部メモリ98はマイクロプロセッサ1から
アドレスバス10を介して入力されるアドレスが確定して
から 120ナノ秒後(周期3のクロック信号15がLレベル
の期間)に有効なデータ(この場合は命令11)をデータ
バス11上へ出力する。応答回路99はAS信号12がLレベル
である間のクロック信号15の立ち上がり時点からクロッ
ク信号15の立ち上がりの回数をカウントしており、その
カウント数が3になるクロック信号15の立ち上がり時点
(周期4のクロック信号15の立ち上がり時点)において
DC信号14をLレベルにすることにより外部メモリ98が有
効なデータ(この場合は命令11)を出力していることを
マイクロプロセッサ1に示す。
アドレスバス10を介して入力されるアドレスが確定して
から 120ナノ秒後(周期3のクロック信号15がLレベル
の期間)に有効なデータ(この場合は命令11)をデータ
バス11上へ出力する。応答回路99はAS信号12がLレベル
である間のクロック信号15の立ち上がり時点からクロッ
ク信号15の立ち上がりの回数をカウントしており、その
カウント数が3になるクロック信号15の立ち上がり時点
(周期4のクロック信号15の立ち上がり時点)において
DC信号14をLレベルにすることにより外部メモリ98が有
効なデータ(この場合は命令11)を出力していることを
マイクロプロセッサ1に示す。
【0022】周期4のクロック信号15の立ち上がりはデ
ータバス11上に外部メモリ98からのデータ(この場合は
命令11)の出力が確定してから一つ目のクロック信号15
の立ち上がりである。マイクロプロセッサ1はDC信号14
がLレベルになったことを検出するとデータバス11上の
データ(この場合は命令11)を読み込み、次のクロック
信号15の立ち上がり時点(周期5のクロック信号15の立
ち上がり時点)においてDS信号13をHレベルに戻すこと
によりデータの読み込みを完了したことを応答回路99に
示す。応答回路99はDS信号13の立ち上がり時点において
DC信号14をHレベルに戻す。
ータバス11上に外部メモリ98からのデータ(この場合は
命令11)の出力が確定してから一つ目のクロック信号15
の立ち上がりである。マイクロプロセッサ1はDC信号14
がLレベルになったことを検出するとデータバス11上の
データ(この場合は命令11)を読み込み、次のクロック
信号15の立ち上がり時点(周期5のクロック信号15の立
ち上がり時点)においてDS信号13をHレベルに戻すこと
によりデータの読み込みを完了したことを応答回路99に
示す。応答回路99はDS信号13の立ち上がり時点において
DC信号14をHレベルに戻す。
【0023】以上の周期1から4までの4周期におい
て、マイクロプロセッサ1は外部メモリ98のアドレス”
1001”の命令11の読み込みを完了する。以下、周期5か
ら8, 周期9から12, 周期13から16の各4周期の期間そ
れぞれにおいて、周期1から4までの4周期と同様の動
作をアドレスを”1010”, ”1011”, ”1100”の順に変
化させて反復することにより、マイクロプロセッサ1は
アドレス”1010”の命令12, アドレス”1011”の命令1
3, アドレス”1100”の命令14を外部メモリ98から順に
読み込む。
て、マイクロプロセッサ1は外部メモリ98のアドレス”
1001”の命令11の読み込みを完了する。以下、周期5か
ら8, 周期9から12, 周期13から16の各4周期の期間そ
れぞれにおいて、周期1から4までの4周期と同様の動
作をアドレスを”1010”, ”1011”, ”1100”の順に変
化させて反復することにより、マイクロプロセッサ1は
アドレス”1010”の命令12, アドレス”1011”の命令1
3, アドレス”1100”の命令14を外部メモリ98から順に
読み込む。
【0024】次に図19を参照して、外部メモリ98のアク
セスタイムが比較的短い20ナノ秒であり、クロック信号
15の周波数が20MHz である場合に従来のマイクロプロセ
ッサ1が外部メモリ98から命令をシーケンシャルに読み
込む動作を説明する。但し、上述の場合とは異なり、こ
の場合は応答回路99内の遅延回路100 のカウント値は”
1”に設定されているものとする。このようなアクセス
タイムが比較的短いメモリを使う理由はマイクロプロセ
ッサ1が外部メモリ98から命令を読み込むために要する
時間を短縮するためである。
セスタイムが比較的短い20ナノ秒であり、クロック信号
15の周波数が20MHz である場合に従来のマイクロプロセ
ッサ1が外部メモリ98から命令をシーケンシャルに読み
込む動作を説明する。但し、上述の場合とは異なり、こ
の場合は応答回路99内の遅延回路100 のカウント値は”
1”に設定されているものとする。このようなアクセス
タイムが比較的短いメモリを使う理由はマイクロプロセ
ッサ1が外部メモリ98から命令を読み込むために要する
時間を短縮するためである。
【0025】クロック信号15の周期1からアドレス”10
01”の命令11の読み込みが行われる。周期1のクロック
信号15の立ち上がり時点においてマイクロプロセッサ1
からアドレスバス10へアドレス”1001”がスイッチされ
て外部メモリ98に入力される。周期1のクロック信号15
の立ち下がり時点においてマイクロプロセッサ1はAS信
号12をLレベルにすることによりマイクロプロセッサ1
が有効なアドレスを出力したことを応答回路99に示し、
周期2のクロック信号15の立ち上がり時点においてDS信
号13をLレベルにすることによりデータを読み込み中で
あることを応答回路99に示す。その後、マイクロプロセ
ッサ1はAS信号12を周期2のクロック信号15の立ち下が
り時点においてHレベルに戻す。
01”の命令11の読み込みが行われる。周期1のクロック
信号15の立ち上がり時点においてマイクロプロセッサ1
からアドレスバス10へアドレス”1001”がスイッチされ
て外部メモリ98に入力される。周期1のクロック信号15
の立ち下がり時点においてマイクロプロセッサ1はAS信
号12をLレベルにすることによりマイクロプロセッサ1
が有効なアドレスを出力したことを応答回路99に示し、
周期2のクロック信号15の立ち上がり時点においてDS信
号13をLレベルにすることによりデータを読み込み中で
あることを応答回路99に示す。その後、マイクロプロセ
ッサ1はAS信号12を周期2のクロック信号15の立ち下が
り時点においてHレベルに戻す。
【0026】外部メモリ98はマイクロプロセッサ1から
アドレスバス10を介して入力されるアドレスが確定した
時点から20ナノ秒後(周期1のクロック信号15がLレベ
ルの期間)に有効なデータ(この場合は命令11)をデー
タバス11上へ出力する。応答回路99はAS信号12がLレベ
ルである間のクロック信号15の立ち上がり時点からクロ
ック信号15の立ち上がりの回数をカウントしており、そ
のカウント数が1になるクロック信号15の立ち上がり時
点(この場合は周期2のクロック信号15の立ち上がり時
点)においてDC信号14をLレベルにすることにより外部
メモリ98が有効なデータ(この場合は命令11)を出力し
ていることをマイクロプロセッサ1に示す。
アドレスバス10を介して入力されるアドレスが確定した
時点から20ナノ秒後(周期1のクロック信号15がLレベ
ルの期間)に有効なデータ(この場合は命令11)をデー
タバス11上へ出力する。応答回路99はAS信号12がLレベ
ルである間のクロック信号15の立ち上がり時点からクロ
ック信号15の立ち上がりの回数をカウントしており、そ
のカウント数が1になるクロック信号15の立ち上がり時
点(この場合は周期2のクロック信号15の立ち上がり時
点)においてDC信号14をLレベルにすることにより外部
メモリ98が有効なデータ(この場合は命令11)を出力し
ていることをマイクロプロセッサ1に示す。
【0027】周期2のクロック信号15の立ち上がりはデ
ータバス11上に外部メモリ98からのデータ(この場合は
命令11)の出力が確定してから一つ目のクロック信号15
の立ち上がりである。マイクロプロセッサ1はDC信号14
がLレベルになったことを検出するとデータバス11上の
データ(この場合は命令11)を読み込み、次のクロック
信号15の立ち上がり時点(周期3のクロック信号15の立
ち上がり時点)においてDS信号13をHレベルに戻してデ
ータの読み込みを完了したことを応答回路99に示す。応
答回路99はDS信号13の立ち上がり時点においてDC信号14
をHレベルに戻す。
ータバス11上に外部メモリ98からのデータ(この場合は
命令11)の出力が確定してから一つ目のクロック信号15
の立ち上がりである。マイクロプロセッサ1はDC信号14
がLレベルになったことを検出するとデータバス11上の
データ(この場合は命令11)を読み込み、次のクロック
信号15の立ち上がり時点(周期3のクロック信号15の立
ち上がり時点)においてDS信号13をHレベルに戻してデ
ータの読み込みを完了したことを応答回路99に示す。応
答回路99はDS信号13の立ち上がり時点においてDC信号14
をHレベルに戻す。
【0028】以上の周期1から2までの2周期におい
て、マイクロプロセッサ1は外部メモリ98のアドレス”
1001”の命令11の読み込みを完了する。以下、周期3か
ら4, 周期5から6, 周期7から8それぞれの2周期の
期間において、周期1から2までの2周期と同様の動作
をアドレスを”1010”, ”1011”, ”1100”の順に変化
させて反復することにより、マイクロプロセッサ1はア
ドレス”1010”の命令12, アドレス”1011”の命令13,
アドレス”1100”の命令14を外部メモリ98から順に読み
込む。
て、マイクロプロセッサ1は外部メモリ98のアドレス”
1001”の命令11の読み込みを完了する。以下、周期3か
ら4, 周期5から6, 周期7から8それぞれの2周期の
期間において、周期1から2までの2周期と同様の動作
をアドレスを”1010”, ”1011”, ”1100”の順に変化
させて反復することにより、マイクロプロセッサ1はア
ドレス”1010”の命令12, アドレス”1011”の命令13,
アドレス”1100”の命令14を外部メモリ98から順に読み
込む。
【0029】ところで、分岐命令の実行あるいは割り込
みの発生等があった場合には、マイクロプロセッサ1に
よる命令の読み込みがシーケンシャルには行われない場
合もあるが、個々の命令の読み込み動作そのものは上述
のようなシーケンシャルに命令を読み込む場合と同様で
ある。なお、命令の読み込みがシーケンシャルには行わ
れない場合とは、例えばアドレス”1000”の命令10, ア
ドレス”1001”の命令11, アドレス”1010”の命令12,
アドレス”1011”の命令13, アドレス”100000”の命令
20, アドレス”100001”の命令21, アドレス”100010”
の命令22をマイクロプロセッサ1が外部メモリ98から順
に読み込む場合等である。
みの発生等があった場合には、マイクロプロセッサ1に
よる命令の読み込みがシーケンシャルには行われない場
合もあるが、個々の命令の読み込み動作そのものは上述
のようなシーケンシャルに命令を読み込む場合と同様で
ある。なお、命令の読み込みがシーケンシャルには行わ
れない場合とは、例えばアドレス”1000”の命令10, ア
ドレス”1001”の命令11, アドレス”1010”の命令12,
アドレス”1011”の命令13, アドレス”100000”の命令
20, アドレス”100001”の命令21, アドレス”100010”
の命令22をマイクロプロセッサ1が外部メモリ98から順
に読み込む場合等である。
【0030】また、マイクロプロセッサ1の処理の都合
上、命令の読み込みのバスサイクルが連続しない場合が
ある。このような場合は、命令読み込みのバスサイクル
とこれに引き続く命令読み込みのバスサイクルとの間に
命令読み込みを行わないクロック信号15の周期が存在す
ることになる。
上、命令の読み込みのバスサイクルが連続しない場合が
ある。このような場合は、命令読み込みのバスサイクル
とこれに引き続く命令読み込みのバスサイクルとの間に
命令読み込みを行わないクロック信号15の周期が存在す
ることになる。
【0031】上述のように、マイクロプロセッサ1が外
部メモリ98のあるアドレスから個々の命令を読み込むバ
スサイクル1回分の動作は、外部メモリ98がアクセスタ
イムが比較的長い 120ナノ秒でクロック信号15の周波数
が20MHz であるメモリであれば図18の周期1から4に示
した動作のように常にクロック信号15の4周期(200ナノ
秒)で行われる。一方、外部メモリ98がアクセスタイム
が比較的短い20ナノ秒でクロック信号15の周波数が20MH
Z であるメモリであれば図19の周期1から2に示した動
作のように常にクロック信号15の2周期(100ナノ秒)で
行われる。
部メモリ98のあるアドレスから個々の命令を読み込むバ
スサイクル1回分の動作は、外部メモリ98がアクセスタ
イムが比較的長い 120ナノ秒でクロック信号15の周波数
が20MHz であるメモリであれば図18の周期1から4に示
した動作のように常にクロック信号15の4周期(200ナノ
秒)で行われる。一方、外部メモリ98がアクセスタイム
が比較的短い20ナノ秒でクロック信号15の周波数が20MH
Z であるメモリであれば図19の周期1から2に示した動
作のように常にクロック信号15の2周期(100ナノ秒)で
行われる。
【0032】
【発明が解決しようとする課題】以上のように、マイク
ロプロセッサがアクセスタイムの比較的長いメモリをア
クセスする場合と、アクセスタイムの比較的短いメモリ
をアクセスする場合とについて、従来例について具体的
に説明したが、一般的には、アクセスタイムが比較的短
いメモリは高価であり、逆に安価なメモリはアクセスタ
イムが比較的長いという傾向がある。
ロプロセッサがアクセスタイムの比較的長いメモリをア
クセスする場合と、アクセスタイムの比較的短いメモリ
をアクセスする場合とについて、従来例について具体的
に説明したが、一般的には、アクセスタイムが比較的短
いメモリは高価であり、逆に安価なメモリはアクセスタ
イムが比較的長いという傾向がある。
【0033】このため、従来のマイクロプロセッサを用
いたシステムにおいては、アクセスタイムの比較的長い
メモリを使用した場合にはシステムのコストを下げるこ
とが可能であるが、上述のように、メモリアクセスに要
する時間が長くなるためにシステム全体の実行速度が低
下する。これは、マイクロプロセッサがシーケンシャル
なデータを連続的にメモリから読み出す場合にはより顕
著になる。従って、システム全体の実行速度を上げるた
めにメモリアクセスに要する時間を短くするには、上述
のように、アクセスタイムの比較的短いメモリを使用す
る必要が生じる。しかし、アクセスタイムの比較的短い
メモリは高価であるため、システムのコストが高くなる
という問題点があった。
いたシステムにおいては、アクセスタイムの比較的長い
メモリを使用した場合にはシステムのコストを下げるこ
とが可能であるが、上述のように、メモリアクセスに要
する時間が長くなるためにシステム全体の実行速度が低
下する。これは、マイクロプロセッサがシーケンシャル
なデータを連続的にメモリから読み出す場合にはより顕
著になる。従って、システム全体の実行速度を上げるた
めにメモリアクセスに要する時間を短くするには、上述
のように、アクセスタイムの比較的短いメモリを使用す
る必要が生じる。しかし、アクセスタイムの比較的短い
メモリは高価であるため、システムのコストが高くなる
という問題点があった。
【0034】このような観点から、アクセスタイムが比
較的長いメモリから迅速にデータを読み出す技術が求め
られているが、たとえば特開平2-153444号公報, 特開昭
63−129438号公報, 特開平1-128143号公報等に見られる
ような発明が提案されている。
較的長いメモリから迅速にデータを読み出す技術が求め
られているが、たとえば特開平2-153444号公報, 特開昭
63−129438号公報, 特開平1-128143号公報等に見られる
ような発明が提案されている。
【0035】特開平2-153444号公報の発明では、メモリ
を偶数アドレスの領域と奇数アドレスの領域とに分割
し、マイクロプロセッサから出力されたアドレスの最下
位ビットを除いたアドレスで両領域を同時にアクセス
し、最下位ビットでいずれかの領域を選択して一方にデ
ータを書込むと共に他方からデータを読み出す構成を採
っている。従って、メモリに対してデータの書き込みと
読み出しとを交互に行うような場合にはある程度の効果
は期待できるが、メモリからシーケンシャルなデータを
読み出すような場合には効果があるとは言い難い。
を偶数アドレスの領域と奇数アドレスの領域とに分割
し、マイクロプロセッサから出力されたアドレスの最下
位ビットを除いたアドレスで両領域を同時にアクセス
し、最下位ビットでいずれかの領域を選択して一方にデ
ータを書込むと共に他方からデータを読み出す構成を採
っている。従って、メモリに対してデータの書き込みと
読み出しとを交互に行うような場合にはある程度の効果
は期待できるが、メモリからシーケンシャルなデータを
読み出すような場合には効果があるとは言い難い。
【0036】また、特開昭63−129438号公報の発明で
は、、メモリを偶数アドレスの領域と奇数アドレスの領
域とに分割し、マイクロプロセッサから出力されたアド
レスで一方の領域をアクセスしている間に他方のアドレ
スを”1”インクリメントして生成するインクリメンタ
を備えることにより、偶数アドレスの領域と奇数アドレ
スの領域との双方をアクセスする構成を採っている。こ
のような構成では、マイクロプロセッサから1アドレス
を出力するのみにて、メモリの奇数アドレスを先頭とす
る連続した2アドレス、または偶数アドレスを先頭とす
る連続した2アドレスに格納されているデータを読み出
すことが可能であるが、メモリからシーケンシャルなデ
ータを読み出す動作には従来の一般的な動作と同様にな
る。
は、、メモリを偶数アドレスの領域と奇数アドレスの領
域とに分割し、マイクロプロセッサから出力されたアド
レスで一方の領域をアクセスしている間に他方のアドレ
スを”1”インクリメントして生成するインクリメンタ
を備えることにより、偶数アドレスの領域と奇数アドレ
スの領域との双方をアクセスする構成を採っている。こ
のような構成では、マイクロプロセッサから1アドレス
を出力するのみにて、メモリの奇数アドレスを先頭とす
る連続した2アドレス、または偶数アドレスを先頭とす
る連続した2アドレスに格納されているデータを読み出
すことが可能であるが、メモリからシーケンシャルなデ
ータを読み出す動作には従来の一般的な動作と同様にな
る。
【0037】更に、特開平1-128143号公報の発明では、
メモリを偶数アドレスの領域と奇数アドレスの領域とに
分割し、マイクロプロセッサから出力されたアドレスの
最下位ビットを除いたアドレスと最下位ビットとを加算
する加算器を備えることにより、偶数アドレスの領域と
奇数アドレスの領域との双方をアクセスする構成を採っ
ている。このような構成では、上述の特開昭63−129438
号公報の発明と同様に、マイクロプロセッサから1アド
レスを出力するのみにて、メモリの連続する2アドレス
に格納されているデータを読み出すことが可能である
が、メモリからシーケンシャルなデータを読み出す動作
には従来の一般的な動作と同様になる。
メモリを偶数アドレスの領域と奇数アドレスの領域とに
分割し、マイクロプロセッサから出力されたアドレスの
最下位ビットを除いたアドレスと最下位ビットとを加算
する加算器を備えることにより、偶数アドレスの領域と
奇数アドレスの領域との双方をアクセスする構成を採っ
ている。このような構成では、上述の特開昭63−129438
号公報の発明と同様に、マイクロプロセッサから1アド
レスを出力するのみにて、メモリの連続する2アドレス
に格納されているデータを読み出すことが可能である
が、メモリからシーケンシャルなデータを読み出す動作
には従来の一般的な動作と同様になる。
【0038】このように、上述の各公報に開示されてい
る技術は、メモリの隣接するアドレスの一方にデータを
書き込むと共に他方のアドレスからデータを読み出すと
いう特殊な用途のシステム、あるいはメモリの隣接する
2アドレスに跨がって格納されているデータを1回のア
クセスで読み出す技術であり、それぞれが問題としてい
る技術においては迅速なメモリアクセスが可能ではあ
る。しかし、メモリからシーケンシャルなデータを多数
連続的に読み出す場合の全体としてのアクセスタイムの
短縮にはあまり効果はないと言わざるを得ない。
る技術は、メモリの隣接するアドレスの一方にデータを
書き込むと共に他方のアドレスからデータを読み出すと
いう特殊な用途のシステム、あるいはメモリの隣接する
2アドレスに跨がって格納されているデータを1回のア
クセスで読み出す技術であり、それぞれが問題としてい
る技術においては迅速なメモリアクセスが可能ではあ
る。しかし、メモリからシーケンシャルなデータを多数
連続的に読み出す場合の全体としてのアクセスタイムの
短縮にはあまり効果はないと言わざるを得ない。
【0039】本発明は上述のような問題点を解決するた
めになされたものであり、アクセスタイムの比較的長い
メモリを使用したシステムにおいて、シーケンシャルな
データを連続的に読み出す場合に外部メモリに次のアク
セス対象のアドレスを予め与えることにより、全体とし
てのアクセスに要する時間を短縮することを可能とし、
更に実際のアクセス対象のアドレスと外部メモリに予め
与えられたアドレスとを比較することにより、メモリア
クセスがシーケンシャルには行われずに外部メモリに予
め与えていたアドレスが実際にアクセスされるアドレス
と異なってしまうことを回避し得るマイクロプロセッサ
の提供を目的とする。
めになされたものであり、アクセスタイムの比較的長い
メモリを使用したシステムにおいて、シーケンシャルな
データを連続的に読み出す場合に外部メモリに次のアク
セス対象のアドレスを予め与えることにより、全体とし
てのアクセスに要する時間を短縮することを可能とし、
更に実際のアクセス対象のアドレスと外部メモリに予め
与えられたアドレスとを比較することにより、メモリア
クセスがシーケンシャルには行われずに外部メモリに予
め与えていたアドレスが実際にアクセスされるアドレス
と異なってしまうことを回避し得るマイクロプロセッサ
の提供を目的とする。
【0040】
【課題を解決するための手段】本発明の第1の発明のマ
イクロプロセッサは、偶数アドレスが割り当てられた第
1の領域及び奇数アドレスが割り当てられた第2の領域
とに分割されたメモリをアクセスするマイクロプロセッ
サであって、マイクロプロセッサから出力された実アド
レスから最下位ビットを除く値を第2の領域をアクセス
している間にインクリメントして先出しアドレス値を生
成するアドレスカウンタと、アドレスカウンタが保持し
ている先出しアドレス値を第2の領域のアクセス終了後
にラッチするアドレスラッチと、先出しアドレス値をメ
モリへ出力させると共にそのことを示す先出しアドレス
出力信号を発生する制御回路と、メモリの第1及び第2
の領域がアクセスされた際に実アドレスから最下位ビッ
トを除いた値とアドレスラッチに保持されている先出し
アドレス値とを比較して一致した場合にヒット信号を出
力するアドレス比較器とを備え、ヒット信号が出力され
ていない場合には実アドレスから最下位ビットを除いた
値を制御回路がアドレスラッチ及びアドレスカウンタに
ラッチさせるように構成されている。
イクロプロセッサは、偶数アドレスが割り当てられた第
1の領域及び奇数アドレスが割り当てられた第2の領域
とに分割されたメモリをアクセスするマイクロプロセッ
サであって、マイクロプロセッサから出力された実アド
レスから最下位ビットを除く値を第2の領域をアクセス
している間にインクリメントして先出しアドレス値を生
成するアドレスカウンタと、アドレスカウンタが保持し
ている先出しアドレス値を第2の領域のアクセス終了後
にラッチするアドレスラッチと、先出しアドレス値をメ
モリへ出力させると共にそのことを示す先出しアドレス
出力信号を発生する制御回路と、メモリの第1及び第2
の領域がアクセスされた際に実アドレスから最下位ビッ
トを除いた値とアドレスラッチに保持されている先出し
アドレス値とを比較して一致した場合にヒット信号を出
力するアドレス比較器とを備え、ヒット信号が出力され
ていない場合には実アドレスから最下位ビットを除いた
値を制御回路がアドレスラッチ及びアドレスカウンタに
ラッチさせるように構成されている。
【0041】本発明の第2の発明のマイクロプロセッサ
は、偶数アドレスが割り当てられた第1の領域及び奇数
アドレスが割り当てられた第2の領域とに分割されたメ
モリをアクセスするマイクロプロセッサであって、マイ
クロプロセッサから出力された実アドレスから最下位ビ
ットを除く値を第1の領域をアクセスしている間にイン
クリメントして先出しアドレス値を生成するアドレスカ
ウンタと、アドレスカウンタが保持している先出しアド
レス値を第1の領域のアクセス終了後にラッチする第1
のアドレスラッチと、アドレスカウンタが保持している
先出しアドレス値を第2の領域のアクセス終了後にラッ
チする第2のアドレスラッチと、前記アドレスカウンタ
から先出しアドレス値を出力させると共に第1の領域に
対する先出しアドレス値が出力された場合にはそのこと
を示す第1の先出しアドレス出力信号を出力し、第2の
領域に対する先出しアドレス値が出力された場合にはそ
のことを示す第2の先出しアドレス出力信号を出力する
制御回路と、実アドレス値が偶数である場合は第1のア
ドレスラッチが保持している先出しアドレス値を選択
し、実アドレス値が奇数である場合は第2のアドレスラ
ッチが保持している先出しアドレス値を選択するアドレ
スラッチセレクタと、第1及び第2の領域のアクセスに
際して実アドレスから最下位ビットを除いた値とアドレ
スラッチセレクタにより選択された先出しアドレス値と
を比較して一致した場合にヒット信号を出力するアドレ
ス比較器とを備え、ヒット信号が出力されていない場合
には実アドレスから最下位ビットを除いた値を制御回路
がアドレスカウンタにラッチさせるように構成されてい
る。
は、偶数アドレスが割り当てられた第1の領域及び奇数
アドレスが割り当てられた第2の領域とに分割されたメ
モリをアクセスするマイクロプロセッサであって、マイ
クロプロセッサから出力された実アドレスから最下位ビ
ットを除く値を第1の領域をアクセスしている間にイン
クリメントして先出しアドレス値を生成するアドレスカ
ウンタと、アドレスカウンタが保持している先出しアド
レス値を第1の領域のアクセス終了後にラッチする第1
のアドレスラッチと、アドレスカウンタが保持している
先出しアドレス値を第2の領域のアクセス終了後にラッ
チする第2のアドレスラッチと、前記アドレスカウンタ
から先出しアドレス値を出力させると共に第1の領域に
対する先出しアドレス値が出力された場合にはそのこと
を示す第1の先出しアドレス出力信号を出力し、第2の
領域に対する先出しアドレス値が出力された場合にはそ
のことを示す第2の先出しアドレス出力信号を出力する
制御回路と、実アドレス値が偶数である場合は第1のア
ドレスラッチが保持している先出しアドレス値を選択
し、実アドレス値が奇数である場合は第2のアドレスラ
ッチが保持している先出しアドレス値を選択するアドレ
スラッチセレクタと、第1及び第2の領域のアクセスに
際して実アドレスから最下位ビットを除いた値とアドレ
スラッチセレクタにより選択された先出しアドレス値と
を比較して一致した場合にヒット信号を出力するアドレ
ス比較器とを備え、ヒット信号が出力されていない場合
には実アドレスから最下位ビットを除いた値を制御回路
がアドレスカウンタにラッチさせるように構成されてい
る。
【0042】
【作用】本発明の第1の発明では、メモリの第1の領域
がアクセスされている間に第2の領域に予めアドレス値
を与えることが出来るので第2の領域のアクセスに要す
る時間が短縮され、第2の領域のアクセスから引き続い
て第1の領域がアクセスされない場合は第1の領域にも
予めアドレス値を与えることができ第1の領域のアクセ
スに要する時間も短縮する。また、メモリの第1及び第
2の領域に予め与えられたアドレス値が実アドレスから
最下位ビットを除いた値と異なっていた場合にはアドレ
ス比較器の比較結果により検出されるので、実アドレス
から最下位ビットを除いた値が制御回路によりアドレス
カウンタ及びアドレスラッチにラッチされて第1及び第
2の領域に与えられ、正しいアドレスでアクセスが行わ
れる。
がアクセスされている間に第2の領域に予めアドレス値
を与えることが出来るので第2の領域のアクセスに要す
る時間が短縮され、第2の領域のアクセスから引き続い
て第1の領域がアクセスされない場合は第1の領域にも
予めアドレス値を与えることができ第1の領域のアクセ
スに要する時間も短縮する。また、メモリの第1及び第
2の領域に予め与えられたアドレス値が実アドレスから
最下位ビットを除いた値と異なっていた場合にはアドレ
ス比較器の比較結果により検出されるので、実アドレス
から最下位ビットを除いた値が制御回路によりアドレス
カウンタ及びアドレスラッチにラッチされて第1及び第
2の領域に与えられ、正しいアドレスでアクセスが行わ
れる。
【0043】本発明の第2の発明では、メモリの第1の
領域がアクセスされている間に第2の領域に予めアドレ
ス値を与えることができると共に第2の領域がアクセス
されている間に第1の領域に予めアドレス値を与えるこ
とができ、第1及び第2の領域のアクセスに要する時間
が短縮する。また、第1及び第2の領域に予め与えてい
たアドレス値が実アドレスから最下位ビットを除いた値
と異なっていた場合にはアドレス比較器の比較結果によ
り検出されるので、実アドレスから最下位ビットを除い
た値が制御回路によりアドレスカウンタにラッチされて
第1及び第2の領域に与えられ、正しいアドレスでアク
セスが行われる。
領域がアクセスされている間に第2の領域に予めアドレ
ス値を与えることができると共に第2の領域がアクセス
されている間に第1の領域に予めアドレス値を与えるこ
とができ、第1及び第2の領域のアクセスに要する時間
が短縮する。また、第1及び第2の領域に予め与えてい
たアドレス値が実アドレスから最下位ビットを除いた値
と異なっていた場合にはアドレス比較器の比較結果によ
り検出されるので、実アドレスから最下位ビットを除い
た値が制御回路によりアドレスカウンタにラッチされて
第1及び第2の領域に与えられ、正しいアドレスでアク
セスが行われる。
【0044】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【0045】まず、第1の発明について説明する。図1
は本発明の第1の発明のマイクロプロセッサが外部メモ
リから命令を読み込むための構成の一実施例を示すブロ
ック図である。なお、この図1においては、前述の従来
例の説明で参照した図15と同一の参照符号は同一又は相
当部分を示している。
は本発明の第1の発明のマイクロプロセッサが外部メモ
リから命令を読み込むための構成の一実施例を示すブロ
ック図である。なお、この図1においては、前述の従来
例の説明で参照した図15と同一の参照符号は同一又は相
当部分を示している。
【0046】図1において、参照符号1は本発明のマイ
クロプロセッサを、2はマイクロプロセッサ1の外部に
接続された外部メモリを、3はバンクセレクタを、4は
応答回路をそれぞれ示している。
クロプロセッサを、2はマイクロプロセッサ1の外部に
接続された外部メモリを、3はバンクセレクタを、4は
応答回路をそれぞれ示している。
【0047】なお、外部メモリ2はマイクロプロセッサ
1が実行する命令を格納しており、第1メモリバンク2A
及び第2メモリバンク2Bにて構成されている。また、応
答回路4は後述する如く、マイクロプロセッサ1が外部
メモリ2をアクセスする場合にマイクロプロセッサ1が
データバス11から命令を読込むタイミングを制御する。
1が実行する命令を格納しており、第1メモリバンク2A
及び第2メモリバンク2Bにて構成されている。また、応
答回路4は後述する如く、マイクロプロセッサ1が外部
メモリ2をアクセスする場合にマイクロプロセッサ1が
データバス11から命令を読込むタイミングを制御する。
【0048】参照符号5はマイクロプロセッサ1内のマ
イクロプロセッサコアであり、図15に示されている従来
例のマイクロプロセッサ1に相当する。マイクロプロセ
ッサコア5からはアドレスバス10へアドレスが出力され
るが、その内の最下位ビット10A は制御回路9に入力さ
れ、最下位ビット10A 以外のアドレスバス10B はアドレ
スカウンタ6及びアドレス比較器8に入力される。ま
た、アドレスバス10は、マイクロプロセッサ1の外部に
も出力されており、最下位ビット10A がバンクセレクタ
3にも入力されている。
イクロプロセッサコアであり、図15に示されている従来
例のマイクロプロセッサ1に相当する。マイクロプロセ
ッサコア5からはアドレスバス10へアドレスが出力され
るが、その内の最下位ビット10A は制御回路9に入力さ
れ、最下位ビット10A 以外のアドレスバス10B はアドレ
スカウンタ6及びアドレス比較器8に入力される。ま
た、アドレスバス10は、マイクロプロセッサ1の外部に
も出力されており、最下位ビット10A がバンクセレクタ
3にも入力されている。
【0049】制御回路9は上述のアドレスバス10の最下
位ビット10A と、マイクロプロセッサコア5及び応答回
路4から与えられる後述する如き種々の信号に応じてア
ドレスカウンタ6を制御する。
位ビット10A と、マイクロプロセッサコア5及び応答回
路4から与えられる後述する如き種々の信号に応じてア
ドレスカウンタ6を制御する。
【0050】アドレスカウンタ6は通常のフォンノイマ
ンタイプのマイクロプロセッサに必ず備えられているア
ドレスカウンタとは異なり、上述の制御回路9により制
御され、最下位ビット10A 以外のアドレスバス10B から
その値をロードして保持し、またその値を”1”だけイ
ンクリメントして保持する。このアドレスカウンタ6が
保持している値はアドレスラッチ7と接続された出力バ
ス16へ常時出力されている。
ンタイプのマイクロプロセッサに必ず備えられているア
ドレスカウンタとは異なり、上述の制御回路9により制
御され、最下位ビット10A 以外のアドレスバス10B から
その値をロードして保持し、またその値を”1”だけイ
ンクリメントして保持する。このアドレスカウンタ6が
保持している値はアドレスラッチ7と接続された出力バ
ス16へ常時出力されている。
【0051】但し、このようなカウンタは通常の一般的
なカウンタで容易に構成可能である。なお、通常のフォ
ンノイマンタイプのマイクロプロセッサには、次に処理
すべき命令のアドレスを指示するためのアドレスカウン
タが必ず備えられているが、上述のアドレスカウンタ6
はそれとは別にマイクロプロセッサコア5の外部に備え
られている。
なカウンタで容易に構成可能である。なお、通常のフォ
ンノイマンタイプのマイクロプロセッサには、次に処理
すべき命令のアドレスを指示するためのアドレスカウン
タが必ず備えられているが、上述のアドレスカウンタ6
はそれとは別にマイクロプロセッサコア5の外部に備え
られている。
【0052】アドレスラッチ7は上述の制御回路9によ
り制御され、アドレスカウンタ6が出力バス16へ出力し
ている値を取り込んでラッチすると共に、ラッチしてい
る値を常時先出しバス17へ出力している。
り制御され、アドレスカウンタ6が出力バス16へ出力し
ている値を取り込んでラッチすると共に、ラッチしてい
る値を常時先出しバス17へ出力している。
【0053】アドレス比較器8はマイクロプロセッサコ
ア5により制御されて最下位ビット10A 以外のアドレス
バス10B の値とアドレスラッチ7がラッチしている値と
を比較し、一致した場合にはローアクティブの先出しア
ドレスヒット信号18を出力する。なお、上述のアドレス
ラッチ7がラッチしている値は第1メモリバンク2A及び
第2メモリバンク2Bにも与えられている。
ア5により制御されて最下位ビット10A 以外のアドレス
バス10B の値とアドレスラッチ7がラッチしている値と
を比較し、一致した場合にはローアクティブの先出しア
ドレスヒット信号18を出力する。なお、上述のアドレス
ラッチ7がラッチしている値は第1メモリバンク2A及び
第2メモリバンク2Bにも与えられている。
【0054】参照符号11はデータバスであり、バンクセ
レクタ3から出力されるデータをマイクロプロセッサ1
内のマイクロプロセッサコア5に入力する。
レクタ3から出力されるデータをマイクロプロセッサ1
内のマイクロプロセッサコア5に入力する。
【0055】参照符号12はアドレスストローブ信号(以
下、AS信号という)であり、外部メモリ2をアクセスす
るためにマイクロプロセッサコア5から有効なアドレス
がアドレスバス10へ出力されたことを示す。このAS信号
12はマイクロプロセッサコア5から出力されてアドレス
比較器8及び制御回路9に入力されると共に、マイクロ
プロセッサ1外部にも出力されて応答回路4に入力され
る。
下、AS信号という)であり、外部メモリ2をアクセスす
るためにマイクロプロセッサコア5から有効なアドレス
がアドレスバス10へ出力されたことを示す。このAS信号
12はマイクロプロセッサコア5から出力されてアドレス
比較器8及び制御回路9に入力されると共に、マイクロ
プロセッサ1外部にも出力されて応答回路4に入力され
る。
【0056】参照符号13はデータストローブ信号(以
下、DS信号という)であり、マイクロプロセッサコア5
がデータバス11からデータ読み込み中であることを示
す。このDS信号13はマイクロプロセッサコア5から出力
され、マイクロプロセッサ1外部に出力されて応答回路
4に入力される。
下、DS信号という)であり、マイクロプロセッサコア5
がデータバス11からデータ読み込み中であることを示
す。このDS信号13はマイクロプロセッサコア5から出力
され、マイクロプロセッサ1外部に出力されて応答回路
4に入力される。
【0057】参照符号14はデータトランスファコンプリ
ート信号(以下、DC信号という)であり、メモリ2から
有効なデータがデータバス10へ出力されたことを示す。
このDC信号14は応答回路4から出力され、マイクロプロ
セッサ1内部に入力されてマイクロプロセッサコア5に
入力されると共に、制御回路9にも入力される。参照符
号15はクロック信号であり、応答回路4に入力されると
共に、マイクロプロセッサ1内部にも入力されてマイク
ロプロセッサコア5及び制御回路9に入力される。
ート信号(以下、DC信号という)であり、メモリ2から
有効なデータがデータバス10へ出力されたことを示す。
このDC信号14は応答回路4から出力され、マイクロプロ
セッサ1内部に入力されてマイクロプロセッサコア5に
入力されると共に、制御回路9にも入力される。参照符
号15はクロック信号であり、応答回路4に入力されると
共に、マイクロプロセッサ1内部にも入力されてマイク
ロプロセッサコア5及び制御回路9に入力される。
【0058】なお、上述の参照符号10乃至15は図15の従
来例を示すブロック図の参照符号10乃至15に相当する。
参照符号16はアドレスカウンタ6の出力バスであり、ア
ドレスカウンタ6から出力されてアドレスラッチ7に入
力される。
来例を示すブロック図の参照符号10乃至15に相当する。
参照符号16はアドレスカウンタ6の出力バスであり、ア
ドレスカウンタ6から出力されてアドレスラッチ7に入
力される。
【0059】参照符号17は先出しアドレスバスであり、
アドレスラッチ7から出力されてアドレス比較器8に入
力されると共に、マイクロプロセッサ1外部にも出力さ
れて第1メモリバンク2A及び第2メモリバンク2Bに入力
される。参照符号18は先出しアドレスヒット信号(以
下、 HIT信号という)であり、アドレス比較器8から出
力されて制御回路9に入力されると共に、マイクロプロ
セッサ1外部にも出力されて応答回路4に入力される。
アドレスラッチ7から出力されてアドレス比較器8に入
力されると共に、マイクロプロセッサ1外部にも出力さ
れて第1メモリバンク2A及び第2メモリバンク2Bに入力
される。参照符号18は先出しアドレスヒット信号(以
下、 HIT信号という)であり、アドレス比較器8から出
力されて制御回路9に入力されると共に、マイクロプロ
セッサ1外部にも出力されて応答回路4に入力される。
【0060】参照符号19は制御回路9から出力されてア
ドレスカウンタ6に入力されるカウント信号を、20は制
御回路9から出力されてアドレスカウンタ6に入力され
るロード信号をそれぞれ示している。参照符号21は先出
しアドレス出力信号(以下、PA信号という)であり、制
御回路9から出力されてアドレスラッチ7に入力される
と共に、マイクロプロセッサ1外部にも出力されて応答
回路4に入力される。参照符号22A はメモリ2の第1メ
モリバンク2Aから出力されてバンクセレクタ3に入力さ
れる第1バンク出力バスを、22B はメモリ2の第2メモ
リバンク2Bから出力されてバンクセレクタ3に入力され
る第2バンク出力バスをそれぞれ示している。
ドレスカウンタ6に入力されるカウント信号を、20は制
御回路9から出力されてアドレスカウンタ6に入力され
るロード信号をそれぞれ示している。参照符号21は先出
しアドレス出力信号(以下、PA信号という)であり、制
御回路9から出力されてアドレスラッチ7に入力される
と共に、マイクロプロセッサ1外部にも出力されて応答
回路4に入力される。参照符号22A はメモリ2の第1メ
モリバンク2Aから出力されてバンクセレクタ3に入力さ
れる第1バンク出力バスを、22B はメモリ2の第2メモ
リバンク2Bから出力されてバンクセレクタ3に入力され
る第2バンク出力バスをそれぞれ示している。
【0061】図2は、マイクロプロセッサ1内に備えら
れている制御回路9の一構成例を示す回路図である。な
お、図2において参照符号10A, 12, 14, 15, 18, 19, 2
0, 21 は図1に示されている各構成要素と同一である。
れている制御回路9の一構成例を示す回路図である。な
お、図2において参照符号10A, 12, 14, 15, 18, 19, 2
0, 21 は図1に示されている各構成要素と同一である。
【0062】図2において、参照符号23, 24, 25, 26,
27はいずれも論理ゲートである。また、参照符号28はフ
リップフロップ(以下、FFという)であり、29は3ビッ
ト構成のクロック同期シフトレジスタである。
27はいずれも論理ゲートである。また、参照符号28はフ
リップフロップ(以下、FFという)であり、29は3ビッ
ト構成のクロック同期シフトレジスタである。
【0063】論理ゲート23はAS信号12, HIT信号18及び
クロック信号15を入力し、出力信号30を出力する。論理
ゲート24はAS信号12及び HIT信号18を入力し、出力信号
31を出力する。
クロック信号15を入力し、出力信号30を出力する。論理
ゲート24はAS信号12及び HIT信号18を入力し、出力信号
31を出力する。
【0064】シフトレジスタ29は本実施例では3ビット
構成になっている。その理由は、シフトレジスタ29は20
MHz(周期は50ナノ秒)のクロック信号15に同期して動作
するが、外部メモリ2のアクセスタイムが 120ナノ秒で
あるため、外部メモリ2の1回のアクセスのために3ク
ロック(150ナノ秒) の時間を確保するためである。シフ
トレジスタ29は上述のように同期信号としてクロック信
号15を入力すると共に1ビット目 (最下位ビット:LSB)
に論理ゲート24の出力信号31を入力し、1ビット目の内
容をロード信号20として出力し、3ビット目 (最上位ビ
ット:MSB)の内容を出力信号32として出力する。
構成になっている。その理由は、シフトレジスタ29は20
MHz(周期は50ナノ秒)のクロック信号15に同期して動作
するが、外部メモリ2のアクセスタイムが 120ナノ秒で
あるため、外部メモリ2の1回のアクセスのために3ク
ロック(150ナノ秒) の時間を確保するためである。シフ
トレジスタ29は上述のように同期信号としてクロック信
号15を入力すると共に1ビット目 (最下位ビット:LSB)
に論理ゲート24の出力信号31を入力し、1ビット目の内
容をロード信号20として出力し、3ビット目 (最上位ビ
ット:MSB)の内容を出力信号32として出力する。
【0065】論理ゲート25は論理ゲート23の出力信号30
及びシフトレジスタ29の出力信号32を入力し、出力信号
33を出力する。FF28はDC信号14をリセット端子Rに、論
理ゲート25の出力信号33をセット端子Sにそれぞれ入力
し、出力信号34を出力端子#Q(#は反転信号を表す) から
出力する。
及びシフトレジスタ29の出力信号32を入力し、出力信号
33を出力する。FF28はDC信号14をリセット端子Rに、論
理ゲート25の出力信号33をセット端子Sにそれぞれ入力
し、出力信号34を出力端子#Q(#は反転信号を表す) から
出力する。
【0066】論理ゲート26はFF28の出力信号34及びアド
レスバス10の最下位ビット10A を入力し、カウント信号
19を出力する。論理ゲート27はカウント信号19及びロー
ド信号20を入力し、PA信号21を出力する。
レスバス10の最下位ビット10A を入力し、カウント信号
19を出力する。論理ゲート27はカウント信号19及びロー
ド信号20を入力し、PA信号21を出力する。
【0067】図3は図1に示されている応答回路4の一
構成例を示す回路図である。なお図3において、参照符
号12, 13, 14, 15, 18, 21は図1に示されている各構成
要素と同一である。
構成例を示す回路図である。なお図3において、参照符
号12, 13, 14, 15, 18, 21は図1に示されている各構成
要素と同一である。
【0068】参照符号35, 36, 37, 38は論理ゲートであ
り、39, 40は遅延回路である。また、参照符号41, 42は
フリップフロップであり、43はクロック同期フリップフ
ロップ(以下、 CFFという)である。
り、39, 40は遅延回路である。また、参照符号41, 42は
フリップフロップであり、43はクロック同期フリップフ
ロップ(以下、 CFFという)である。
【0069】遅延回路39はPA信号21及びクロック信号15
を入力し、出力信号44を出力する。論理ゲート35はAS信
号12及び HIT信号18を入力し、出力信号45を出力する。
論理ゲート37はAS信号12及び HIT信号18を入力し、出力
信号46を出力する。
を入力し、出力信号44を出力する。論理ゲート35はAS信
号12及び HIT信号18を入力し、出力信号45を出力する。
論理ゲート37はAS信号12及び HIT信号18を入力し、出力
信号46を出力する。
【0070】遅延回路40は論理ゲート37の出力信号46及
びクロック信号15を入力し、出力信号47を出力する。FF
41は論理ゲート35の出力信号45をセット端子Sに、DS信
号13をリセット端子Rにそれぞれ入力し、出力信号48を
出力端子#Qから出力する。論理ゲート36は遅延回路39の
出力信号44及びFF41の出力信号48を入力し、出力信号49
を出力する。
びクロック信号15を入力し、出力信号47を出力する。FF
41は論理ゲート35の出力信号45をセット端子Sに、DS信
号13をリセット端子Rにそれぞれ入力し、出力信号48を
出力端子#Qから出力する。論理ゲート36は遅延回路39の
出力信号44及びFF41の出力信号48を入力し、出力信号49
を出力する。
【0071】FF42は遅延回路40の出力信号47をセット端
子Sに、DS信号13をリセット端子Rにそれぞれ入力し、
出力信号50を出力端子#Qから出力する。CFF 43は論理ゲ
ート36の出力信号49をセット端子Sに、DS信号13をリセ
ット端子Rに、クロック信号15をクロック端子にそれぞ
れ入力し、出力信号51を出力端子#Qから出力する。論理
ゲート38はCFF 43の出力信号51及びFF42の出力信号50を
入力し、DC信号14を出力する。
子Sに、DS信号13をリセット端子Rにそれぞれ入力し、
出力信号50を出力端子#Qから出力する。CFF 43は論理ゲ
ート36の出力信号49をセット端子Sに、DS信号13をリセ
ット端子Rに、クロック信号15をクロック端子にそれぞ
れ入力し、出力信号51を出力端子#Qから出力する。論理
ゲート38はCFF 43の出力信号51及びFF42の出力信号50を
入力し、DC信号14を出力する。
【0072】図4(a) は第1メモリバンク2A内の命令の
配置例を示す模式図であり、アドレス”100 ”に命令10
が、アドレス”101 ”に命令12が、アドレス”110 ”に
命令14が、アドレス”10000 ”に命令20が、アドレス”
10001 ”に命令22がそれぞれ配置されているものとす
る。
配置例を示す模式図であり、アドレス”100 ”に命令10
が、アドレス”101 ”に命令12が、アドレス”110 ”に
命令14が、アドレス”10000 ”に命令20が、アドレス”
10001 ”に命令22がそれぞれ配置されているものとす
る。
【0073】図4(b) は第2メモリバンク2B内の命令の
配置例を示す模式図であり、アドレス”100 ”に命令11
が、アドレス”101 ”に命令13が、アドレス”110 ”に
命令15が、アドレス”10000 ”に命令21が、アドレス”
10001 ”に命令23がそれぞれ配置されているものとす
る。
配置例を示す模式図であり、アドレス”100 ”に命令11
が、アドレス”101 ”に命令13が、アドレス”110 ”に
命令15が、アドレス”10000 ”に命令21が、アドレス”
10001 ”に命令23がそれぞれ配置されているものとす
る。
【0074】この図4(a) 及び図4(b) と前述の従来例
の図17とを比較すると、従来は最下位ビットが”0”で
あるアドレス”1000”, ”1010”, ”1100”…”10000
0”,”100010”に格納されていた命令10, 12, 14…20,
22が第1メモリバンク2Aのアドレス”100 ”, ”101
”, ”110 ”…”10000 ”, ”10001 ”にそれぞれ格
納されている。また、従来は最下位ビットが”1”であ
るアドレス”1001”, ”1011”, ”1101”…”10000
1”, ”100011”に格納されていた命令11, 13, 15…21,
23が第2メモリバンク2Bのアドレス”100 ”, ”101
”, ”110 ”…”10000”, ”10001 ”にそれぞれ格納
されている。
の図17とを比較すると、従来は最下位ビットが”0”で
あるアドレス”1000”, ”1010”, ”1100”…”10000
0”,”100010”に格納されていた命令10, 12, 14…20,
22が第1メモリバンク2Aのアドレス”100 ”, ”101
”, ”110 ”…”10000 ”, ”10001 ”にそれぞれ格
納されている。また、従来は最下位ビットが”1”であ
るアドレス”1001”, ”1011”, ”1101”…”10000
1”, ”100011”に格納されていた命令11, 13, 15…21,
23が第2メモリバンク2Bのアドレス”100 ”, ”101
”, ”110 ”…”10000”, ”10001 ”にそれぞれ格納
されている。
【0075】従って、各データ (この場合は命令) を両
メモリバンク2A, 2Bに図4(a) 及び図4(b) に示されて
いるようにアドレスを付与して格納することにより、マ
イクロプロセッサコア5から見たアドレス (図17に示さ
れているアドレス) の最下位ビットが”0”(偶数アド
レス)であるデータ(この場合は命令10, 12, 14…20,
22) は第1メモリバンク2Aに、またマイクロプロセッサ
コア5から見たアドレスの最下位ビットが”1”(奇数
アドレス)であるデータ(この場合は命令11,13, 15…2
1, 23)は第2メモリバンク2Bにそれぞれ配置されるこ
とになる。
メモリバンク2A, 2Bに図4(a) 及び図4(b) に示されて
いるようにアドレスを付与して格納することにより、マ
イクロプロセッサコア5から見たアドレス (図17に示さ
れているアドレス) の最下位ビットが”0”(偶数アド
レス)であるデータ(この場合は命令10, 12, 14…20,
22) は第1メモリバンク2Aに、またマイクロプロセッサ
コア5から見たアドレスの最下位ビットが”1”(奇数
アドレス)であるデータ(この場合は命令11,13, 15…2
1, 23)は第2メモリバンク2Bにそれぞれ配置されるこ
とになる。
【0076】このような各命令の配置状態は、マイクロ
プロセッサコア5から見た場合、図17に示されている従
来例の外部メモリ98内の命令の配置例と等価になる。
プロセッサコア5から見た場合、図17に示されている従
来例の外部メモリ98内の命令の配置例と等価になる。
【0077】換言すれば、両メモリバンク2A, 2Bに格納
されている各データ(この場合は命令)のマイクロプロ
セッサコア5から見たアドレスは、第1メモリバンク2A
では、各データが格納されているアドレスの最下位ビッ
トの更に下位側にビット”0”を付加した値であり、第
2メモリバンク2Bでは、各データが格納されているアド
レスの最下位ビットの更に下位側にビット”1”を付加
した値である。
されている各データ(この場合は命令)のマイクロプロ
セッサコア5から見たアドレスは、第1メモリバンク2A
では、各データが格納されているアドレスの最下位ビッ
トの更に下位側にビット”0”を付加した値であり、第
2メモリバンク2Bでは、各データが格納されているアド
レスの最下位ビットの更に下位側にビット”1”を付加
した値である。
【0078】そして、マイクロプロセッサコア5から見
たアドレスの最下位ビットが”0”(偶数アドレス)で
あるデータ(この場合は命令)は、そのアドレスの最下
位ビット以外の値に等しい第1メモリバンク2Aの各アド
レスに配置されている。また、マイクロプロセッサコア
5から見たアドレスの最下位ビットが”1”(奇数アド
レス)であるデータ(この場合は命令)は、そのアドレ
スの最下位ビット以外の値に等しい第2メモリバンク2B
の各アドレスに配置されている。
たアドレスの最下位ビットが”0”(偶数アドレス)で
あるデータ(この場合は命令)は、そのアドレスの最下
位ビット以外の値に等しい第1メモリバンク2Aの各アド
レスに配置されている。また、マイクロプロセッサコア
5から見たアドレスの最下位ビットが”1”(奇数アド
レス)であるデータ(この場合は命令)は、そのアドレ
スの最下位ビット以外の値に等しい第2メモリバンク2B
の各アドレスに配置されている。
【0079】次に、上述のような構成の本発明のマイク
ロプロセッサの動作について説明する。ただし、以下の
説明においては、 HIT信号18, カウント信号19, ロード
信号20及びPA信号21はいずれも負論理であるとする。ま
ず図1に示されている第1の発明のマイクロプロセッサ
1内のアドレスカウンタ6, アドレスラッチ7, アドレ
ス比較器8及びバンクセレクタ3の動作について説明す
る。
ロプロセッサの動作について説明する。ただし、以下の
説明においては、 HIT信号18, カウント信号19, ロード
信号20及びPA信号21はいずれも負論理であるとする。ま
ず図1に示されている第1の発明のマイクロプロセッサ
1内のアドレスカウンタ6, アドレスラッチ7, アドレ
ス比較器8及びバンクセレクタ3の動作について説明す
る。
【0080】アドレスカウンタ6は制御回路9から与え
られるカウント信号19及びロード信号20により制御され
る。具体的には、カウント信号19の立ち下がり時点にお
いて自身の記憶内容に”1”を加算し、ロード信号20の
立ち下がり時点においてアドレスバス10の最下位ビット
10A 以外のアドレスバス10B の値を取り込んで記憶す
る。また、アドレスカウンタ6は、自身の記憶内容を常
に出力バス16上へ出力している。
られるカウント信号19及びロード信号20により制御され
る。具体的には、カウント信号19の立ち下がり時点にお
いて自身の記憶内容に”1”を加算し、ロード信号20の
立ち下がり時点においてアドレスバス10の最下位ビット
10A 以外のアドレスバス10B の値を取り込んで記憶す
る。また、アドレスカウンタ6は、自身の記憶内容を常
に出力バス16上へ出力している。
【0081】アドレスラッチ7は、PA信号21の立ち上が
り時点においてアドレスカウンタ6の記憶内容をアドレ
スカウンタ6の出力バス16を介して取り込んで記憶す
る。また、アドレスラッチ7は、自身の記憶内容を常に
先出しアドレスバス17上に出力する。
り時点においてアドレスカウンタ6の記憶内容をアドレ
スカウンタ6の出力バス16を介して取り込んで記憶す
る。また、アドレスラッチ7は、自身の記憶内容を常に
先出しアドレスバス17上に出力する。
【0082】アドレス比較器8は、AS信号12の立ち下が
り時点においてアドレスバス10から最下位ビット10A 以
外のアドレスバス10B の値と先出しアドレスバス17の値
とを比較し、比較結果が一致している場合は HIT信号18
をLレベルにし、不一致である場合は HIT信号18をHレ
ベルにする。また、アドレス比較器8は、AS信号12の立
ち上がり時点において HIT信号18をHレベルにする。バ
ンクセレクタ3は、アドレスバス10の最下位ビット10A
がLレベルである間は第1メモリバンク2Aの出力バス22
A 上のデータをデータバス11上へ出力し、Hレベルであ
る間は第2メモリバンク2Bの出力バス22B 上のデータを
データバス11上へ出力する。
り時点においてアドレスバス10から最下位ビット10A 以
外のアドレスバス10B の値と先出しアドレスバス17の値
とを比較し、比較結果が一致している場合は HIT信号18
をLレベルにし、不一致である場合は HIT信号18をHレ
ベルにする。また、アドレス比較器8は、AS信号12の立
ち上がり時点において HIT信号18をHレベルにする。バ
ンクセレクタ3は、アドレスバス10の最下位ビット10A
がLレベルである間は第1メモリバンク2Aの出力バス22
A 上のデータをデータバス11上へ出力し、Hレベルであ
る間は第2メモリバンク2Bの出力バス22B 上のデータを
データバス11上へ出力する。
【0083】次に図2にその詳細な構成が示されている
本発明の第1の発明のマイクロプロセッサ1内の制御回
路9の動作について説明する。
本発明の第1の発明のマイクロプロセッサ1内の制御回
路9の動作について説明する。
【0084】論理ゲート23は、AS信号12がLレベルでか
つ HIT信号18がLレベルでかつクロック信号15がHレベ
ルであるという条件が成立している場合は出力信号30を
Hレベルにし、上述の条件が成立していない場合は出力
信号30をLレベルにする。論理ゲート24は、AS信号12が
Lレベルでかつ HIT信号18がHレベルであるという条件
が成立している場合は出力信号31をLレベルにし、上述
の条件が成立していない場合は出力信号31をHレベルに
する。
つ HIT信号18がLレベルでかつクロック信号15がHレベ
ルであるという条件が成立している場合は出力信号30を
Hレベルにし、上述の条件が成立していない場合は出力
信号30をLレベルにする。論理ゲート24は、AS信号12が
Lレベルでかつ HIT信号18がHレベルであるという条件
が成立している場合は出力信号31をLレベルにし、上述
の条件が成立していない場合は出力信号31をHレベルに
する。
【0085】シフトレジスタ29の内部の3ビットの内容
は初期状態では全てHレベルになっている。シフトレジ
スタ29は、クロック信号15の立ち上がりの都度、3ビッ
ト目の内容を捨て、2ビット目の内容を3ビット目に送
り、1ビット目の内容を2ビット目に送り、論理ゲート
24の出力信号31の値を1ビット目に取り込むシフト動作
を行う。またシフトレジスタ29は、1ビット目の内容を
常にロード信号20として出力し、3ビット目の内容を常
に出力信号32として出力している。
は初期状態では全てHレベルになっている。シフトレジ
スタ29は、クロック信号15の立ち上がりの都度、3ビッ
ト目の内容を捨て、2ビット目の内容を3ビット目に送
り、1ビット目の内容を2ビット目に送り、論理ゲート
24の出力信号31の値を1ビット目に取り込むシフト動作
を行う。またシフトレジスタ29は、1ビット目の内容を
常にロード信号20として出力し、3ビット目の内容を常
に出力信号32として出力している。
【0086】従って、論理ゲート24の出力信号31がLレ
ベルになっている場合の1つ目のクロック信号15の立ち
上がり時点においてロード信号20はHレベルからLレベ
ルになり、3つ目のクロック信号15の立ち上がり時点に
おいて出力信号32がHレベルからLレベルになる。この
ようにして論理ゲート24の出力信号31がHレベルに戻る
と、論理ゲート24の出力信号31がHレベルに戻った時点
から1つ目のクロック信号15の立ち上がり時点において
ロード信号20はLレベルからHレベルに戻り、3つ目の
クロック信号15の立ち上がり時点において出力信号32が
LレベルからHレベルに戻る。
ベルになっている場合の1つ目のクロック信号15の立ち
上がり時点においてロード信号20はHレベルからLレベ
ルになり、3つ目のクロック信号15の立ち上がり時点に
おいて出力信号32がHレベルからLレベルになる。この
ようにして論理ゲート24の出力信号31がHレベルに戻る
と、論理ゲート24の出力信号31がHレベルに戻った時点
から1つ目のクロック信号15の立ち上がり時点において
ロード信号20はLレベルからHレベルに戻り、3つ目の
クロック信号15の立ち上がり時点において出力信号32が
LレベルからHレベルに戻る。
【0087】論理ゲート25は、論理ゲート23の出力信号
30がHレベルまたはシフトレジスタ29の出力信号32がL
レベルであるという条件が成立している場合は出力信号
33をHレベルにし、上述の条件が成立していない場合は
出力信号33をLレベルにする。
30がHレベルまたはシフトレジスタ29の出力信号32がL
レベルであるという条件が成立している場合は出力信号
33をHレベルにし、上述の条件が成立していない場合は
出力信号33をLレベルにする。
【0088】FF28は、論理ゲート25の出力信号33の立ち
上がり時点においてセットされて出力信号34をLレベル
にし、DC信号14の立ち上がり時点においてリセットされ
て出力信号34をHレベルに戻す。論理ゲート26は、FF28
の出力信号34がLレベルでかつアドレスバス10の最下位
ビット10A がHレベルであるという条件が成立している
場合はカウント信号19をLレベルにし、上述の条件が成
立していない場合はカウント信号19をHレベルにする。
上がり時点においてセットされて出力信号34をLレベル
にし、DC信号14の立ち上がり時点においてリセットされ
て出力信号34をHレベルに戻す。論理ゲート26は、FF28
の出力信号34がLレベルでかつアドレスバス10の最下位
ビット10A がHレベルであるという条件が成立している
場合はカウント信号19をLレベルにし、上述の条件が成
立していない場合はカウント信号19をHレベルにする。
【0089】論理ゲート27は、カウント信号19がLレベ
ルまたはロード信号20がLレベルであるという条件が成
立している場合はPA信号21をLレベルにし、上述の条件
が成立していない場合はPA信号21をHレベルにする。従
って、カウント信号19がHレベルからLレベルになる時
点は、アドレスバス10の最下位ビット10A がHレベルで
かつAS信号12がLレベルでかつ HIT信号18がLレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がり時点、及びアドレスバス10の最下位ビット10
A がHレベルでかつAS信号12がLレベルでかつ HIT信号
18がHレベルであるという条件が成立している場合のク
ロック信号15の立ち上がり時点からこの立ち上がりをも
含めて数えて3つ目の立ち上がり時点である。なお、DC
信号14の立ち上がり時点においてカウント信号19はLレ
ベルからHレベルに戻る。
ルまたはロード信号20がLレベルであるという条件が成
立している場合はPA信号21をLレベルにし、上述の条件
が成立していない場合はPA信号21をHレベルにする。従
って、カウント信号19がHレベルからLレベルになる時
点は、アドレスバス10の最下位ビット10A がHレベルで
かつAS信号12がLレベルでかつ HIT信号18がLレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がり時点、及びアドレスバス10の最下位ビット10
A がHレベルでかつAS信号12がLレベルでかつ HIT信号
18がHレベルであるという条件が成立している場合のク
ロック信号15の立ち上がり時点からこの立ち上がりをも
含めて数えて3つ目の立ち上がり時点である。なお、DC
信号14の立ち上がり時点においてカウント信号19はLレ
ベルからHレベルに戻る。
【0090】また、ロード信号20がHレベルからLレベ
ルになる時点は、AS信号12がLレベルでかつ HIT信号18
がHレベルであるという条件が成立している場合のクロ
ック信号15の立ち上がり時点である。なお、次のクロッ
ク信号15の立ち上がり時点においてロード信号20はLレ
ベルからHレベルに戻る。PA信号21は、カウント信号19
及びロード信号20の両者がHレベルである間のみHレベ
ルになり、カウント信号19及びロード信号20のいずれか
一方でもLレベルであればLレベルになる。
ルになる時点は、AS信号12がLレベルでかつ HIT信号18
がHレベルであるという条件が成立している場合のクロ
ック信号15の立ち上がり時点である。なお、次のクロッ
ク信号15の立ち上がり時点においてロード信号20はLレ
ベルからHレベルに戻る。PA信号21は、カウント信号19
及びロード信号20の両者がHレベルである間のみHレベ
ルになり、カウント信号19及びロード信号20のいずれか
一方でもLレベルであればLレベルになる。
【0091】次に、図3にその詳細な構成が示されてい
る応答回路4の動作について説明する。遅延回路39は、
PA信号21の立ち上がり時点において出力信号44をHレベ
ルからLレベルにすると共にクロック信号15の立ち下が
りの回数のカウントを開始し、3つ目のクロック信号15
の立ち下がり時点において出力信号44をLレベルからH
レベルに戻す。また、遅延回路39は、自身の出力信号44
がLレベルである間にPA信号21の立ち上がりがあった場
合は、カウント数をリセットしてその時点から新たにカ
ウントを再開する。このカウント数はメモリ2のアクセ
スタイム及びクロック信号15の周波数に依存し、カウン
ト数3はメモリ2のアクセスタイムが 120ナノ秒でクロ
ック信号15の周波数が20MHz である場合の設定値の一例
である。
る応答回路4の動作について説明する。遅延回路39は、
PA信号21の立ち上がり時点において出力信号44をHレベ
ルからLレベルにすると共にクロック信号15の立ち下が
りの回数のカウントを開始し、3つ目のクロック信号15
の立ち下がり時点において出力信号44をLレベルからH
レベルに戻す。また、遅延回路39は、自身の出力信号44
がLレベルである間にPA信号21の立ち上がりがあった場
合は、カウント数をリセットしてその時点から新たにカ
ウントを再開する。このカウント数はメモリ2のアクセ
スタイム及びクロック信号15の周波数に依存し、カウン
ト数3はメモリ2のアクセスタイムが 120ナノ秒でクロ
ック信号15の周波数が20MHz である場合の設定値の一例
である。
【0092】なお、遅延回路39の出力信号44がLレベル
であるということは、メモリ2がアクセス中であるとい
うこと、換言すれば、メモリ2から有効なデータが出力
されていないということを示している。
であるということは、メモリ2がアクセス中であるとい
うこと、換言すれば、メモリ2から有効なデータが出力
されていないということを示している。
【0093】論理ゲート35は、AS信号12がLレベルでか
つ HIT信号18がLレベルであるという条件が成立してい
る場合は出力信号45をHレベルにし、上述の条件が成立
していない場合は出力信号45をLレベルにする。FF41
は、論理ゲート35の出力信号45がHレベルになるとセッ
トされて出力信号48をLレベルにし、DS信号13の立ち上
がり時点においてリセットされて出力信号48をHレベル
に戻す。
つ HIT信号18がLレベルであるという条件が成立してい
る場合は出力信号45をHレベルにし、上述の条件が成立
していない場合は出力信号45をLレベルにする。FF41
は、論理ゲート35の出力信号45がHレベルになるとセッ
トされて出力信号48をLレベルにし、DS信号13の立ち上
がり時点においてリセットされて出力信号48をHレベル
に戻す。
【0094】論理ゲート36は、遅延回路39の出力信号44
がHレベルでかつFF41の出力信号48がLレベルであると
いう条件が成立している場合は出力信号49をHレベルに
し、上述の条件が成立していない場合には出力信号49を
Lレベルにする。CFF 43は、論理ゲート36の出力信号49
がHレベルである間のクロック信号15の立ち上がり時点
においてセットされて出力信号51をLレベルにし、DS信
号13の立ち上がり時点においてリセットされて出力信号
51をHレベルに戻す。
がHレベルでかつFF41の出力信号48がLレベルであると
いう条件が成立している場合は出力信号49をHレベルに
し、上述の条件が成立していない場合には出力信号49を
Lレベルにする。CFF 43は、論理ゲート36の出力信号49
がHレベルである間のクロック信号15の立ち上がり時点
においてセットされて出力信号51をLレベルにし、DS信
号13の立ち上がり時点においてリセットされて出力信号
51をHレベルに戻す。
【0095】論理ゲート37は、AS信号12がLレベルでか
つ HIT信号18がHレベルであるという条件が成立してい
る場合は出力信号46をLレベルにし、上述の条件が成立
していない場合には出力信号46をHレベルにする。
つ HIT信号18がHレベルであるという条件が成立してい
る場合は出力信号46をLレベルにし、上述の条件が成立
していない場合には出力信号46をHレベルにする。
【0096】遅延回路40は、論理ゲート37の出力信号46
がLレベルになるとクロック信号15の立ち上がりの回数
のカウントを開始し、カウント数が5になるとクロック
信号15の立ち上がり時点において出力信号47をHレベル
にし、次のクロック信号15の立ち下がり時点においてL
レベルに戻す。上述のカウント数はメモリ2のアクセス
タイム及びクロック信号15の周波数に依存し、カウント
数5はメモリ2のアクセスタイムが 120ナノ秒でクロッ
ク信号15の周波数が20MHz である場合の設定値の一例で
ある。FF42は、遅延回路40の出力信号47がHレベルにな
るとセットされて出力信号50をLレベルにし、DS信号13
の立ち上がり時点においてリセットされて出力信号50を
Hレベルに戻す。
がLレベルになるとクロック信号15の立ち上がりの回数
のカウントを開始し、カウント数が5になるとクロック
信号15の立ち上がり時点において出力信号47をHレベル
にし、次のクロック信号15の立ち下がり時点においてL
レベルに戻す。上述のカウント数はメモリ2のアクセス
タイム及びクロック信号15の周波数に依存し、カウント
数5はメモリ2のアクセスタイムが 120ナノ秒でクロッ
ク信号15の周波数が20MHz である場合の設定値の一例で
ある。FF42は、遅延回路40の出力信号47がHレベルにな
るとセットされて出力信号50をLレベルにし、DS信号13
の立ち上がり時点においてリセットされて出力信号50を
Hレベルに戻す。
【0097】論理ゲート38は、CFF 43の出力信号51がL
レベルまたはFF42の出力信号50がLレベルであるという
条件が成立している場合はDC信号14をLレベルにし、上
述の条件が成立していない場合にはDC信号14をHレベル
にする。従って、DC信号14がHレベルからLレベルにな
る時点は、AS信号12がLレベルでかつ HIT信号18がLレ
ベルであるという条件が成立している場合のクロック信
号15の立ち上がり時点からこの立ち上がりをも含めてク
ロック信号15の立ち上がりの都度、遅延回路39の出力信
号44の値を調べて遅延回路39の出力信号44がHレベルで
あった時点、及びAS信号12がLレベルでかつ HIT信号18
がHレベルであるという条件が成立している場合のクロ
ック信号15の立ち上がり時点からこの立ち上がりをも含
めて数えて5つ目の立ち上がり時点である。なお、DS信
号13の立ち上がり時点においてDC信号14はLレベルから
Hレベルに戻る。
レベルまたはFF42の出力信号50がLレベルであるという
条件が成立している場合はDC信号14をLレベルにし、上
述の条件が成立していない場合にはDC信号14をHレベル
にする。従って、DC信号14がHレベルからLレベルにな
る時点は、AS信号12がLレベルでかつ HIT信号18がLレ
ベルであるという条件が成立している場合のクロック信
号15の立ち上がり時点からこの立ち上がりをも含めてク
ロック信号15の立ち上がりの都度、遅延回路39の出力信
号44の値を調べて遅延回路39の出力信号44がHレベルで
あった時点、及びAS信号12がLレベルでかつ HIT信号18
がHレベルであるという条件が成立している場合のクロ
ック信号15の立ち上がり時点からこの立ち上がりをも含
めて数えて5つ目の立ち上がり時点である。なお、DS信
号13の立ち上がり時点においてDC信号14はLレベルから
Hレベルに戻る。
【0098】以下、本発明の第1の発明のマイクロプロ
セッサ1の動作についてその動作時の各信号の状態を示
す図5,図6,図7,図8のタイミングチャートを参照
して説明する。なお説明の便宜上、マイクロプロセッサ
コア5は一回のバスサイクルで一つの命令を読み込むも
のとし、図5, 図6, 図7, 図8に示されているよう
に、クロック信号15の各周期に番号を付与してある。ま
た、以下の説明において周期nのクロック信号15の立ち
上がりとは、周期n−1のクロック信号15のLレベルか
ら周期nのクロック信号15のHレベルへの変化点、即ち
立ち上がりとする。
セッサ1の動作についてその動作時の各信号の状態を示
す図5,図6,図7,図8のタイミングチャートを参照
して説明する。なお説明の便宜上、マイクロプロセッサ
コア5は一回のバスサイクルで一つの命令を読み込むも
のとし、図5, 図6, 図7, 図8に示されているよう
に、クロック信号15の各周期に番号を付与してある。ま
た、以下の説明において周期nのクロック信号15の立ち
上がりとは、周期n−1のクロック信号15のLレベルか
ら周期nのクロック信号15のHレベルへの変化点、即ち
立ち上がりとする。
【0099】図5は本発明の第1の発明のマイクロプロ
セッサ1がメモリ2から命令を読み込む動作の一例を説
明するためのタイミングチャートである。この図5のタ
イミングチャートでは、メモリ2の両メモリバンク2A,
2Bのアクセスタイム(アドレスが確定してから有効なデ
ータが出力されるまでの時間)がいずれも比較的長い 1
20ナノ秒であり、クロック信号15の周波数が20MHz(周期
は50ナノ秒)である場合に、シーケンシャルな命令を読
み込む動作、具体的にはアドレス”1001”の命令11, ア
ドレス”1010”の命令12, アドレス”1011”の命令13,
アドレス”1100”の命令14を順に読み込む動作が示され
ている。
セッサ1がメモリ2から命令を読み込む動作の一例を説
明するためのタイミングチャートである。この図5のタ
イミングチャートでは、メモリ2の両メモリバンク2A,
2Bのアクセスタイム(アドレスが確定してから有効なデ
ータが出力されるまでの時間)がいずれも比較的長い 1
20ナノ秒であり、クロック信号15の周波数が20MHz(周期
は50ナノ秒)である場合に、シーケンシャルな命令を読
み込む動作、具体的にはアドレス”1001”の命令11, ア
ドレス”1010”の命令12, アドレス”1011”の命令13,
アドレス”1100”の命令14を順に読み込む動作が示され
ている。
【0100】ただし、上述のアドレスはマイクロプロセ
ッサコア5から見たアドレスである。図5に示されてい
るクロック信号15の周期1からアドレス”1001”の命令
11の読み込みが行われる。
ッサコア5から見たアドレスである。図5に示されてい
るクロック信号15の周期1からアドレス”1001”の命令
11の読み込みが行われる。
【0101】なお、周期1以前の動作によりアドレスカ
ウンタ6の内容は”100 ”に、アドレスラッチ7の内容
及び先出しアドレスバス17の値は”100 ”にそれぞれな
っているものとし、第1メモリバンク2Aの出力バス22A
にはデータとして命令10が、第2メモリバンク2Bの出力
バス22B にはデータとして命令11がそれぞれ出力されて
いるものとする。また、周期1以前の動作により、カウ
ント信号19, ロード信号20, PA信号21,HIT信号18及び遅
延回路39の出力信号44はいずれもHレベルになっている
ものとする。
ウンタ6の内容は”100 ”に、アドレスラッチ7の内容
及び先出しアドレスバス17の値は”100 ”にそれぞれな
っているものとし、第1メモリバンク2Aの出力バス22A
にはデータとして命令10が、第2メモリバンク2Bの出力
バス22B にはデータとして命令11がそれぞれ出力されて
いるものとする。また、周期1以前の動作により、カウ
ント信号19, ロード信号20, PA信号21,HIT信号18及び遅
延回路39の出力信号44はいずれもHレベルになっている
ものとする。
【0102】まず、周期1のクロック信号15の立ち上が
り時点において、アドレスバス10へマイクロプロセッサ
コア5からアドレス”1001”が出力される。従って、ア
ドレスバス10の最下位ビット10A はHレベル(”1”)
になり、アドレスバス10の最下位ビット10A 以外のアド
レスバス10B は”100 ”になる。
り時点において、アドレスバス10へマイクロプロセッサ
コア5からアドレス”1001”が出力される。従って、ア
ドレスバス10の最下位ビット10A はHレベル(”1”)
になり、アドレスバス10の最下位ビット10A 以外のアド
レスバス10B は”100 ”になる。
【0103】バンクセレクタ3はアドレスバス10の最下
位ビット10A がHレベルになったので、データバス11へ
第2メモリバンク2Bの出力バス22B 上のデータ(この場
合は命令11)を出力する。
位ビット10A がHレベルになったので、データバス11へ
第2メモリバンク2Bの出力バス22B 上のデータ(この場
合は命令11)を出力する。
【0104】周期1のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにしてマイクロプロセッサコア5が有効なアドレスを
出力したことを制御回路9及び応答回路4に示す。アド
レス比較器8は、AS信号12がLレベルになったことによ
り、アドレスバス10の最下位ビット10A 以外のアドレス
バス10B の値”100 ”と先出しアドレスバス17の値”10
0 ”とを比較する。この場合、両者が一致するため、ア
ドレス比較器8は HIT信号18をLレベルにする。
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにしてマイクロプロセッサコア5が有効なアドレスを
出力したことを制御回路9及び応答回路4に示す。アド
レス比較器8は、AS信号12がLレベルになったことによ
り、アドレスバス10の最下位ビット10A 以外のアドレス
バス10B の値”100 ”と先出しアドレスバス17の値”10
0 ”とを比較する。この場合、両者が一致するため、ア
ドレス比較器8は HIT信号18をLレベルにする。
【0105】周期2のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路4に示
す。また周期2のクロック信号15の立ち上がりは、アド
レスバス10の最下位ビット10A がHレベルでかつAS信号
12がLレベルでかつ HIT信号18がLレベルであるという
前述の条件が成立している場合のクロック信号15の立ち
上がりであるため、制御回路9はカウント信号19をHレ
ベルからLレベルにし、PA信号21もHレベルからLレベ
ルにする。同時に、カウント信号19がHレベルからLレ
ベルになったため、アドレスカウンタ6は自身の記憶内
容”100 ”に”1”を加算して”101 ”にする。
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路4に示
す。また周期2のクロック信号15の立ち上がりは、アド
レスバス10の最下位ビット10A がHレベルでかつAS信号
12がLレベルでかつ HIT信号18がLレベルであるという
前述の条件が成立している場合のクロック信号15の立ち
上がりであるため、制御回路9はカウント信号19をHレ
ベルからLレベルにし、PA信号21もHレベルからLレベ
ルにする。同時に、カウント信号19がHレベルからLレ
ベルになったため、アドレスカウンタ6は自身の記憶内
容”100 ”に”1”を加算して”101 ”にする。
【0106】周期2のクロック信号15の立ち下がり時点
において、マイクロプロセッサコア5はAS信号12をHレ
ベルに戻し、アドレス比較器8は HIT信号18をHレベル
に戻す。
において、マイクロプロセッサコア5はAS信号12をHレ
ベルに戻し、アドレス比較器8は HIT信号18をHレベル
に戻す。
【0107】応答回路4は、AS信号12がLレベルでかつ
HIT信号18がLレベルであるという条件が成立した時点
からクロック信号15の立ち上がりの都度、遅延回路39の
出力信号44の値を調べ、遅延回路39の出力信号44がHレ
ベルであった時点(周期2のクロック信号15の立ち上が
り時点)でDC信号14をLレベルにしてデータバス11上に
有効なデータ(この場合は命令11)が出力されているこ
とをマイクロプロセッサコア5に示す。
HIT信号18がLレベルであるという条件が成立した時点
からクロック信号15の立ち上がりの都度、遅延回路39の
出力信号44の値を調べ、遅延回路39の出力信号44がHレ
ベルであった時点(周期2のクロック信号15の立ち上が
り時点)でDC信号14をLレベルにしてデータバス11上に
有効なデータ(この場合は命令11)が出力されているこ
とをマイクロプロセッサコア5に示す。
【0108】マイクロプロセッサコア5はDC信号14がL
レベルになったことを検出するとデータバス11上のデー
タ(この場合は命令11)を読み込み、次のクロック信号
15の立ち上がり時点(周期3のクロック信号15の立ち上
がり時点)においてDS信号13をHレベルに戻してデータ
の読み込みを完了したことを応答回路4に示す。
レベルになったことを検出するとデータバス11上のデー
タ(この場合は命令11)を読み込み、次のクロック信号
15の立ち上がり時点(周期3のクロック信号15の立ち上
がり時点)においてDS信号13をHレベルに戻してデータ
の読み込みを完了したことを応答回路4に示す。
【0109】このDS信号13の立ち上がり時点において、
応答回路4はDC信号14をHレベルに戻す。制御回路9
は、DC信号14の立ち上がり時点においてカウント信号19
をHレベルに戻し、PA信号21もHレベルに戻す。
応答回路4はDC信号14をHレベルに戻す。制御回路9
は、DC信号14の立ち上がり時点においてカウント信号19
をHレベルに戻し、PA信号21もHレベルに戻す。
【0110】アドレスラッチ7は、PA信号21の立ち上が
り時点においてアドレスカウンタ6の内容”101 ”をア
ドレスカウンタ6の出力バス16を介してラッチする。従
って、先出しアドレスバス17の値は”101 ”になる。
り時点においてアドレスカウンタ6の内容”101 ”をア
ドレスカウンタ6の出力バス16を介してラッチする。従
って、先出しアドレスバス17の値は”101 ”になる。
【0111】以上の周期1から2までの2周期でアドレ
ス”1001”の命令11の読み込みが完了する。次に周期3
からアドレス”1010”の命令12の読み込みが行われる。
ス”1001”の命令11の読み込みが完了する。次に周期3
からアドレス”1010”の命令12の読み込みが行われる。
【0112】周期3のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5からアドレス”101
0”がアドレスバス10上に出力される。従って、アドレ
スバス10の最下位ビット10A はLレベル(”0”)にな
り、アドレスバス10の最下位ビット10A 以外のアドレス
バス10B は”101 ”になる。
においてマイクロプロセッサコア5からアドレス”101
0”がアドレスバス10上に出力される。従って、アドレ
スバス10の最下位ビット10A はLレベル(”0”)にな
り、アドレスバス10の最下位ビット10A 以外のアドレス
バス10B は”101 ”になる。
【0113】バンクセレクタ3はアドレスバス10の最下
位ビット10A がLレベルになったので、データバス11へ
第1メモリバンク2Aの出力バス22A 上のデータを出力す
る。しかし、第1メモリバンク2Aの出力バス22A 上には
まだ有効なデータは出力されておらず、従ってデータバ
ス11上にも有効なデータは出力されない。
位ビット10A がLレベルになったので、データバス11へ
第1メモリバンク2Aの出力バス22A 上のデータを出力す
る。しかし、第1メモリバンク2Aの出力バス22A 上には
まだ有効なデータは出力されておらず、従ってデータバ
ス11上にも有効なデータは出力されない。
【0114】周期3のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路9及
び応答回路4に示す。AS信号12がLレベルになったため
アドレス比較器8はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”101 ”と先出しアドレス
バス17の値”101 ”とを比較する。この場合、両者が一
致するため、アドレス比較器8は HIT信号18をLレベル
にする。
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路9及
び応答回路4に示す。AS信号12がLレベルになったため
アドレス比較器8はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”101 ”と先出しアドレス
バス17の値”101 ”とを比較する。この場合、両者が一
致するため、アドレス比較器8は HIT信号18をLレベル
にする。
【0115】周期4のクロック信号15の立ち上がり時点
において、マイクロプロセッサコア5はDS信号13をLレ
ベルにしてデータ読み込み中であることを応答回路4に
示す。周期2のクロック信号15の立ち下がり時点におい
て、マイクロプロセッサコア5はAS信号12をHレベルに
戻し、アドレス比較器8は HIT信号18をHレベルに戻
す。先出しアドレスバス17の値が”101 ”になった時点
から 120ナノ秒後(周期5のクロック信号15がLレベル
の間)に、第1メモリバンク2Aから出力バス22A 上に有
効なデータ(この場合は命令12)が出力され、第2メモ
リバンク2Bから出力バス22B 上に有効なデータ(この場
合は命令13)が出力される。
において、マイクロプロセッサコア5はDS信号13をLレ
ベルにしてデータ読み込み中であることを応答回路4に
示す。周期2のクロック信号15の立ち下がり時点におい
て、マイクロプロセッサコア5はAS信号12をHレベルに
戻し、アドレス比較器8は HIT信号18をHレベルに戻
す。先出しアドレスバス17の値が”101 ”になった時点
から 120ナノ秒後(周期5のクロック信号15がLレベル
の間)に、第1メモリバンク2Aから出力バス22A 上に有
効なデータ(この場合は命令12)が出力され、第2メモ
リバンク2Bから出力バス22B 上に有効なデータ(この場
合は命令13)が出力される。
【0116】バンクセレクタ3により第1メモリバンク
2Aの出力バス22A 上のデータ(この場合は命令12)がデ
ータバス11上に出力される。応答回路4内では、PA信号
21の立ち上がり時点(周期3のクロック信号15の立ち上
がり時点)において遅延回路39の出力信号44がLレベル
になり、周期5のクロック信号15の立ち下がり時点にお
いて遅延回路39の出力信号44がHレベルになる。応答回
路4は、AS信号12がLレベルでかつ HIT信号18がLレベ
ルであるという前述の条件が成立した時点からクロック
信号15の立ち上がりの都度、遅延回路39の出力信号44の
値を調べ、遅延回路39の出力信号44がHレベルであった
時点(周期6のクロック信号15の立ち上がり時点)でDC
信号14をLレベルにしてデータバス11上に有効なデータ
(この場合は命令12)が出力されていることをマイクロ
プロセッサコア5に示す。
2Aの出力バス22A 上のデータ(この場合は命令12)がデ
ータバス11上に出力される。応答回路4内では、PA信号
21の立ち上がり時点(周期3のクロック信号15の立ち上
がり時点)において遅延回路39の出力信号44がLレベル
になり、周期5のクロック信号15の立ち下がり時点にお
いて遅延回路39の出力信号44がHレベルになる。応答回
路4は、AS信号12がLレベルでかつ HIT信号18がLレベ
ルであるという前述の条件が成立した時点からクロック
信号15の立ち上がりの都度、遅延回路39の出力信号44の
値を調べ、遅延回路39の出力信号44がHレベルであった
時点(周期6のクロック信号15の立ち上がり時点)でDC
信号14をLレベルにしてデータバス11上に有効なデータ
(この場合は命令12)が出力されていることをマイクロ
プロセッサコア5に示す。
【0117】周期6のクロック信号15の立ち上がりは、
データバス11上に第1メモリバンク2Aからのデータ(こ
の場合は命令12)の出力が確定してから1つ目のクロッ
ク信号15の立ち上がりである。マイクロプロセッサコア
5はDC信号14がLレベルになったことを検出するとデー
タバス11上のデータ(この場合は命令12)を読み込み、
次のクロック信号15の立ち上がり時点(周期7のクロッ
ク信号15の立ち上がり時点)においてDS信号13をHレベ
ルに戻してデータの読み込みを完了したことを示す。
データバス11上に第1メモリバンク2Aからのデータ(こ
の場合は命令12)の出力が確定してから1つ目のクロッ
ク信号15の立ち上がりである。マイクロプロセッサコア
5はDC信号14がLレベルになったことを検出するとデー
タバス11上のデータ(この場合は命令12)を読み込み、
次のクロック信号15の立ち上がり時点(周期7のクロッ
ク信号15の立ち上がり時点)においてDS信号13をHレベ
ルに戻してデータの読み込みを完了したことを示す。
【0118】DS信号13の立ち上がり時点において、応答
回路4はDC信号14をHレベルに戻す。以上の周期3から
6までの4周期においてアドレス”1010”の命令12の読
み込みが完了する。
回路4はDC信号14をHレベルに戻す。以上の周期3から
6までの4周期においてアドレス”1010”の命令12の読
み込みが完了する。
【0119】以下、マイクロプロセッサコア5は、周期
7から8までの2周期においてアドレス”1011”を出力
して周期1から2までの2周期と同様の動作によりアド
レス”1011”の命令13を、周期9から12までの4周期に
おいてアドレス”1100”を出力して周期3から6までの
4周期と同様の動作によりアドレス”1100”の命令14を
それぞれ読み込む。
7から8までの2周期においてアドレス”1011”を出力
して周期1から2までの2周期と同様の動作によりアド
レス”1011”の命令13を、周期9から12までの4周期に
おいてアドレス”1100”を出力して周期3から6までの
4周期と同様の動作によりアドレス”1100”の命令14を
それぞれ読み込む。
【0120】図6は本発明の第1の発明のマイクロプロ
セッサ1がメモリ2から命令を読み込む動作の他の例を
説明するためのタイミングチャートである。
セッサ1がメモリ2から命令を読み込む動作の他の例を
説明するためのタイミングチャートである。
【0121】この図6のタイミングチャートでは、メモ
リ2の両メモリバンク2A, 2Bのアクセスタイムがいずれ
も比較的長い 120ナノ秒であり、クロック信号15の周波
数が20MHz である場合に、アドレス”1001”の命令11,
アドレス”1010”の命令12,アドレス”1011”の命令13
を順に読み込む動作が示されているが、命令11の読み込
みと命令12の読み込みとの間に命令読み込みのバスサイ
クルを起動しない期間が存在する場合が示されている。
リ2の両メモリバンク2A, 2Bのアクセスタイムがいずれ
も比較的長い 120ナノ秒であり、クロック信号15の周波
数が20MHz である場合に、アドレス”1001”の命令11,
アドレス”1010”の命令12,アドレス”1011”の命令13
を順に読み込む動作が示されているが、命令11の読み込
みと命令12の読み込みとの間に命令読み込みのバスサイ
クルを起動しない期間が存在する場合が示されている。
【0122】ただし、上述のアドレスはマイクロプロセ
ッサコア5から見たアドレスである。なお、周期1以前
の動作は上述の図5のタイミングチャートに示されてい
る動作例と同様であるとする。
ッサコア5から見たアドレスである。なお、周期1以前
の動作は上述の図5のタイミングチャートに示されてい
る動作例と同様であるとする。
【0123】周期1から2までの2周期において、図5
のタイミングチャート周期1から2までの2周期と同様
の動作によりマイクロプロセッサ1はアドレス”1001”
の命令11を読み込む。周期3から6までの4周期におい
てマイクロプロセッサ1は命令読み込みのバスサイクル
を起動せず、周期7からアドレス”1010”の命令12を読
み込む。
のタイミングチャート周期1から2までの2周期と同様
の動作によりマイクロプロセッサ1はアドレス”1001”
の命令11を読み込む。周期3から6までの4周期におい
てマイクロプロセッサ1は命令読み込みのバスサイクル
を起動せず、周期7からアドレス”1010”の命令12を読
み込む。
【0124】周期3のクロック信号15の立ち上がり時点
において先出しアドレスバス17の値が”100 ”から”10
1 ”に変化するため、先出しアドレスバス17の値が”10
1 ”になった時点から 120ナノ秒後(周期5のクロック
信号15がLレベルの間)に、第1メモリバンク2Aから出
力バス22A 上に有効なデータ(この場合は命令12)が出
力され、第2メモリバンク2Bから出力バス22B 上に有効
なデータ(この場合は命令13)が出力される。また、周
期3のクロック信号15の立ち上がり時点においてPA信号
21がLレベルからHレベルになったため、応答回路4内
では遅延回路39の出力信号44がLレベルになり、周期5
のクロック信号15の立ち下がり時点において遅延回路39
の出力信号44がHレベルに戻る。
において先出しアドレスバス17の値が”100 ”から”10
1 ”に変化するため、先出しアドレスバス17の値が”10
1 ”になった時点から 120ナノ秒後(周期5のクロック
信号15がLレベルの間)に、第1メモリバンク2Aから出
力バス22A 上に有効なデータ(この場合は命令12)が出
力され、第2メモリバンク2Bから出力バス22B 上に有効
なデータ(この場合は命令13)が出力される。また、周
期3のクロック信号15の立ち上がり時点においてPA信号
21がLレベルからHレベルになったため、応答回路4内
では遅延回路39の出力信号44がLレベルになり、周期5
のクロック信号15の立ち下がり時点において遅延回路39
の出力信号44がHレベルに戻る。
【0125】周期7のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5からアドレス”101
0”がアドレスバス10上に出力される。従って、アドレ
スバス10の最下位ビット10A はLレベルになり、アドレ
スバス10の最下位ビット10A 以外のアドレスバス10B
は”101 ”になる。
においてマイクロプロセッサコア5からアドレス”101
0”がアドレスバス10上に出力される。従って、アドレ
スバス10の最下位ビット10A はLレベルになり、アドレ
スバス10の最下位ビット10A 以外のアドレスバス10B
は”101 ”になる。
【0126】バンクセレクタ3はアドレスバス10の最下
位ビット10A がLレベルになったので、第1メモリバン
ク2Aの出力バス22A 上のデータ(この場合は命令12)を
データバス11上に出力する。
位ビット10A がLレベルになったので、第1メモリバン
ク2Aの出力バス22A 上のデータ(この場合は命令12)を
データバス11上に出力する。
【0127】周期7のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路9及
び応答回路4に示す。AS信号12がLレベルになったため
アドレス比較器8はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”101 ”と先出しアドレス
バス17の値”101 ”とを比較する。この場合、両者が一
致するため、アドレス比較器8は HIT信号18をLレベル
にする。
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路9及
び応答回路4に示す。AS信号12がLレベルになったため
アドレス比較器8はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”101 ”と先出しアドレス
バス17の値”101 ”とを比較する。この場合、両者が一
致するため、アドレス比較器8は HIT信号18をLレベル
にする。
【0128】周期8のクロック信号15の立ち上がり時点
において、マイクロプロセッサコア5はDS信号13をLレ
ベルにしてデータ読み込み中であることを応答回路4に
示す。周期8のクロック信号15の立ち下がり時点におい
て、マイクロプロセッサコア5はAS信号12をHレベルに
戻し、アドレス比較器8は HIT信号18をHレベルに戻
す。
において、マイクロプロセッサコア5はDS信号13をLレ
ベルにしてデータ読み込み中であることを応答回路4に
示す。周期8のクロック信号15の立ち下がり時点におい
て、マイクロプロセッサコア5はAS信号12をHレベルに
戻し、アドレス比較器8は HIT信号18をHレベルに戻
す。
【0129】応答回路4は、AS信号12がLレベルでかつ
HIT信号18がLレベルであるという前述の条件が成立し
た時点からクロック信号15の立ち上がり都度、遅延回路
39の出力信号44の値を調べ、遅延回路39の出力信号44が
Hレベルであった時点(周期8のクロック信号15の立ち
上がり時点)でDC信号14をLレベルにしてデータバス11
上に有効なデータ(この場合は命令12)が出力されてい
ることをマイクロプロセッサコア5に示す。
HIT信号18がLレベルであるという前述の条件が成立し
た時点からクロック信号15の立ち上がり都度、遅延回路
39の出力信号44の値を調べ、遅延回路39の出力信号44が
Hレベルであった時点(周期8のクロック信号15の立ち
上がり時点)でDC信号14をLレベルにしてデータバス11
上に有効なデータ(この場合は命令12)が出力されてい
ることをマイクロプロセッサコア5に示す。
【0130】周期8のクロック信号15の立ち上がりはデ
ータバス11上に第1メモリバンク2Aからのデータ(この
場合は命令12)の出力が確定してから1つ目のクロック
信号15の立ち上がりである。マイクロプロセッサコア5
はDC信号14がLレベルになったことを検出するとデータ
バス11上のデータ(この場合は命令12)を読み込み、次
のクロック信号15の立ち上がり時点(周期9のクロック
信号15の立ち上がり時点)においてDS信号13をHレベル
に戻してデータの読み込みを完了したことを応答回路4
に示す。
ータバス11上に第1メモリバンク2Aからのデータ(この
場合は命令12)の出力が確定してから1つ目のクロック
信号15の立ち上がりである。マイクロプロセッサコア5
はDC信号14がLレベルになったことを検出するとデータ
バス11上のデータ(この場合は命令12)を読み込み、次
のクロック信号15の立ち上がり時点(周期9のクロック
信号15の立ち上がり時点)においてDS信号13をHレベル
に戻してデータの読み込みを完了したことを応答回路4
に示す。
【0131】DS信号13の立ち上がり時点において、応答
回路4はDC信号14をHレベルに戻す。以上の周期7から
8までの2周期においてアドレス”1010”の命令12の読
み込みが完了する。
回路4はDC信号14をHレベルに戻す。以上の周期7から
8までの2周期においてアドレス”1010”の命令12の読
み込みが完了する。
【0132】以下、マイクロプロセッサコア5は、周期
9から10までの2周期においてアドレス”1011”を出力
して図5のタイミングチャート周期7から8までの2周
期と同様の動作によりアドレス”1011”の命令13を読み
込む。
9から10までの2周期においてアドレス”1011”を出力
して図5のタイミングチャート周期7から8までの2周
期と同様の動作によりアドレス”1011”の命令13を読み
込む。
【0133】図7は本発明の第1の発明のマイクロプロ
セッサ1がメモリ2から命令を読み込む動作の更に他の
例を説明するためのタイミングチャートである。この図
7のタイミングチャートでは、メモリ2の両メモリバン
ク2A, 2Bのアクセスタイムがいずれも比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz である場
合に、シーケンシャルでない命令を読み込む動作、具体
的にはアドレス”1011”の命令13, アドレス”100000”
の命令20, アドレス”100001”の命令21を順に読み込む
動作が示されている。
セッサ1がメモリ2から命令を読み込む動作の更に他の
例を説明するためのタイミングチャートである。この図
7のタイミングチャートでは、メモリ2の両メモリバン
ク2A, 2Bのアクセスタイムがいずれも比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz である場
合に、シーケンシャルでない命令を読み込む動作、具体
的にはアドレス”1011”の命令13, アドレス”100000”
の命令20, アドレス”100001”の命令21を順に読み込む
動作が示されている。
【0134】ただし、上述のアドレスはマイクロプロセ
ッサコア5から見たアドレスである。
ッサコア5から見たアドレスである。
【0135】周期1から2までの2周期において、図5
タイミングチャートのの周期7から8までの2周期と同
様の動作によりマイクロプロセッサ1はアドレス”101
1”の命令13を読み込む。周期3からマイクロプロセッ
サ1はアドレス”100000”の命令20を読み込む。
タイミングチャートのの周期7から8までの2周期と同
様の動作によりマイクロプロセッサ1はアドレス”101
1”の命令13を読み込む。周期3からマイクロプロセッ
サ1はアドレス”100000”の命令20を読み込む。
【0136】周期3のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5からアドレス”1000
00”がアドレスバス10上に出力される。従って、アドレ
スバス10の最下位ビット10A はLレベルになり、アドレ
スバス10の最下位ビット10A以外のアドレスバス10B
は”10000 ”になる。
においてマイクロプロセッサコア5からアドレス”1000
00”がアドレスバス10上に出力される。従って、アドレ
スバス10の最下位ビット10A はLレベルになり、アドレ
スバス10の最下位ビット10A以外のアドレスバス10B
は”10000 ”になる。
【0137】バンクセレクタ3はアドレスバス10の最下
位ビット10A がLレベルになったので、データバス11へ
第1メモリバンク2Aの出力バス22A 上のデータを出力す
る。しかし、第1メモリバンク2Aの出力バス22A 上には
まだ有効なデータは出力されておらず、データバス11へ
も有効なデータは出力されない。
位ビット10A がLレベルになったので、データバス11へ
第1メモリバンク2Aの出力バス22A 上のデータを出力す
る。しかし、第1メモリバンク2Aの出力バス22A 上には
まだ有効なデータは出力されておらず、データバス11へ
も有効なデータは出力されない。
【0138】周期3のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを応答回路4及
び制御回路9に示す。AS信号12がLレベルになったため
アドレス比較器8はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”と先出しアドレ
スバス17の値”110 ”とを比較する。この場合、両者が
不一致であるため、アドレス比較器8は HIT信号18をH
レベルのままにして変化させない。
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを応答回路4及
び制御回路9に示す。AS信号12がLレベルになったため
アドレス比較器8はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”と先出しアドレ
スバス17の値”110 ”とを比較する。この場合、両者が
不一致であるため、アドレス比較器8は HIT信号18をH
レベルのままにして変化させない。
【0139】周期4のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路4に示
す。また周期4のクロック信号15の立ち上がりは、AS信
号12がLレベルでかつ HIT信号18がHレベルであるとい
う前述の条件が成立している場合のクロック信号15の立
ち上がりであるため、制御回路9はロード信号20をHレ
ベルからLレベルにし、PA信号21もHレベルからLレベ
ルにする。ロード信号20がHレベルからLレベルになっ
たため、アドレスカウンタ6はアドレスバス10の最下位
ビット10A 以外のアドレスバス10B の値”10000 ”を取
り込んで記憶する。
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路4に示
す。また周期4のクロック信号15の立ち上がりは、AS信
号12がLレベルでかつ HIT信号18がHレベルであるとい
う前述の条件が成立している場合のクロック信号15の立
ち上がりであるため、制御回路9はロード信号20をHレ
ベルからLレベルにし、PA信号21もHレベルからLレベ
ルにする。ロード信号20がHレベルからLレベルになっ
たため、アドレスカウンタ6はアドレスバス10の最下位
ビット10A 以外のアドレスバス10B の値”10000 ”を取
り込んで記憶する。
【0140】マイクロプロセッサコア5はAS信号12を周
期4のクロック信号15の立ち下がり時点においてHレベ
ルに戻す。
期4のクロック信号15の立ち下がり時点においてHレベ
ルに戻す。
【0141】周期5のクロック信号15の立ち上がり時点
において制御回路9はロード信号20をHレベルに戻し、
PA信号21もHレベルに戻す。PA信号21の立ち上がり時点
においてアドレスラッチ7はアドレスカウンタ6の内
容”10000 ”をアドレスカウンタ6の出力バス16を介し
てラッチする。従って、先出しアドレスバス17の値は”
10000 ”になる。
において制御回路9はロード信号20をHレベルに戻し、
PA信号21もHレベルに戻す。PA信号21の立ち上がり時点
においてアドレスラッチ7はアドレスカウンタ6の内
容”10000 ”をアドレスカウンタ6の出力バス16を介し
てラッチする。従って、先出しアドレスバス17の値は”
10000 ”になる。
【0142】先出しアドレスバス17の値が”110 ”にな
った時点から 120ナノ秒後(周期5のクロック信号15が
Lレベルの間)において、先出しアドレスバス17の値
が”10000 ”に変化するため第1メモリバンク2Aから出
力バス22A へ有効なデータ(この場合は命令14)は出力
されず、第2メモリバンク2Bから出力バス22B へも有効
なデータ(この場合は命令15)は出力されない。先出し
アドレスバス17の値が”10000 ”になった時点から 120
ナノ秒後(周期7のクロック信号15がLレベルの間)
に、第1メモリバンク2Aから出力バス22A へ有効なデー
タ(この場合は命令20)が出力され、第2メモリバンク
2Bから出力バス22B へ有効なデータ(この場合は命令2
1)が出力される。
った時点から 120ナノ秒後(周期5のクロック信号15が
Lレベルの間)において、先出しアドレスバス17の値
が”10000 ”に変化するため第1メモリバンク2Aから出
力バス22A へ有効なデータ(この場合は命令14)は出力
されず、第2メモリバンク2Bから出力バス22B へも有効
なデータ(この場合は命令15)は出力されない。先出し
アドレスバス17の値が”10000 ”になった時点から 120
ナノ秒後(周期7のクロック信号15がLレベルの間)
に、第1メモリバンク2Aから出力バス22A へ有効なデー
タ(この場合は命令20)が出力され、第2メモリバンク
2Bから出力バス22B へ有効なデータ(この場合は命令2
1)が出力される。
【0143】バンクセレクタ3により第1メモリバンク
2Aの出力バス22A 上のデータ(この場合は命令20)がデ
ータバス11へ出力される。応答回路4は、AS信号12がL
レベルでかつ HIT信号18がHレベルであるという前述の
条件が成立している場合のクロック信号15の立ち上がり
時点からクロック信号15の立ち上がりの回数をカウント
してカウント数が5になるクロック信号15の立ち上がり
時点(周期8のクロック信号15の立ち上がり時点)にお
いてDC信号14をLレベルにしてデータバス11へ有効なデ
ータ(この場合は命令20)が出力されていることをマイ
クロプロセッサコア5に示す。
2Aの出力バス22A 上のデータ(この場合は命令20)がデ
ータバス11へ出力される。応答回路4は、AS信号12がL
レベルでかつ HIT信号18がHレベルであるという前述の
条件が成立している場合のクロック信号15の立ち上がり
時点からクロック信号15の立ち上がりの回数をカウント
してカウント数が5になるクロック信号15の立ち上がり
時点(周期8のクロック信号15の立ち上がり時点)にお
いてDC信号14をLレベルにしてデータバス11へ有効なデ
ータ(この場合は命令20)が出力されていることをマイ
クロプロセッサコア5に示す。
【0144】周期8のクロック信号15の立ち上がりはデ
ータバス11への第1メモリバンク2Aからのデータ(この
場合は命令20)の出力が確定した時点から1つ目のクロ
ック信号15の立ち上がりである。マイクロプロセッサコ
ア5はDC信号14がLレベルになったことを検出するとデ
ータバス11上のデータ(この場合は命令20)を読み込
み、次のクロック信号15の立ち上がり時点(周期9のク
ロック信号15の立ち上がり時点)においてDS信号13をH
レベルに戻してデータの読み込みを完了したことを応答
回路4に示す。
ータバス11への第1メモリバンク2Aからのデータ(この
場合は命令20)の出力が確定した時点から1つ目のクロ
ック信号15の立ち上がりである。マイクロプロセッサコ
ア5はDC信号14がLレベルになったことを検出するとデ
ータバス11上のデータ(この場合は命令20)を読み込
み、次のクロック信号15の立ち上がり時点(周期9のク
ロック信号15の立ち上がり時点)においてDS信号13をH
レベルに戻してデータの読み込みを完了したことを応答
回路4に示す。
【0145】DS信号13の立ち上がり時点において、応答
回路4はDC信号14をHレベルに戻す。以上の周期3から
8までの6周期においてアドレス”100000”の命令20の
読み込みが完了する。
回路4はDC信号14をHレベルに戻す。以上の周期3から
8までの6周期においてアドレス”100000”の命令20の
読み込みが完了する。
【0146】以下、マイクロプロセッサコア5は、周期
9から10までの2周期においてアドレス”100001”を出
力して図5のタイミングチャートの周期1から2までの
2周期と同様の動作によりアドレス”100001”の命令21
を読み込む。
9から10までの2周期においてアドレス”100001”を出
力して図5のタイミングチャートの周期1から2までの
2周期と同様の動作によりアドレス”100001”の命令21
を読み込む。
【0147】図8は本発明の第1の発明のマイクロプロ
セッサ1がメモリ2から命令を読み込む動作の更に他の
例を説明するためのタイミングチャートである。この図
8のタイミングチャートでは、メモリ2の両メモリバン
ク2A, 2Bのアクセスタイムがいずれも比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz である場
合に、シーケンシャルでない命令を読み込む動作、具体
的にはアドレス”1011”の命令13, アドレス”100001”
の命令21, アドレス”100010”の命令22を順に読み込む
動作が示されている。
セッサ1がメモリ2から命令を読み込む動作の更に他の
例を説明するためのタイミングチャートである。この図
8のタイミングチャートでは、メモリ2の両メモリバン
ク2A, 2Bのアクセスタイムがいずれも比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz である場
合に、シーケンシャルでない命令を読み込む動作、具体
的にはアドレス”1011”の命令13, アドレス”100001”
の命令21, アドレス”100010”の命令22を順に読み込む
動作が示されている。
【0148】ただし、上述のアドレスはマイクロプロセ
ッサコア5から見たアドレスである。周期1から2まで
の2周期において、図5のタイミングチャートの周期7
から8までの2周期と同様の動作によりマイクロプロセ
ッサ1はアドレス”1011”の命令13を読み込む。
ッサコア5から見たアドレスである。周期1から2まで
の2周期において、図5のタイミングチャートの周期7
から8までの2周期と同様の動作によりマイクロプロセ
ッサ1はアドレス”1011”の命令13を読み込む。
【0149】周期3からマイクロプロセッサ1はアドレ
ス”100001”の命令21を読み込む。周期3のクロック信
号15の立ち上がり時点においてマイクロプロセッサコア
5からアドレスバス10へアドレス”100001”が出力され
る。従って、アドレスバス10の最下位ビット10A はHレ
ベルになり、アドレスバス10の最下位ビット10A 以外の
アドレスバス10B は”10000 ”になる。
ス”100001”の命令21を読み込む。周期3のクロック信
号15の立ち上がり時点においてマイクロプロセッサコア
5からアドレスバス10へアドレス”100001”が出力され
る。従って、アドレスバス10の最下位ビット10A はHレ
ベルになり、アドレスバス10の最下位ビット10A 以外の
アドレスバス10B は”10000 ”になる。
【0150】バンクセレクタ3はアドレスバス10の最下
位ビット10A がHレベルになったので、第2メモリバン
ク2Bの出力バス22B 上のデータをデータバス11へ出力す
る。しかし、第2メモリバンク2Bの出力バス22B へはま
だ有効なデータは出力されておらず、データバス11へも
有効なデータは出力されない。
位ビット10A がHレベルになったので、第2メモリバン
ク2Bの出力バス22B 上のデータをデータバス11へ出力す
る。しかし、第2メモリバンク2Bの出力バス22B へはま
だ有効なデータは出力されておらず、データバス11へも
有効なデータは出力されない。
【0151】周期3のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路9及
び応答回路4に示す。AS信号12がLレベルになったため
アドレス比較器8はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”と先出しアドレ
スバス17の値”110 ”とを比較する。この場合、両者が
不一致であるため、アドレス比較器8は HIT信号18をH
レベルのままにして変化させない。
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路9及
び応答回路4に示す。AS信号12がLレベルになったため
アドレス比較器8はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”と先出しアドレ
スバス17の値”110 ”とを比較する。この場合、両者が
不一致であるため、アドレス比較器8は HIT信号18をH
レベルのままにして変化させない。
【0152】周期4のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路4に示
す。また周期4のクロック信号15の立ち上がりは、AS信
号12がLレベルでかつ HIT信号18がHレベルであるとい
う前述の条件が成立している場合のクロック信号15の立
ち上がりであるため、制御回路9はロード信号20をHレ
ベルからLレベルにし、PA信号21もHレベルからLレベ
ルにする。
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路4に示
す。また周期4のクロック信号15の立ち上がりは、AS信
号12がLレベルでかつ HIT信号18がHレベルであるとい
う前述の条件が成立している場合のクロック信号15の立
ち上がりであるため、制御回路9はロード信号20をHレ
ベルからLレベルにし、PA信号21もHレベルからLレベ
ルにする。
【0153】ロード信号20がHレベルからLレベルにな
ったため、アドレスカウンタ6はアドレスバス10の最下
位ビット10A 以外のアドレスバス10B の値”10000 ”を
取り込んで記憶する。マイクロプロセッサコア5はAS信
号12を周期4のクロック信号15の立ち下がり時点におい
てHレベルに戻す。
ったため、アドレスカウンタ6はアドレスバス10の最下
位ビット10A 以外のアドレスバス10B の値”10000 ”を
取り込んで記憶する。マイクロプロセッサコア5はAS信
号12を周期4のクロック信号15の立ち下がり時点におい
てHレベルに戻す。
【0154】周期5のクロック信号15の立ち上がり時点
において制御回路9はロード信号20をHレベルに戻し、
PA信号21もHレベルに戻す。PA信号21の立ち上がり時点
においてアドレスラッチ7はアドレスカウンタ6の内
容”10000 ”をアドレスカウンタ6の出力バス16を介し
てラッチする。従って、先出しアドレスバス17の値は”
10000 ”になる。
において制御回路9はロード信号20をHレベルに戻し、
PA信号21もHレベルに戻す。PA信号21の立ち上がり時点
においてアドレスラッチ7はアドレスカウンタ6の内
容”10000 ”をアドレスカウンタ6の出力バス16を介し
てラッチする。従って、先出しアドレスバス17の値は”
10000 ”になる。
【0155】周期6のクロック信号15の立ち上がり時点
は、アドレスバス10の最下位ビット10A がHレベルでか
つAS信号12がLレベルでかつ HIT信号18がHレベルであ
るという前述の条件が成立している場合のクロック信号
15の立ち上がり時点からこの立ち上がりをも含めて数え
て3つ目の立ち上がり時点であるため、制御回路9はカ
ウント信号19をHレベルからLレベルにし、PA信号21も
HレベルからLレベルにする。カウント信号19がHレベ
ルからLレベルになったため、アドレスカウンタ6は記
憶内容”10000 ”に”1”を加算して”10001 ”にす
る。
は、アドレスバス10の最下位ビット10A がHレベルでか
つAS信号12がLレベルでかつ HIT信号18がHレベルであ
るという前述の条件が成立している場合のクロック信号
15の立ち上がり時点からこの立ち上がりをも含めて数え
て3つ目の立ち上がり時点であるため、制御回路9はカ
ウント信号19をHレベルからLレベルにし、PA信号21も
HレベルからLレベルにする。カウント信号19がHレベ
ルからLレベルになったため、アドレスカウンタ6は記
憶内容”10000 ”に”1”を加算して”10001 ”にす
る。
【0156】先出しアドレスバス17の値が”110 ”にな
った時点から 120ナノ秒後(周期5のクロック信号15が
Lレベルの間)において、先出しアドレスバス17の値
が”10000 ”に変化するため第1メモリバンク2Aから出
力バス22A へデータ(この場合は命令14)は出力され
ず、第2メモリバンク2Bから出力バス22B へもデータ
(この場合は命令15)は出力されない。先出しアドレス
バス17の値が”10000 ”になった時点から 120ナノ秒後
(周期7のクロック信号15がLレベルの間)に、第1メ
モリバンク2Aから出力バス22Aへ有効なデータ(この場
合は命令20)が出力され、第2メモリバンク2Bから出力
バス22B へ有効なデータ(この場合は命令21)が出力さ
れる。
った時点から 120ナノ秒後(周期5のクロック信号15が
Lレベルの間)において、先出しアドレスバス17の値
が”10000 ”に変化するため第1メモリバンク2Aから出
力バス22A へデータ(この場合は命令14)は出力され
ず、第2メモリバンク2Bから出力バス22B へもデータ
(この場合は命令15)は出力されない。先出しアドレス
バス17の値が”10000 ”になった時点から 120ナノ秒後
(周期7のクロック信号15がLレベルの間)に、第1メ
モリバンク2Aから出力バス22Aへ有効なデータ(この場
合は命令20)が出力され、第2メモリバンク2Bから出力
バス22B へ有効なデータ(この場合は命令21)が出力さ
れる。
【0157】バンクセレクタ3により第2メモリバンク
2Bの出力バス22B 上のデータ(この場合は命令21)がデ
ータバス11へ出力される。応答回路4は、AS信号12がL
レベルでかつ HIT信号18がHレベルであるという前述の
条件が成立している場合のクロック信号15の立ち上がり
時点からクロック信号15の立ち上がりの回数をカウント
してカウント数が5になるクロック信号15の立ち上がり
時点(周期8のクロック信号15の立ち上がり時点)にお
いてDC信号14をLレベルにしてデータバス11へ有効なデ
ータ(この場合は命令21)が出力されていることをマイ
クロプロセッサコア5に示す。
2Bの出力バス22B 上のデータ(この場合は命令21)がデ
ータバス11へ出力される。応答回路4は、AS信号12がL
レベルでかつ HIT信号18がHレベルであるという前述の
条件が成立している場合のクロック信号15の立ち上がり
時点からクロック信号15の立ち上がりの回数をカウント
してカウント数が5になるクロック信号15の立ち上がり
時点(周期8のクロック信号15の立ち上がり時点)にお
いてDC信号14をLレベルにしてデータバス11へ有効なデ
ータ(この場合は命令21)が出力されていることをマイ
クロプロセッサコア5に示す。
【0158】周期8のクロック信号15の立ち上がりはデ
ータバス11へ第1メモリバンク2Aからのデータ(この場
合は命令21)の出力が確定した時点から1つ目のクロッ
ク信号15の立ち上がりである。マイクロプロセッサコア
5はDC信号14がLレベルになったことを検出するとデー
タバス11上のデータ(この場合は命令21)を読み込み、
次のクロック信号15の立ち上がり時点(周期9のクロッ
ク信号15の立ち上がり時点)においてDS信号13をHレベ
ルに戻してデータの読み込みを完了したことを応答回路
4に示す。
ータバス11へ第1メモリバンク2Aからのデータ(この場
合は命令21)の出力が確定した時点から1つ目のクロッ
ク信号15の立ち上がりである。マイクロプロセッサコア
5はDC信号14がLレベルになったことを検出するとデー
タバス11上のデータ(この場合は命令21)を読み込み、
次のクロック信号15の立ち上がり時点(周期9のクロッ
ク信号15の立ち上がり時点)においてDS信号13をHレベ
ルに戻してデータの読み込みを完了したことを応答回路
4に示す。
【0159】DS信号13の立ち上がり時点において、応答
回路4はDC信号14をHレベルに戻す。以上の周期3から
8までの6周期においてアドレス”100001”の命令21の
読み込みが完了する。
回路4はDC信号14をHレベルに戻す。以上の周期3から
8までの6周期においてアドレス”100001”の命令21の
読み込みが完了する。
【0160】以下、マイクロプロセッサコア5は、周期
9から12までの4周期においてアドレス”100010”を出
力して図5のタイミングチャートの周期3から6までの
4周期と同様の動作によりアドレス”100010”の命令22
を読み込む。
9から12までの4周期においてアドレス”100010”を出
力して図5のタイミングチャートの周期3から6までの
4周期と同様の動作によりアドレス”100010”の命令22
を読み込む。
【0161】上述の図5のタイミングチャートに示され
ているように、本発明の第1の発明によるマイクロプロ
セッサ1がクロック信号15の周波数20MHz でアクセスタ
イム120ナノ秒のメモリ2から命令をシーケンシャルに
読み込む場合、第1メモリバンク2Aからの命令読み込み
(アドレスの最下位ビットが”0”である場合)は4周
期(200ナノ秒)で、第2メモリバンク2Bからの命令読み
込み(アドレスの最下位ビットが”1”である場合)は
2周期(100ナノ秒)でそれぞれ読み込む。
ているように、本発明の第1の発明によるマイクロプロ
セッサ1がクロック信号15の周波数20MHz でアクセスタ
イム120ナノ秒のメモリ2から命令をシーケンシャルに
読み込む場合、第1メモリバンク2Aからの命令読み込み
(アドレスの最下位ビットが”0”である場合)は4周
期(200ナノ秒)で、第2メモリバンク2Bからの命令読み
込み(アドレスの最下位ビットが”1”である場合)は
2周期(100ナノ秒)でそれぞれ読み込む。
【0162】ただし、図6のタイミングチャートに示さ
れているように、第2メモリバンク2Bからの命令読み込
みのバスサイクルと第1メモリバンク2Aからの命令読み
込みのバスサイクルとの間に命令読み込みを行わない周
期が1周期存在する場合、第1メモリバンク2Aからの命
令読み込みは3周期(150ナノ秒)で、第2メモリバンク
2Bからの命令読み込みのバスサイクルと第1メモリバン
ク2Aからの命令読み込みのバスサイクルとの間に命令読
み込みを行わない周期が2周期以上存在する場合、第1
メモリバンク2Aからの命令読み込みは2周期(100ナノ
秒)でそれぞれ読み込む。
れているように、第2メモリバンク2Bからの命令読み込
みのバスサイクルと第1メモリバンク2Aからの命令読み
込みのバスサイクルとの間に命令読み込みを行わない周
期が1周期存在する場合、第1メモリバンク2Aからの命
令読み込みは3周期(150ナノ秒)で、第2メモリバンク
2Bからの命令読み込みのバスサイクルと第1メモリバン
ク2Aからの命令読み込みのバスサイクルとの間に命令読
み込みを行わない周期が2周期以上存在する場合、第1
メモリバンク2Aからの命令読み込みは2周期(100ナノ
秒)でそれぞれ読み込む。
【0163】また、図7及び図8のタイミングチャート
に示されているように、本発明の第1の発明によるマイ
クロプロセッサ1がシーケンシャルではない命令を読み
込む場合、第1メモリバンク2Aからの命令読み込み、第
2メモリバンク2Bからの命令読み込み共に6周期(300ナ
ノ秒)で行う。
に示されているように、本発明の第1の発明によるマイ
クロプロセッサ1がシーケンシャルではない命令を読み
込む場合、第1メモリバンク2Aからの命令読み込み、第
2メモリバンク2Bからの命令読み込み共に6周期(300ナ
ノ秒)で行う。
【0164】なお、上述の第1の発明では、アドレスカ
ウンタ6はAS信号12がLレベルでかつ HIT信号18がHレ
ベルであるという条件が成立している場合のクロック信
号15の立ち上がり時点においてアドレスバス10の最下位
ビット10A 以外のアドレスバス10B の値を取り込んで記
憶し、アドレスバス10の最下位ビット10A がHレベルで
かつAS信号12がLレベルでかつ HIT信号18がLレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がり時点において自身の記憶内容に”1”を加算
することにより、記憶内容の全ビットの値を出力バス16
に出力する構成とされている。しかし、アドレスカウン
タ6をAS信号12がLレベルでかつ HIT信号18がHレベル
であるという条件が成立している場合のクロック信号15
の立ち上がり時点においてアドレスバス10の全ビットの
値を取り込んで記憶し、AS信号12がLレベルでかつ HIT
信号18がLレベルであるという条件が成立している場合
のクロック信号15の立ち上がり時点において自身の記憶
内容に”1”を加算することにより、記憶内容の最下位
ビット以外の値を出力バス16に出力する構成としても同
様の効果が得られる。
ウンタ6はAS信号12がLレベルでかつ HIT信号18がHレ
ベルであるという条件が成立している場合のクロック信
号15の立ち上がり時点においてアドレスバス10の最下位
ビット10A 以外のアドレスバス10B の値を取り込んで記
憶し、アドレスバス10の最下位ビット10A がHレベルで
かつAS信号12がLレベルでかつ HIT信号18がLレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がり時点において自身の記憶内容に”1”を加算
することにより、記憶内容の全ビットの値を出力バス16
に出力する構成とされている。しかし、アドレスカウン
タ6をAS信号12がLレベルでかつ HIT信号18がHレベル
であるという条件が成立している場合のクロック信号15
の立ち上がり時点においてアドレスバス10の全ビットの
値を取り込んで記憶し、AS信号12がLレベルでかつ HIT
信号18がLレベルであるという条件が成立している場合
のクロック信号15の立ち上がり時点において自身の記憶
内容に”1”を加算することにより、記憶内容の最下位
ビット以外の値を出力バス16に出力する構成としても同
様の効果が得られる。
【0165】次に本発明の第2の発明について説明す
る。図9は本発明の第2の発明のマイクロプロセッサが
外部メモリから命令を読み込むための構成の一実施例を
示すブロック図である。なお、この図9においては、前
述の従来例の説明で参照した図15と同一の参照符号は同
一又は相当部分を示している。
る。図9は本発明の第2の発明のマイクロプロセッサが
外部メモリから命令を読み込むための構成の一実施例を
示すブロック図である。なお、この図9においては、前
述の従来例の説明で参照した図15と同一の参照符号は同
一又は相当部分を示している。
【0166】図9において、参照符号52は本発明の第2
の発明のマイクロプロセッサを、53は応答回路を、 54A
は第1メモリバンク用のアドレスラッチを、 54Bは第2
メモリバンク用のアドレスラッチをそれぞれ示してい
る。また参照符号2, 2A, 2B, 3, 22A, 22Bは図1に示さ
れている第1の発明の各要素と同一要素である。
の発明のマイクロプロセッサを、53は応答回路を、 54A
は第1メモリバンク用のアドレスラッチを、 54Bは第2
メモリバンク用のアドレスラッチをそれぞれ示してい
る。また参照符号2, 2A, 2B, 3, 22A, 22Bは図1に示さ
れている第1の発明の各要素と同一要素である。
【0167】マイクロプロセッサコア5からはアドレス
バス10へアドレスが出力されるが、その内の最下位ビッ
ト10A は制御回路59及びアドレスラッチセレクタ57に入
力され、最下位ビット10A 以外のアドレスバス10B はア
ドレスカウンタ55及びアドレス比較器58に入力される。
また、アドレスバス10は、マイクロプロセッサ1の外部
にも出力されており、最下位ビット10A がバンクセレク
タ3にも入力されている。
バス10へアドレスが出力されるが、その内の最下位ビッ
ト10A は制御回路59及びアドレスラッチセレクタ57に入
力され、最下位ビット10A 以外のアドレスバス10B はア
ドレスカウンタ55及びアドレス比較器58に入力される。
また、アドレスバス10は、マイクロプロセッサ1の外部
にも出力されており、最下位ビット10A がバンクセレク
タ3にも入力されている。
【0168】制御回路59は上述のアドレスバス10の最下
位ビット10A と、マイクロプロセッサコア5及び応答回
路53から与えられる後述する如き種々の信号に応じてア
ドレスカウンタ55, アドレスラッチ56A, 56B, 54A, 54B
及びアドレスラッチセレクタ57を制御する。
位ビット10A と、マイクロプロセッサコア5及び応答回
路53から与えられる後述する如き種々の信号に応じてア
ドレスカウンタ55, アドレスラッチ56A, 56B, 54A, 54B
及びアドレスラッチセレクタ57を制御する。
【0169】アドレスカウンタ55は通常のフォンノイマ
ンタイプのマイクロプロセッサに必ず備えられているア
ドレスカウンタとは異なり、上述の制御回路59により制
御され、ロード信号63が与えられた場合は最下位ビット
10A 以外のアドレスバス10Bからその値をロードして保
持し、またカウント信号62が与えられた場合はその値
を”1”だけインクリメントして保持する。このアドレ
スカウンタ55が保持している値はアドレスラッチ56A, 5
6B及び54A, 54Bへ出力されている。
ンタイプのマイクロプロセッサに必ず備えられているア
ドレスカウンタとは異なり、上述の制御回路59により制
御され、ロード信号63が与えられた場合は最下位ビット
10A 以外のアドレスバス10Bからその値をロードして保
持し、またカウント信号62が与えられた場合はその値
を”1”だけインクリメントして保持する。このアドレ
スカウンタ55が保持している値はアドレスラッチ56A, 5
6B及び54A, 54Bへ出力されている。
【0170】但し、このようなカウンタは通常の一般的
なカウンタで容易に構成可能である。なお、通常のフォ
ンノイマンタイプのマイクロプロセッサには、次に処理
すべき命令のアドレスを指示するためのアドレスカウン
タが必ず備えられているが、上述のアドレスカウンタ55
はそれとは別にマイクロプロセッサコア5の外部に備え
られている。
なカウンタで容易に構成可能である。なお、通常のフォ
ンノイマンタイプのマイクロプロセッサには、次に処理
すべき命令のアドレスを指示するためのアドレスカウン
タが必ず備えられているが、上述のアドレスカウンタ55
はそれとは別にマイクロプロセッサコア5の外部に備え
られている。
【0171】アドレスラッチ56A は偶数用であり、同56
B は奇数用である。即ち、アドレスラッチ56A はアドレ
スカウンタ55から出力されるアドレスの内の偶数アドレ
スを制御回路59の制御によりラッチし、アドレスラッチ
56B はアドレスカウンタ55から出力されるアドレスの内
の奇数アドレスを制御回路59の制御によりラッチする。
B は奇数用である。即ち、アドレスラッチ56A はアドレ
スカウンタ55から出力されるアドレスの内の偶数アドレ
スを制御回路59の制御によりラッチし、アドレスラッチ
56B はアドレスカウンタ55から出力されるアドレスの内
の奇数アドレスを制御回路59の制御によりラッチする。
【0172】参照符号11はデータバスであり、バンクセ
レクタ3から出力されるデータをマイクロプロセッサ52
内のマイクロプロセッサコア5に入力する。参照符号12
はアドレスストローブ信号(以下、AS信号という)であ
り、マイクロプロセッサコア5から有効なアドレスがア
ドレスバス10へ出力されたことを示す。このAS信号12は
マイクロプロセッサコア5から出力されてアドレス比較
器58及び制御回路59に入力されると共に、マイクロプロ
セッサ52外部にも出力されて応答回路53に入力される。
レクタ3から出力されるデータをマイクロプロセッサ52
内のマイクロプロセッサコア5に入力する。参照符号12
はアドレスストローブ信号(以下、AS信号という)であ
り、マイクロプロセッサコア5から有効なアドレスがア
ドレスバス10へ出力されたことを示す。このAS信号12は
マイクロプロセッサコア5から出力されてアドレス比較
器58及び制御回路59に入力されると共に、マイクロプロ
セッサ52外部にも出力されて応答回路53に入力される。
【0173】参照符号13はデータストローブ信号(以
下、DS信号という)であり、マイクロプロセッサコア5
がデータバス11からデータ読み込み中であることを示
す。このDS信号13はマイクロプロセッサコア5から出力
され、マイクロプロセッサ52外部に出力されて応答回路
53に入力される。
下、DS信号という)であり、マイクロプロセッサコア5
がデータバス11からデータ読み込み中であることを示
す。このDS信号13はマイクロプロセッサコア5から出力
され、マイクロプロセッサ52外部に出力されて応答回路
53に入力される。
【0174】参照符号14はデータトランスファコンプリ
ート信号(以下、DC信号という)であり、メモリ2から
有効なデータがデータバス10へ出力されたことを示す。
このDC信号14は応答回路53から出力され、マイクロプロ
セッサ52内部に入力されてマイクロプロセッサコア5に
入力されると共に、制御回路59にも入力される。参照符
号15はクロック信号であり、応答回路53に入力されると
共に、マイクロプロセッサ52内部にも入力されてマイク
ロプロセッサコア5及び制御回路59に入力される。な
お、上述の参照符号10乃至15は図15の従来例を示すブロ
ック図の参照符号10乃至15に相当する。
ート信号(以下、DC信号という)であり、メモリ2から
有効なデータがデータバス10へ出力されたことを示す。
このDC信号14は応答回路53から出力され、マイクロプロ
セッサ52内部に入力されてマイクロプロセッサコア5に
入力されると共に、制御回路59にも入力される。参照符
号15はクロック信号であり、応答回路53に入力されると
共に、マイクロプロセッサ52内部にも入力されてマイク
ロプロセッサコア5及び制御回路59に入力される。な
お、上述の参照符号10乃至15は図15の従来例を示すブロ
ック図の参照符号10乃至15に相当する。
【0175】参照符号60は先出しアドレスバスであり、
アドレスカウンタ55から出力されて偶数アドレス用のア
ドレスラッチ56A 及び奇数アドレス用のアドレスラッチ
56Bに入力されると共に、マイクロプロセッサ52外部に
出力されて第1メモリバンク用のアドレスラッチ54A 及
び第2メモリバンク用のアドレスラッチ54B にも入力さ
れる。参照符号61は先出しアドレスヒット信号(以下、
HIT信号という)であり、アドレス比較器58から出力さ
れて制御回路59に入力されると共に、マイクロプロセッ
サ52外部にも出力されて応答回路53に入力される。
アドレスカウンタ55から出力されて偶数アドレス用のア
ドレスラッチ56A 及び奇数アドレス用のアドレスラッチ
56Bに入力されると共に、マイクロプロセッサ52外部に
出力されて第1メモリバンク用のアドレスラッチ54A 及
び第2メモリバンク用のアドレスラッチ54B にも入力さ
れる。参照符号61は先出しアドレスヒット信号(以下、
HIT信号という)であり、アドレス比較器58から出力さ
れて制御回路59に入力されると共に、マイクロプロセッ
サ52外部にも出力されて応答回路53に入力される。
【0176】参照符号62は制御回路59から出力されてア
ドレスカウンタ55に入力されるカウント信号を、63は制
御回路59から出力されてアドレスカウンタ55に入力され
るロード信号をそれぞれ示している。
ドレスカウンタ55に入力されるカウント信号を、63は制
御回路59から出力されてアドレスカウンタ55に入力され
るロード信号をそれぞれ示している。
【0177】参照符号64A は偶数アドレス用の先出しア
ドレス出力信号(以下、 PAA信号という)であり、制御
回路59から出力されて偶数アドレス用のアドレスラッチ
56Aに入力されると共に、マイクロプロセッサ52外部に
も出力されて第1メモリバンク用のアドレスラッチ54A
に入力される。
ドレス出力信号(以下、 PAA信号という)であり、制御
回路59から出力されて偶数アドレス用のアドレスラッチ
56Aに入力されると共に、マイクロプロセッサ52外部に
も出力されて第1メモリバンク用のアドレスラッチ54A
に入力される。
【0178】参照符号64B は奇数アドレス用の先出しア
ドレス出力信号(以下、 PAB信号という)であり、制御
回路59から出力されて奇数アドレス用のアドレスラッチ
56Bに入力されると共に、マイクロプロセッサ52外部に
も出力されて第2メモリバンク用のアドレスラッチ54B
に入力される。
ドレス出力信号(以下、 PAB信号という)であり、制御
回路59から出力されて奇数アドレス用のアドレスラッチ
56Bに入力されると共に、マイクロプロセッサ52外部に
も出力されて第2メモリバンク用のアドレスラッチ54B
に入力される。
【0179】参照符号65A は偶数アドレス用のアドレス
ラッチ56A の出力バスであり、アドレスラッチセレクタ
57に入力されている。また、 65Bは奇数アドレス用アド
レスラッチ56B の出力バスでであり、アドレスラッチセ
レクタ57に入力される。参照符号66はアドレスラッチセ
レクタ57の出力バスであり、アドレス比較器58に入力さ
れる。参照符号67A はメモリ2の第1メモリバンク用の
アドレスラッチ54A から出力されて第2メモリバンク2B
に入力される出力バスであり、 67Bは第2メモリバンク
用のアドレスラッチ54B から出力されて第2メモリバン
ク2Bに入力される出力バスである。
ラッチ56A の出力バスであり、アドレスラッチセレクタ
57に入力されている。また、 65Bは奇数アドレス用アド
レスラッチ56B の出力バスでであり、アドレスラッチセ
レクタ57に入力される。参照符号66はアドレスラッチセ
レクタ57の出力バスであり、アドレス比較器58に入力さ
れる。参照符号67A はメモリ2の第1メモリバンク用の
アドレスラッチ54A から出力されて第2メモリバンク2B
に入力される出力バスであり、 67Bは第2メモリバンク
用のアドレスラッチ54B から出力されて第2メモリバン
ク2Bに入力される出力バスである。
【0180】図10は、マイクロプロセッサ52内に備えら
れている制御回路59の一構成例を示す回路図である。な
お、図10において参照符号10A, 12, 14, 15, 61, 62, 6
3, 64A, 64B は図1に示されている各構成要素と同一で
ある。
れている制御回路59の一構成例を示す回路図である。な
お、図10において参照符号10A, 12, 14, 15, 61, 62, 6
3, 64A, 64B は図1に示されている各構成要素と同一で
ある。
【0181】図10において、参照符号68, 69, 70, 71,
72, 73, 74, 75はいずれも論理ゲートである。また、参
照符号77, 78はフリップフロップ(以下、FFという)で
あり、76は3ビット構成のクロック同期シフトレジスタ
である。
72, 73, 74, 75はいずれも論理ゲートである。また、参
照符号77, 78はフリップフロップ(以下、FFという)で
あり、76は3ビット構成のクロック同期シフトレジスタ
である。
【0182】論理ゲート68はAS信号12, HIT信号61及び
クロック信号15を入力し、出力信号79を出力する。論理
ゲート69はAS信号12及び HIT信号61を入力し、出力信号
80を出力する。
クロック信号15を入力し、出力信号79を出力する。論理
ゲート69はAS信号12及び HIT信号61を入力し、出力信号
80を出力する。
【0183】シフトレジスタ76は本実施例では3ビット
構成になっている。その理由は、シフトレジスタ29は20
MHz(周期は50ナノ秒)のクロック信号15に同期して動作
するが、外部メモリ2のアクセスタイムが 120ナノ秒で
あるため、外部メモリ2の1回のアクセスのために3ク
ロック(150ナノ秒) の時間を確保するためである。
構成になっている。その理由は、シフトレジスタ29は20
MHz(周期は50ナノ秒)のクロック信号15に同期して動作
するが、外部メモリ2のアクセスタイムが 120ナノ秒で
あるため、外部メモリ2の1回のアクセスのために3ク
ロック(150ナノ秒) の時間を確保するためである。
【0184】シフトレジスタ76は同期信号としてクロッ
ク信号15を入力すると共に1ビット目 (最下位ビット:L
SB) に論理ゲート69の出力信号80を入力し、1ビット目
の内容をロード信号63として出力し、3ビット目 (最上
位ビット:MSB) の内容を出力信号81として出力する。FF
77はDC信号14をリセット端子Rに、論理ゲート68の出力
信号79をセット端子Sにそれぞれ入力し、出力端子#Q(#
は反転信号を表す) から出力信号82を出力する。FF78は
DC信号14をリセット端子Rに、シフトレジスタ76の出力
信号81をセット端子Sにそれぞれ入力し、出力端子#Qか
ら出力信号83を出力する。
ク信号15を入力すると共に1ビット目 (最下位ビット:L
SB) に論理ゲート69の出力信号80を入力し、1ビット目
の内容をロード信号63として出力し、3ビット目 (最上
位ビット:MSB) の内容を出力信号81として出力する。FF
77はDC信号14をリセット端子Rに、論理ゲート68の出力
信号79をセット端子Sにそれぞれ入力し、出力端子#Q(#
は反転信号を表す) から出力信号82を出力する。FF78は
DC信号14をリセット端子Rに、シフトレジスタ76の出力
信号81をセット端子Sにそれぞれ入力し、出力端子#Qか
ら出力信号83を出力する。
【0185】論理ゲート70はアドレスバス10の最下位ビ
ット10A 及びFF77の出力信号82を入力し、出力信号84を
出力する。論理ゲート71はFF77の出力信号82及びFF78の
出力信号83を入力し、出力信号85を出力する。
ット10A 及びFF77の出力信号82を入力し、出力信号84を
出力する。論理ゲート71はFF77の出力信号82及びFF78の
出力信号83を入力し、出力信号85を出力する。
【0186】論理ゲート72は論理ゲート70の出力信号84
及びFF78の出力信号83を入力し、カウント信号62を出力
する。論理ゲート73は論理ゲート71の出力信号85及びロ
ード信号63を入力し、出力信号86を出力する。
及びFF78の出力信号83を入力し、カウント信号62を出力
する。論理ゲート73は論理ゲート71の出力信号85及びロ
ード信号63を入力し、出力信号86を出力する。
【0187】論理ゲート74はアドレスバス10の最下位ビ
ット10A 及び論理ゲート73の出力信号86を入力し、 PAA
信号64A を出力する。論理ゲート75はアドレスバス10の
最下位ビット10A 及び論理ゲート73の出力信号86を入力
し、 PBB信号64B を出力する。
ット10A 及び論理ゲート73の出力信号86を入力し、 PAA
信号64A を出力する。論理ゲート75はアドレスバス10の
最下位ビット10A 及び論理ゲート73の出力信号86を入力
し、 PBB信号64B を出力する。
【0188】図11は図9に示されている応答回路53の一
構成例を示す回路図である。なお図11において、参照符
号12, 13, 14, 15, 16は図9に示されている各構成要素
と同一である。
構成例を示す回路図である。なお図11において、参照符
号12, 13, 14, 15, 16は図9に示されている各構成要素
と同一である。
【0189】参照符号87、88、89は論理ゲートであり、
90は遅延回路である。また、参照符号91, 92はフリップ
フロップ(以下、FFという)である。論理ゲート87はAS
信号12, HIT信号61及びクロック信号15を入力し、出力
信号93を出力する。
90は遅延回路である。また、参照符号91, 92はフリップ
フロップ(以下、FFという)である。論理ゲート87はAS
信号12, HIT信号61及びクロック信号15を入力し、出力
信号93を出力する。
【0190】FF91は論理ゲート87の出力信号93をセット
端子Sに、DS信号13をリセット端子Rにそれぞれ入力
し、出力端子#Qから出力信号94を出力する。論理ゲート
88はAS信号12及び HIT信号61を入力し、出力信号95を出
力する。遅延回路90は論理ゲート88の出力信号95及びク
ロック信号15を入力し、出力信号96を出力する。
端子Sに、DS信号13をリセット端子Rにそれぞれ入力
し、出力端子#Qから出力信号94を出力する。論理ゲート
88はAS信号12及び HIT信号61を入力し、出力信号95を出
力する。遅延回路90は論理ゲート88の出力信号95及びク
ロック信号15を入力し、出力信号96を出力する。
【0191】FF92は遅延回路90の出力信号96をセット端
子Sに、DS信号13をリセット端子Rにそれぞれ入力し、
出力端子#Qから出力信号97を出力する。論理ゲート89は
FF91の出力信号94及びFF92の出力信号97を入力し、DC信
号14を出力する。
子Sに、DS信号13をリセット端子Rにそれぞれ入力し、
出力端子#Qから出力信号97を出力する。論理ゲート89は
FF91の出力信号94及びFF92の出力信号97を入力し、DC信
号14を出力する。
【0192】図13は本発明の第2の発明のマイクロプロ
セッサ52がメモリ2から命令を読み込む動作の他の例を
説明するためのタイミングチャートである。この図13の
タイミングチャートでは、メモリ2の両メモリバンク2
A, 2Bのアクセスタイムがいずれも 120ナノ秒であり、
クロック信号15の周波数が20MHz である場合に、アドレ
ス”1011”の命令13, アドレス”100000”の命令20を順
に読み込む動作が示されている。ただし、上述のアドレ
スはマイクロプロセッサコア5から見たアドレスであ
る。
セッサ52がメモリ2から命令を読み込む動作の他の例を
説明するためのタイミングチャートである。この図13の
タイミングチャートでは、メモリ2の両メモリバンク2
A, 2Bのアクセスタイムがいずれも 120ナノ秒であり、
クロック信号15の周波数が20MHz である場合に、アドレ
ス”1011”の命令13, アドレス”100000”の命令20を順
に読み込む動作が示されている。ただし、上述のアドレ
スはマイクロプロセッサコア5から見たアドレスであ
る。
【0193】図14は本発明の第2の発明のマイクロプロ
セッサ52がメモリ2から命令を読み込む動作の更に他の
例を説明するためのタイミングチャートである。この図
14のタイミングチャートでは、メモリ2の両メモリバン
ク2A, 2Bのアクセスタイムがいずれも 120ナノ秒であ
り、クロック信号15の周波数が20MHz である場合に、ア
ドレス”1011”の命令13, アドレス”100001”の命令21
を順に読み込む動作が示されている。ただし、上述のア
ドレスはマイクロプロセッサコア5から見たアドレスで
ある。
セッサ52がメモリ2から命令を読み込む動作の更に他の
例を説明するためのタイミングチャートである。この図
14のタイミングチャートでは、メモリ2の両メモリバン
ク2A, 2Bのアクセスタイムがいずれも 120ナノ秒であ
り、クロック信号15の周波数が20MHz である場合に、ア
ドレス”1011”の命令13, アドレス”100001”の命令21
を順に読み込む動作が示されている。ただし、上述のア
ドレスはマイクロプロセッサコア5から見たアドレスで
ある。
【0194】なお、メモリ2の第1メモリバンク2A内の
命令の配置は、図4(a) に示されている実施例1の場合
と同様に、アドレス”100 ”に命令10が、アドレス”10
1 ”に命令12が、アドレス”110 ”に命令14が、アドレ
ス”10000 ”に命令20が、アドレス”10001 ”に命令22
がそれぞれ配置されているものとする。また、メモリ2
の第2メモリバンク2B内の命令の配置は、図4(b) に示
されている実施例1の場合と同に様、アドレス”100 ”
に命令11が、アドレス”101 ”に命令13が、アドレス”
110 ”に命令15が、アドレス”10000 ”に命令21が、ア
ドレス”10001 ”に命令23がそれぞれ配置されているも
のとする。
命令の配置は、図4(a) に示されている実施例1の場合
と同様に、アドレス”100 ”に命令10が、アドレス”10
1 ”に命令12が、アドレス”110 ”に命令14が、アドレ
ス”10000 ”に命令20が、アドレス”10001 ”に命令22
がそれぞれ配置されているものとする。また、メモリ2
の第2メモリバンク2B内の命令の配置は、図4(b) に示
されている実施例1の場合と同に様、アドレス”100 ”
に命令11が、アドレス”101 ”に命令13が、アドレス”
110 ”に命令15が、アドレス”10000 ”に命令21が、ア
ドレス”10001 ”に命令23がそれぞれ配置されているも
のとする。
【0195】マイクロプロセッサコア5から見たアドレ
スの最下位ビットが”0”(偶数アドレス)であるデー
タ(この場合は命令)は、マイクロプロセッサコア5か
ら見たアドレスの最下位ビット以外の値に等しい第1メ
モリバンク2Aの各アドレスに配置されている。また、マ
イクロプロセッサコア5から見たアドレスの最下位ビッ
トが1(奇数アドレス)であるデータ(この場合は命
令)は、マイクロプロセッサコア5から見たアドレスの
最下位ビット以外の値に等しい第2メモリバンク2Bの各
アドレスに配置されている。
スの最下位ビットが”0”(偶数アドレス)であるデー
タ(この場合は命令)は、マイクロプロセッサコア5か
ら見たアドレスの最下位ビット以外の値に等しい第1メ
モリバンク2Aの各アドレスに配置されている。また、マ
イクロプロセッサコア5から見たアドレスの最下位ビッ
トが1(奇数アドレス)であるデータ(この場合は命
令)は、マイクロプロセッサコア5から見たアドレスの
最下位ビット以外の値に等しい第2メモリバンク2Bの各
アドレスに配置されている。
【0196】このような各命令の配置状態は、マイクロ
プロセッサコア5から見た場合、図17に示されている従
来例の外部メモリ98内の命令の配置例と等価になる。
プロセッサコア5から見た場合、図17に示されている従
来例の外部メモリ98内の命令の配置例と等価になる。
【0197】次に動作について説明する。ただし、以下
の説明においては、 HIT信号61, カウント信号62, ロー
ド信号63, PAA信号64A 及び PAB信号64B はいずれも負
論理であるとする。
の説明においては、 HIT信号61, カウント信号62, ロー
ド信号63, PAA信号64A 及び PAB信号64B はいずれも負
論理であるとする。
【0198】まず図9に示されている第2の発明のマイ
クロプロセッサ52内のアドレスカウンタ55, 偶数アドレ
ス用のアドレスラッチ56A, 奇数アドレス用のアドレス
ラッチ56B, アドレスラッチセレクタ57, アドレス比較
器58, 第1メモリバンク用のアドレスラッチ54A, 第2
メモリバンク用のアドレスラッチ54B 及びバンクセレク
タ3の動作について説明する。
クロプロセッサ52内のアドレスカウンタ55, 偶数アドレ
ス用のアドレスラッチ56A, 奇数アドレス用のアドレス
ラッチ56B, アドレスラッチセレクタ57, アドレス比較
器58, 第1メモリバンク用のアドレスラッチ54A, 第2
メモリバンク用のアドレスラッチ54B 及びバンクセレク
タ3の動作について説明する。
【0199】アドレスカウンタ55は、カウント信号62の
立ち下がり時点において自身の記憶内容に”1”を加算
し、ロード信号63の立ち下がり時点においてアドレスバ
ス10から最下位ビット10A 以外のアドレスバス10B の値
を取り込んで記憶する。また、アドレスカウンタ55は、
自身の記憶内容を常に先出しアドレスバス60へ出力す
る。偶数アドレス用のアドレスラッチ56A は、 PAA信号
64A の立ち上がり時点においてアドレスカウンタ55の記
憶内容を先出しアドレスバス60を介して取り込んで記憶
する。また、偶数アドレス用のアドレスラッチ56A は、
自身の記憶内容を常に出力バス65A へ出力する。
立ち下がり時点において自身の記憶内容に”1”を加算
し、ロード信号63の立ち下がり時点においてアドレスバ
ス10から最下位ビット10A 以外のアドレスバス10B の値
を取り込んで記憶する。また、アドレスカウンタ55は、
自身の記憶内容を常に先出しアドレスバス60へ出力す
る。偶数アドレス用のアドレスラッチ56A は、 PAA信号
64A の立ち上がり時点においてアドレスカウンタ55の記
憶内容を先出しアドレスバス60を介して取り込んで記憶
する。また、偶数アドレス用のアドレスラッチ56A は、
自身の記憶内容を常に出力バス65A へ出力する。
【0200】奇数アドレス用のアドレスラッチ56B は、
PAB信号64B の立ち上がり時点においてアドレスカウン
タ55の記憶内容を先出しアドレスバス60を介して取り込
んで記憶する。また、奇数アドレス用のアドレスラッチ
56B は、自身の記憶内容を常に出力バス65B へ出力す
る。アドレスラッチセレクタ57は、アドレスバス10の最
下位ビッ10A がLレベルである間は偶数アドレス用のア
ドレスラッチ56A の出力バス65A 上の値を出力バス66へ
出力し、Hレベルである間は奇数アドレス用アドレスラ
ッチ56B の出力バス65B 上の値を出力バス66へ出力す
る。
PAB信号64B の立ち上がり時点においてアドレスカウン
タ55の記憶内容を先出しアドレスバス60を介して取り込
んで記憶する。また、奇数アドレス用のアドレスラッチ
56B は、自身の記憶内容を常に出力バス65B へ出力す
る。アドレスラッチセレクタ57は、アドレスバス10の最
下位ビッ10A がLレベルである間は偶数アドレス用のア
ドレスラッチ56A の出力バス65A 上の値を出力バス66へ
出力し、Hレベルである間は奇数アドレス用アドレスラ
ッチ56B の出力バス65B 上の値を出力バス66へ出力す
る。
【0201】アドレス比較器58は、AS信号12の立ち下が
り時点においてアドレスバス10から最下位ビット10A 以
外のアドレスバス10B の値とアドレスラッチセレクタ57
の出力バス66上の値とを比較し、比較結果が一致してい
る場合は HIT信号61をLレベルにし、不一致である場合
は HIT信号61をHレベルにする。また、アドレス比較器
58は、AS信号12の立ち上がり時点において HIT信号61を
Hレベルにする。第1メモリバンク用のアドレスラッチ
54A は、 PAA信号64A の立ち上がり時点において先出し
アドレスバス60上の値を取り込んで記憶する。また、第
1メモリバンク用のアドレスラッチ54A は、自身の記憶
内容を常に第1メモリバンク用のアドレスラッチ54A の
出力バス67A へ出力する。
り時点においてアドレスバス10から最下位ビット10A 以
外のアドレスバス10B の値とアドレスラッチセレクタ57
の出力バス66上の値とを比較し、比較結果が一致してい
る場合は HIT信号61をLレベルにし、不一致である場合
は HIT信号61をHレベルにする。また、アドレス比較器
58は、AS信号12の立ち上がり時点において HIT信号61を
Hレベルにする。第1メモリバンク用のアドレスラッチ
54A は、 PAA信号64A の立ち上がり時点において先出し
アドレスバス60上の値を取り込んで記憶する。また、第
1メモリバンク用のアドレスラッチ54A は、自身の記憶
内容を常に第1メモリバンク用のアドレスラッチ54A の
出力バス67A へ出力する。
【0202】第2メモリバンク用のアドレスラッチ54B
は、 PAB信号64B の立ち上がり時点において先出しアド
レスバス60上の値を取り込んで記憶する。また、第2メ
モリバンク用のアドレスラッチ54B は、自身の記憶内容
を常に第2メモリバンク用のアドレスラッチ54B の出力
バス67B へ出力する。
は、 PAB信号64B の立ち上がり時点において先出しアド
レスバス60上の値を取り込んで記憶する。また、第2メ
モリバンク用のアドレスラッチ54B は、自身の記憶内容
を常に第2メモリバンク用のアドレスラッチ54B の出力
バス67B へ出力する。
【0203】結局、偶数アドレス用のアドレスラッチ56
A と第1メモリバンク用のアドレスラッチ54A とは常に
同じ値を記憶していることになる。また、奇数アドレス
用のアドレスラッチ56B と第2メモリバンク用のアドレ
スラッチ54B とも常に同じ値を記憶していることにな
る。バンクセレクタ3は、アドレスバス10の最下位ビッ
ト10A がLレベルである間は第1メモリバンク2Aの出力
バス22A 上のデータをデータバス11へ出力し、Hレベル
である間は第2メモリバンク2Bの出力バス22B 上のデー
タをデータバス11へ出力する。
A と第1メモリバンク用のアドレスラッチ54A とは常に
同じ値を記憶していることになる。また、奇数アドレス
用のアドレスラッチ56B と第2メモリバンク用のアドレ
スラッチ54B とも常に同じ値を記憶していることにな
る。バンクセレクタ3は、アドレスバス10の最下位ビッ
ト10A がLレベルである間は第1メモリバンク2Aの出力
バス22A 上のデータをデータバス11へ出力し、Hレベル
である間は第2メモリバンク2Bの出力バス22B 上のデー
タをデータバス11へ出力する。
【0204】次に図9に示されている本発明の第2の発
明のマイクロプロセッサ52内の制御回路59の動作につい
て図10を参照して説明する。
明のマイクロプロセッサ52内の制御回路59の動作につい
て図10を参照して説明する。
【0205】論理ゲート68はAS信号12がLレベルでかつ
HIT信号61がLレベルでかつクロック信号15がHレベル
であるという条件が成立している場合は出力信号79をH
レベルにし、上述の条件が成立していない場合には出力
信号79をLレベルにする。論理ゲート69は、AS信号12が
Lレベルでかつ HIT信号61がHレベルであるという条件
が成立している場合は出力信号80をLレベルにし、上述
の条件が成立していない場合には出力信号80をHレベル
にする。
HIT信号61がLレベルでかつクロック信号15がHレベル
であるという条件が成立している場合は出力信号79をH
レベルにし、上述の条件が成立していない場合には出力
信号79をLレベルにする。論理ゲート69は、AS信号12が
Lレベルでかつ HIT信号61がHレベルであるという条件
が成立している場合は出力信号80をLレベルにし、上述
の条件が成立していない場合には出力信号80をHレベル
にする。
【0206】シフトレジスタ76の内部の3ビットの内容
は初期状態では全てHレベルになっている。シフトレジ
スタ76は、クロック信号15の立ち上がりの都度、3ビッ
ト目の内容を捨て、2ビット目の内容を3ビット目に送
り、1ビット目の内容を2ビット目に送り、論理ゲート
69の出力信号80の値を1ビット目に取り込むシフト動作
を行う。またシフトレジスタ76は、1ビット目の内容を
常にロード信号63として出力し、3ビット目の内容を常
に出力信号81として出力している。
は初期状態では全てHレベルになっている。シフトレジ
スタ76は、クロック信号15の立ち上がりの都度、3ビッ
ト目の内容を捨て、2ビット目の内容を3ビット目に送
り、1ビット目の内容を2ビット目に送り、論理ゲート
69の出力信号80の値を1ビット目に取り込むシフト動作
を行う。またシフトレジスタ76は、1ビット目の内容を
常にロード信号63として出力し、3ビット目の内容を常
に出力信号81として出力している。
【0207】従って、論理ゲート69の出力信号80がLレ
ベルになっている場合の1つ目のクロック信号15の立ち
上がり時点においてロード信号63はHレベルからLレベ
ルになり、3つ目のクロック信号15の立ち上がり時点に
おいて出力信号81がHレベルからLレベルになる。この
ようにして論理ゲート69の出力信号80がHレベルに戻る
と、論理ゲート69の出力信号80がHレベルに戻った時点
から1つ目のクロック信号15の立ち上がり時点において
ロード信号63はLレベルからHレベルに戻り、3つ目の
クロック信号15の立ち上がり時点において出力信号81が
LレベルからHレベルに戻る。
ベルになっている場合の1つ目のクロック信号15の立ち
上がり時点においてロード信号63はHレベルからLレベ
ルになり、3つ目のクロック信号15の立ち上がり時点に
おいて出力信号81がHレベルからLレベルになる。この
ようにして論理ゲート69の出力信号80がHレベルに戻る
と、論理ゲート69の出力信号80がHレベルに戻った時点
から1つ目のクロック信号15の立ち上がり時点において
ロード信号63はLレベルからHレベルに戻り、3つ目の
クロック信号15の立ち上がり時点において出力信号81が
LレベルからHレベルに戻る。
【0208】FF77は、論理ゲート68の出力信号79の立ち
上がり時点においてセットされて出力信号82をLレベル
にし、DC信号14の立ち上がり時点においてリセットされ
て出力信号82をHレベルに戻す。FF78は、シフトレジス
タ76の出力信号81の立ち下がり時点においてセットされ
て出力信号83をLレベルにし、DC信号14の立ち上がり時
点においてリセットされて出力信号83をHレベルに戻
す。
上がり時点においてセットされて出力信号82をLレベル
にし、DC信号14の立ち上がり時点においてリセットされ
て出力信号82をHレベルに戻す。FF78は、シフトレジス
タ76の出力信号81の立ち下がり時点においてセットされ
て出力信号83をLレベルにし、DC信号14の立ち上がり時
点においてリセットされて出力信号83をHレベルに戻
す。
【0209】論理ゲート70はアドレスバス10の最下位ビ
ット10A がLレベルでかつFF77の出力信号82がLレベル
であるという条件が成立している場合は出力信号84をL
レベルにし、上述の条件が成立していない場合には出力
信号84をHレベルにする。
ット10A がLレベルでかつFF77の出力信号82がLレベル
であるという条件が成立している場合は出力信号84をL
レベルにし、上述の条件が成立していない場合には出力
信号84をHレベルにする。
【0210】論理ゲート71はFF77の出力信号82がLレベ
ルまたはFF78の出力信号83がLレベルであるという条件
が成立している場合は出力信号85をLレベルにし、上述
の条件が成立していない場合には出力信号85をHレベル
にする。論理ゲート72は論理ゲート70の出力信号84がL
レベルまたはFF78の出力信号83がLレベルであるという
条件が成立している場合はカウント信号62をLレベルに
し、上述の条件が成立していない場合にはカウント信号
62をHレベルにする。
ルまたはFF78の出力信号83がLレベルであるという条件
が成立している場合は出力信号85をLレベルにし、上述
の条件が成立していない場合には出力信号85をHレベル
にする。論理ゲート72は論理ゲート70の出力信号84がL
レベルまたはFF78の出力信号83がLレベルであるという
条件が成立している場合はカウント信号62をLレベルに
し、上述の条件が成立していない場合にはカウント信号
62をHレベルにする。
【0211】論理ゲート73は、論理ゲート71の出力信号
83がLレベルまたはロード信号63がLレベルであるとい
う条件が成立している場合は出力信号86をLレベルに
し、上述の条件が成立していない場合には出力信号86を
Hレベルにする。論理ゲート74は、論理ゲート73の出力
信号86がLレベルでかつアドレスバス10の最下位ビット
10A がLレベルであるという条件が成立している場合は
PAA信号64A をLレベルにし、上述の条件が成立してい
ない場合には PAA信号64A をHレベルにする。
83がLレベルまたはロード信号63がLレベルであるとい
う条件が成立している場合は出力信号86をLレベルに
し、上述の条件が成立していない場合には出力信号86を
Hレベルにする。論理ゲート74は、論理ゲート73の出力
信号86がLレベルでかつアドレスバス10の最下位ビット
10A がLレベルであるという条件が成立している場合は
PAA信号64A をLレベルにし、上述の条件が成立してい
ない場合には PAA信号64A をHレベルにする。
【0212】論理ゲート75は、論理ゲート73の出力信号
86がLレベルでかつアドレスバス10の最下位ビット10A
がHレベルであるという条件が成立している場合は PAB
信号64B をLレベルとし、上述の条件が成立していない
場合には PAB信号64B をHレベルにする。
86がLレベルでかつアドレスバス10の最下位ビット10A
がHレベルであるという条件が成立している場合は PAB
信号64B をLレベルとし、上述の条件が成立していない
場合には PAB信号64B をHレベルにする。
【0213】従って、カウント信号62がHレベルからL
レベルになる時点は、アドレスバス10の最下位ビット10
A がLレベルでかつAS信号12がLレベルでかつ HIT信号
61がLレベルであるという条件が成立している場合のク
ロック信号15の立ち上がり時点、及びAS信号12がLレベ
ルでかつ HIT信号61がHレベルであるという条件が成立
している場合のクロック信号15の立ち上がり時点からこ
の立ち上がりをも含めて数えて3つ目の立ち上がり時点
であある。なお、カウント信号62は、DC信号14の立ち上
がり時点においてLレベルからHレベルに戻る。
レベルになる時点は、アドレスバス10の最下位ビット10
A がLレベルでかつAS信号12がLレベルでかつ HIT信号
61がLレベルであるという条件が成立している場合のク
ロック信号15の立ち上がり時点、及びAS信号12がLレベ
ルでかつ HIT信号61がHレベルであるという条件が成立
している場合のクロック信号15の立ち上がり時点からこ
の立ち上がりをも含めて数えて3つ目の立ち上がり時点
であある。なお、カウント信号62は、DC信号14の立ち上
がり時点においてLレベルからHレベルに戻る。
【0214】また、ロード信号63がHレベルからLレベ
ルになる時点は、AS信号12がLレベルでかつ HIT信号61
がHレベルであるという条件が成立している場合のクロ
ック信号15の立ち上がり時点である。なお、次のクロッ
ク信号15の立ち上がり時点において、ロード信号63はL
レベルからHレベルに戻る。
ルになる時点は、AS信号12がLレベルでかつ HIT信号61
がHレベルであるという条件が成立している場合のクロ
ック信号15の立ち上がり時点である。なお、次のクロッ
ク信号15の立ち上がり時点において、ロード信号63はL
レベルからHレベルに戻る。
【0215】PAA信号64A は、アドレスバス10の最下位
ビット10A がLレベルでかつAS信号12がLレベルでかつ
HIT信号61がLレベルであるという条件が成立している
場合のクロック信号15の立ち上がり時点でHレベルから
Lレベルになり、次のDC信号14の立ち上がり時点におい
てLレベルからHレベルに戻る。また、 PAA信号64A
は、アドレスバス10の最下位ビット10A がLレベルでか
つAS信号12がLレベルでかつ HIT信号61がHレベルであ
るという条件が成立している場合のクロック信号15の立
ち上がり時点でHレベルからLレベルになり、次のクロ
ック信号15の立ち上がり時点でLレベルからHレベルに
戻り、更に次のクロック信号15の立ち上がり時点でHレ
ベルからLレベルになり、次のDC信号14の立ち上がり時
点においてPAA信号64A はLレベルからHレベルに戻
る。
ビット10A がLレベルでかつAS信号12がLレベルでかつ
HIT信号61がLレベルであるという条件が成立している
場合のクロック信号15の立ち上がり時点でHレベルから
Lレベルになり、次のDC信号14の立ち上がり時点におい
てLレベルからHレベルに戻る。また、 PAA信号64A
は、アドレスバス10の最下位ビット10A がLレベルでか
つAS信号12がLレベルでかつ HIT信号61がHレベルであ
るという条件が成立している場合のクロック信号15の立
ち上がり時点でHレベルからLレベルになり、次のクロ
ック信号15の立ち上がり時点でLレベルからHレベルに
戻り、更に次のクロック信号15の立ち上がり時点でHレ
ベルからLレベルになり、次のDC信号14の立ち上がり時
点においてPAA信号64A はLレベルからHレベルに戻
る。
【0216】PAB信号64B は、アドレスバス10の最下位
ビット10A がHレベルでかつAS信号12がLレベルでかつ
HIT信号61がLレベルであるという条件が成立している
場合のクロック信号15の立ち上がり時点でHレベルから
Lレベルになり、次のDC信号14の立ち上がり時点におい
てLレベルからHレベルに戻る。また、 PAB信号64B
は、アドレスバス10の最下位ビット10A がHレベルで
かつAS信号12がLレベルでかつ HIT信号61がHレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がり時点でHレベルからLレベルになり、次のク
ロック信号15の立ち上がり時点でLレベルからHレベル
に戻り、更に次のクロック信号15の立ち上がり時点でH
レベルからLレベルになり、次のDC信号14の立ち上がり
時点においてPAB信号64B はLレベルからHレベルに戻
る。
ビット10A がHレベルでかつAS信号12がLレベルでかつ
HIT信号61がLレベルであるという条件が成立している
場合のクロック信号15の立ち上がり時点でHレベルから
Lレベルになり、次のDC信号14の立ち上がり時点におい
てLレベルからHレベルに戻る。また、 PAB信号64B
は、アドレスバス10の最下位ビット10A がHレベルで
かつAS信号12がLレベルでかつ HIT信号61がHレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がり時点でHレベルからLレベルになり、次のク
ロック信号15の立ち上がり時点でLレベルからHレベル
に戻り、更に次のクロック信号15の立ち上がり時点でH
レベルからLレベルになり、次のDC信号14の立ち上がり
時点においてPAB信号64B はLレベルからHレベルに戻
る。
【0217】次に、図9に示されている応答回路53の動
作について図11を参照して説明する。
作について図11を参照して説明する。
【0218】論理ゲート87は、AS信号12がLレベルでか
つ HIT信号61がLレベルでかつクロック信号15がHレベ
ルであるという条件が成立している場合は出力信号93を
Hレベルにし、上述の条件が成立していない場合には出
力信号93をLレベルにする。FF91は、論理ゲート87の出
力信号93がHレベルになるとセットされて出力信号94を
Lレベルにし、DS信号13の立ち上がり時点においてリセ
ットされて出力信号94をHレベルに戻す。
つ HIT信号61がLレベルでかつクロック信号15がHレベ
ルであるという条件が成立している場合は出力信号93を
Hレベルにし、上述の条件が成立していない場合には出
力信号93をLレベルにする。FF91は、論理ゲート87の出
力信号93がHレベルになるとセットされて出力信号94を
Lレベルにし、DS信号13の立ち上がり時点においてリセ
ットされて出力信号94をHレベルに戻す。
【0219】論理ゲート88は、AS信号12がLレベルでか
つ HIT信号61がHレベルであるという条件が成立してい
る場合は出力信号95をLレベルにし、上述の条件が成立
していない場合には出力信号95をHレベルにする。遅延
回路90は、論理ゲート88の出力信号95がLレベルになる
とクロック信号15の立ち上がりの回数のカウントを開始
し、カウント数が5になるクロック信号15の立ち上がり
時点において出力信号96をHレベルにし、次のクロック
信号15の立ち下がり時点においてLレベルに戻す。
つ HIT信号61がHレベルであるという条件が成立してい
る場合は出力信号95をLレベルにし、上述の条件が成立
していない場合には出力信号95をHレベルにする。遅延
回路90は、論理ゲート88の出力信号95がLレベルになる
とクロック信号15の立ち上がりの回数のカウントを開始
し、カウント数が5になるクロック信号15の立ち上がり
時点において出力信号96をHレベルにし、次のクロック
信号15の立ち下がり時点においてLレベルに戻す。
【0220】FF92は遅延回路90の出力信号96がHレベル
になるとセットされて出力信号97をLレベルにし、DS信
号13の立ち上がり時点においてリセットされて出力信号
97をHレベルに戻す。論理ゲート89は、FF91の出力信号
94がLレベルまたはFF92の出力信号97がLレベルである
という条件が成立している場合はDC信号14をLレベルに
し、上述の条件が成立していない場合にはDC信号14をH
レベルにする。
になるとセットされて出力信号97をLレベルにし、DS信
号13の立ち上がり時点においてリセットされて出力信号
97をHレベルに戻す。論理ゲート89は、FF91の出力信号
94がLレベルまたはFF92の出力信号97がLレベルである
という条件が成立している場合はDC信号14をLレベルに
し、上述の条件が成立していない場合にはDC信号14をH
レベルにする。
【0221】従って、DC信号14がHレベルからLレベル
になる時点は、AS信号12がLレベルでかつ HIT信号61が
Lレベルであるという条件が成立している場合のクロッ
ク信号15の立ち上がり時点、及びAS信号12がLレベルで
かつ HIT信号61がHレベルであるという条件が成立して
いる場合のクロック信号15の立ち上がり時点からこの立
ち上がりをも含めて数えて5つ目の立ち上がり時点であ
る。なお、DS信号13の立ち上がり時点においてDC信号14
はLレベルからHレベルに戻る。応答回路53の構成はメ
モリ2のアクセスタイム及びクロック信号15の周波数に
依存し、上述の構成はメモリ2のアクセスタイムが 120
ナノ秒でクロック信号15の周波数が20MHz である場合の
構成の一例である。
になる時点は、AS信号12がLレベルでかつ HIT信号61が
Lレベルであるという条件が成立している場合のクロッ
ク信号15の立ち上がり時点、及びAS信号12がLレベルで
かつ HIT信号61がHレベルであるという条件が成立して
いる場合のクロック信号15の立ち上がり時点からこの立
ち上がりをも含めて数えて5つ目の立ち上がり時点であ
る。なお、DS信号13の立ち上がり時点においてDC信号14
はLレベルからHレベルに戻る。応答回路53の構成はメ
モリ2のアクセスタイム及びクロック信号15の周波数に
依存し、上述の構成はメモリ2のアクセスタイムが 120
ナノ秒でクロック信号15の周波数が20MHz である場合の
構成の一例である。
【0222】以下、図12, 図13, 図14のタイミングチャ
ートに示されている本発明の第2の発明のマイクロプロ
セッサ52の動作について説明する。なお、説明の便宜
上、マイクロプロセッサコア5は一回のバスサイクルで
一つの命令を読み込むものとし、図12, 図13, 図14に示
されているように、クロック信号15の各周期に番号を付
与してある。また、以下の説明において周期nのクロッ
ク信号15の立ち上がりとは、周期n−1のクロック信号
15のLレベルから周期nのクロック信号15のHレベルへ
の変化点、即ち立ち上がりとする。
ートに示されている本発明の第2の発明のマイクロプロ
セッサ52の動作について説明する。なお、説明の便宜
上、マイクロプロセッサコア5は一回のバスサイクルで
一つの命令を読み込むものとし、図12, 図13, 図14に示
されているように、クロック信号15の各周期に番号を付
与してある。また、以下の説明において周期nのクロッ
ク信号15の立ち上がりとは、周期n−1のクロック信号
15のLレベルから周期nのクロック信号15のHレベルへ
の変化点、即ち立ち上がりとする。
【0223】図12は本発明の第2の発明のマイクロプロ
セッサ52がメモリ2から命令を読み込む動作の一例を説
明するためのタイミングチャートである。この図12のタ
イミングチャートでは、メモリ2の両メモリバンク2A,
2Bのアクセスタイム(アドレスが確定してから有効なデ
ータが出力されるまでの時間)がいずれも 120ナノ秒で
あり、クロック信号15の周波数が20MHz(周期は50ナノ
秒)である場合に、シーケンシャルな命令を読み出す動
作、具体的にはアドレス”1001”の命令11, アドレス”
1010”の命令12, アドレス”1011”の命令13, アドレ
ス”1100”の命令14を順に読み込む動作が示されてい
る。
セッサ52がメモリ2から命令を読み込む動作の一例を説
明するためのタイミングチャートである。この図12のタ
イミングチャートでは、メモリ2の両メモリバンク2A,
2Bのアクセスタイム(アドレスが確定してから有効なデ
ータが出力されるまでの時間)がいずれも 120ナノ秒で
あり、クロック信号15の周波数が20MHz(周期は50ナノ
秒)である場合に、シーケンシャルな命令を読み出す動
作、具体的にはアドレス”1001”の命令11, アドレス”
1010”の命令12, アドレス”1011”の命令13, アドレ
ス”1100”の命令14を順に読み込む動作が示されてい
る。
【0224】ただし、上述のアドレスはマイクロプロセ
ッサコア5から見たアドレスである。周期1からアドレ
ス”1001”の命令11の読み込が行われる。
ッサコア5から見たアドレスである。周期1からアドレ
ス”1001”の命令11の読み込が行われる。
【0225】なお、周期1以前の動作によりアドレスカ
ウンタ55の内容及び先出しアドレスバス60の値はずれ
も”101 ”になっているものとし、ロード信号63, PAB
信号64B 及びに示されている HIT信号61はHレベルにな
っているものとする。
ウンタ55の内容及び先出しアドレスバス60の値はずれ
も”101 ”になっているものとし、ロード信号63, PAB
信号64B 及びに示されている HIT信号61はHレベルにな
っているものとする。
【0226】また周期1以前の動作により、奇数アドレ
ス用のアドレスラッチ56B 及び第2メモリバンク用のア
ドレスラッチ54B の内容は”100 ”になっており、これ
が出力バス67B へ出力されて第2メモリバンク2Bはアク
セス中であるものとする。
ス用のアドレスラッチ56B 及び第2メモリバンク用のア
ドレスラッチ54B の内容は”100 ”になっており、これ
が出力バス67B へ出力されて第2メモリバンク2Bはアク
セス中であるものとする。
【0227】更に周期1以前の動作により、周期1のク
ロック信号15の立ち上がり時点においてカウント信号62
及び PAA信号64A はLレベルからHレベルになり、遇数
アドレス用のアドレスラッチ56A 及び第1メモリバンク
用のアドレスラッチ54A に先出しアドレス60の値”101
”を取り込んで記憶するものとする。
ロック信号15の立ち上がり時点においてカウント信号62
及び PAA信号64A はLレベルからHレベルになり、遇数
アドレス用のアドレスラッチ56A 及び第1メモリバンク
用のアドレスラッチ54A に先出しアドレス60の値”101
”を取り込んで記憶するものとする。
【0228】まず、周期1のクロック信号15の立ち上が
り時点において、アドレスバス10へマイクロプロセッサ
コア5からアドレス”1001”が出力される。従って、ア
ドレスバス10の最下位ビット10A はHレベルになり、ア
ドレスバス10の最下位ビット10A 以外のアドレスバス10
B は”100 ”になる。
り時点において、アドレスバス10へマイクロプロセッサ
コア5からアドレス”1001”が出力される。従って、ア
ドレスバス10の最下位ビット10A はHレベルになり、ア
ドレスバス10の最下位ビット10A 以外のアドレスバス10
B は”100 ”になる。
【0229】バンクセレクタ3はアドレスバス10の最下
位ビット10A がHレベルになったので、第2メモリバン
ク2Bの出力バス22B 上のデータをデータバス11へ出力す
る。しかし、第2メモリバンク2Bの出力バス22B にはま
だ有効なデータは出力されておらず、データバス11へは
有効なデータは出力されない。また、アドレスラッチセ
レクタ57はアドレスバス10の最下位ビット10A がHレベ
ルになったので、奇数アドレス用のアドレスラッチ56B
の内容”100 ”を奇数アドレス用のアドレスラッチ56B
の出力バス65B を介して出力バス66へ出力する。
位ビット10A がHレベルになったので、第2メモリバン
ク2Bの出力バス22B 上のデータをデータバス11へ出力す
る。しかし、第2メモリバンク2Bの出力バス22B にはま
だ有効なデータは出力されておらず、データバス11へは
有効なデータは出力されない。また、アドレスラッチセ
レクタ57はアドレスバス10の最下位ビット10A がHレベ
ルになったので、奇数アドレス用のアドレスラッチ56B
の内容”100 ”を奇数アドレス用のアドレスラッチ56B
の出力バス65B を介して出力バス66へ出力する。
【0230】周期1のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。アドレス比較器58は、AS信号12が
Lレベルになったことにより、アドレスバス10の最下位
ビット10A 以外のアドレスバス10B の値”100 ”とアド
レスラッチセレクタ57の出力バス66上の値”100 ”とを
比較する。この場合、両者が一致するため、アドレス比
較器58は HIT信号61をLレベルにする。
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。アドレス比較器58は、AS信号12が
Lレベルになったことにより、アドレスバス10の最下位
ビット10A 以外のアドレスバス10B の値”100 ”とアド
レスラッチセレクタ57の出力バス66上の値”100 ”とを
比較する。この場合、両者が一致するため、アドレス比
較器58は HIT信号61をLレベルにする。
【0231】周期1のクロック信号15がLレベルの間に
第2メモリバンク2Bから有効なデータ(この場合は命令
11)が第2メモリバンク2Bの出力バス22B へ出力され、
バンクセレクタ3により、データバス11へ有効なデータ
(この場合は命令11)が出力される。第2メモリバンク
2Bから有効なデータ(この場合は命令11)が第2メモリ
バンク2Bの出力バス22B へ出力される時点は、周期1以
前の動作により奇数アドレス用のアドレスラッチ56B 及
び第2メモリバンク用のアドレスラッチ54B が値”100
”を取り込んで記憶した時点から 120ナノ秒後にあた
る。
第2メモリバンク2Bから有効なデータ(この場合は命令
11)が第2メモリバンク2Bの出力バス22B へ出力され、
バンクセレクタ3により、データバス11へ有効なデータ
(この場合は命令11)が出力される。第2メモリバンク
2Bから有効なデータ(この場合は命令11)が第2メモリ
バンク2Bの出力バス22B へ出力される時点は、周期1以
前の動作により奇数アドレス用のアドレスラッチ56B 及
び第2メモリバンク用のアドレスラッチ54B が値”100
”を取り込んで記憶した時点から 120ナノ秒後にあた
る。
【0232】周期2のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路53に示
す。また周期2のクロック信号15の立ち上がりは、アド
レスバス10の最下位ビット10A がHレベルでかつAS信号
12がLレベルでかつ HIT信号61がLレベルであるという
前述の条件が成立している場合のクロック信号15の立ち
上がりであるため、制御回路59は PAB信号64B をLレベ
ルにする。
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路53に示
す。また周期2のクロック信号15の立ち上がりは、アド
レスバス10の最下位ビット10A がHレベルでかつAS信号
12がLレベルでかつ HIT信号61がLレベルであるという
前述の条件が成立している場合のクロック信号15の立ち
上がりであるため、制御回路59は PAB信号64B をLレベ
ルにする。
【0233】周期2のクロック信号15の立ち下がり時点
において、マイクロプロセッサコア5はAS信号12をHレ
ベルに戻し、アドレス比較器58は HIT信号61をHレベル
に戻す。応答回路53は、周期2のクロック信号15の立ち
上がりが、AS信号12がLレベルでかつ HIT信号61がLレ
ベルであるという前述の条件が成立している場合のクロ
ック信号15の立ち上がりであるため、DC信号14をLレベ
ルにしてデータバス11へ有効なデータ(この場合は命令
11)が出力されていることを示す。マイクロプロセッサ
コア5はDC信号14がLレベルになったことを検出すると
データバス11上のデータ(この場合は命令11)を読み込
み、次のクロック信号15の立ち上がり時点(周期3のク
ロック信号15の立ち上がり時点)においてDS信号13をH
レベルに戻してデータの読み込みを完了したことを応答
回路53に示す。
において、マイクロプロセッサコア5はAS信号12をHレ
ベルに戻し、アドレス比較器58は HIT信号61をHレベル
に戻す。応答回路53は、周期2のクロック信号15の立ち
上がりが、AS信号12がLレベルでかつ HIT信号61がLレ
ベルであるという前述の条件が成立している場合のクロ
ック信号15の立ち上がりであるため、DC信号14をLレベ
ルにしてデータバス11へ有効なデータ(この場合は命令
11)が出力されていることを示す。マイクロプロセッサ
コア5はDC信号14がLレベルになったことを検出すると
データバス11上のデータ(この場合は命令11)を読み込
み、次のクロック信号15の立ち上がり時点(周期3のク
ロック信号15の立ち上がり時点)においてDS信号13をH
レベルに戻してデータの読み込みを完了したことを応答
回路53に示す。
【0234】DS信号13の立ち上がり時点において、応答
回路53はDC信号14をHレベルに戻す。制御回路59は、DC
信号14の立ち上がり時点において PAB信号64B をHレベ
ルに戻す。奇数アドレス用のアドレスラッチ56B 及び第
2メモリバンク用のアドレスラッチ54B は、 PAB信号64
B がLレベルからHレベルになったため、先出しアドレ
スバス60の値”101 ”を取り込んで記憶する。
回路53はDC信号14をHレベルに戻す。制御回路59は、DC
信号14の立ち上がり時点において PAB信号64B をHレベ
ルに戻す。奇数アドレス用のアドレスラッチ56B 及び第
2メモリバンク用のアドレスラッチ54B は、 PAB信号64
B がLレベルからHレベルになったため、先出しアドレ
スバス60の値”101 ”を取り込んで記憶する。
【0235】以上の周期1から2までの2周期において
アドレス”1001”の命令11の読み込みが完了する。次に
周期3からアドレス”1010”の命令12の読み込みを行
う。
アドレス”1001”の命令11の読み込みが完了する。次に
周期3からアドレス”1010”の命令12の読み込みを行
う。
【0236】周期3のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5からアドレス”101
0”がアドレスバス10へ出力される。従って、アドレス
バス10の最下位ビット10A はLレベルになり、アドレス
バス10の最下位ビット10A 以外のアドレスバス10B は”
101 ”になる。
においてマイクロプロセッサコア5からアドレス”101
0”がアドレスバス10へ出力される。従って、アドレス
バス10の最下位ビット10A はLレベルになり、アドレス
バス10の最下位ビット10A 以外のアドレスバス10B は”
101 ”になる。
【0237】バンクセレクタ3はアドレスバス10の最下
位ビット10A がLレベルになったので、第1メモリバン
ク2Aの出力バス22A 上のデータをデータバス11へ出力す
る。しかし、第1メモリバンク用のアドレスラッチ54A
が値”101 ”を取り込んで記憶した時点からまだ 120ナ
ノ秒たっていないため第1メモリバンク2Aの出力バス22
A へはまだ有効なデータは出力されておらず、データバ
ス11へは有効なデータは出力されない。
位ビット10A がLレベルになったので、第1メモリバン
ク2Aの出力バス22A 上のデータをデータバス11へ出力す
る。しかし、第1メモリバンク用のアドレスラッチ54A
が値”101 ”を取り込んで記憶した時点からまだ 120ナ
ノ秒たっていないため第1メモリバンク2Aの出力バス22
A へはまだ有効なデータは出力されておらず、データバ
ス11へは有効なデータは出力されない。
【0238】アドレスラッチセレクタ57はアドレスバス
10の最下位ビット10A がLレベルになったので、偶数ア
ドレス用のアドレスラッチ56A の内容”101 ”を偶数ア
ドレス用のアドレスラッチ56A の出力バス65A を介して
出力バス66へ出力する。
10の最下位ビット10A がLレベルになったので、偶数ア
ドレス用のアドレスラッチ56A の内容”101 ”を偶数ア
ドレス用のアドレスラッチ56A の出力バス65A を介して
出力バス66へ出力する。
【0239】周期3のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。AS信号12がLレベルになったため
アドレス比較器58はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”101 ”とアドレスラッチ
セレクタ57の出力バス66上の値”101 ”とを比較する。
この場合、両者が一致するため、アドレス比較器58は H
IT信号61をLレベルにする。
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。AS信号12がLレベルになったため
アドレス比較器58はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”101 ”とアドレスラッチ
セレクタ57の出力バス66上の値”101 ”とを比較する。
この場合、両者が一致するため、アドレス比較器58は H
IT信号61をLレベルにする。
【0240】周期3のクロック信号15がLレベルの間に
第1メモリバンク2Aから有効なデータ(この場合は命令
12)が第1メモリバンク2Aの出力バス22A へ出力され、
バンクセレクタ3により、データバス11へ有効なデータ
(この場合は命令12)が出力される。第1メモリバンク
2Aから有効なデータ(この場合は命令12)が第1メモリ
バンク2Aの出力バス22A へ出力される時点は、周期1の
クロック信号15の立ち上がり時点において、偶数アドレ
ス用のアドレスラッチ56A 及び第1メモリバンク用のア
ドレスラッチ54A が値”101 ”を取り込んで記憶した時
点から 120ナノ秒後にあたる。
第1メモリバンク2Aから有効なデータ(この場合は命令
12)が第1メモリバンク2Aの出力バス22A へ出力され、
バンクセレクタ3により、データバス11へ有効なデータ
(この場合は命令12)が出力される。第1メモリバンク
2Aから有効なデータ(この場合は命令12)が第1メモリ
バンク2Aの出力バス22A へ出力される時点は、周期1の
クロック信号15の立ち上がり時点において、偶数アドレ
ス用のアドレスラッチ56A 及び第1メモリバンク用のア
ドレスラッチ54A が値”101 ”を取り込んで記憶した時
点から 120ナノ秒後にあたる。
【0241】周期4のクロック信号15の立ち上がり時点
において、マイクロプロセッサコア5はDS信号13をLレ
ベルにしてデータ読み込み中であることを応答回路53に
示す。また、周期4のクロック信号15の立ち上がりは、
アドレスバス10の最下位ビット10A がLレベルでかつAS
信号12がLレベルでかつ HIT信号61がLレベルであると
いう条件が成立している場合のクロック信号15の立ち上
がりであるため、制御回路59はカウント信号62及び PAA
信号64A をLレベルにする。カウント信号62がHレベル
からLレベルになったため、アドレスカウンタ55は記憶
内容”101 ”に”1”を加算して”110 ”にする。従っ
て、先出しアドレスバス60の値は”110”になる。周期
4のクロック信号15の立ち下がり時点において、マイク
ロプロセッサコア5はAS信号12をHレベルに戻し、アド
レス比較器58は HIT信号61をHレベルに戻す。
において、マイクロプロセッサコア5はDS信号13をLレ
ベルにしてデータ読み込み中であることを応答回路53に
示す。また、周期4のクロック信号15の立ち上がりは、
アドレスバス10の最下位ビット10A がLレベルでかつAS
信号12がLレベルでかつ HIT信号61がLレベルであると
いう条件が成立している場合のクロック信号15の立ち上
がりであるため、制御回路59はカウント信号62及び PAA
信号64A をLレベルにする。カウント信号62がHレベル
からLレベルになったため、アドレスカウンタ55は記憶
内容”101 ”に”1”を加算して”110 ”にする。従っ
て、先出しアドレスバス60の値は”110”になる。周期
4のクロック信号15の立ち下がり時点において、マイク
ロプロセッサコア5はAS信号12をHレベルに戻し、アド
レス比較器58は HIT信号61をHレベルに戻す。
【0242】応答回路53は、周期4のクロック信号15の
立ち上がりが、AS信号12がLレベルでかつ HIT信号61が
Lレベルであるという前述の条件が成立している場合の
クロック信号15の立ち上がりであるため、DC信号14をL
レベルにしてデータバス11へ有効なデータ(この場合は
命令12)が出力されていることをマイクロプロセッサコ
ア5に示す。マイクロプロセッサコア5はDC信号14がL
レベルになったことを検出するとデータバス11上のデー
タ(この場合は命令12)を読み込み、次のクロック信号
15の立ち上がり時点(周期5のクロック信号15の立ち上
がり時点)においてDS信号13をHレベルに戻してデータ
の読み込みを完了したことを応答回路53に示す。
立ち上がりが、AS信号12がLレベルでかつ HIT信号61が
Lレベルであるという前述の条件が成立している場合の
クロック信号15の立ち上がりであるため、DC信号14をL
レベルにしてデータバス11へ有効なデータ(この場合は
命令12)が出力されていることをマイクロプロセッサコ
ア5に示す。マイクロプロセッサコア5はDC信号14がL
レベルになったことを検出するとデータバス11上のデー
タ(この場合は命令12)を読み込み、次のクロック信号
15の立ち上がり時点(周期5のクロック信号15の立ち上
がり時点)においてDS信号13をHレベルに戻してデータ
の読み込みを完了したことを応答回路53に示す。
【0243】DS信号13の立ち上がり時点において、応答
回路53はDC信号14をHレベルに戻す。また、制御回路59
は、DC信号14の立ち上がり時点においてカウント信号62
及びPAA信号64A をHレベルに戻す。偶数アドレス用の
アドレスラッチ56A 及び第1メモリバンク用のアドレス
ラッチ54A は、 PAA信号64A がLレベルからHレベルに
なったため、先出しアドレスバス60の値”110 ”を取り
込んで記憶する。
回路53はDC信号14をHレベルに戻す。また、制御回路59
は、DC信号14の立ち上がり時点においてカウント信号62
及びPAA信号64A をHレベルに戻す。偶数アドレス用の
アドレスラッチ56A 及び第1メモリバンク用のアドレス
ラッチ54A は、 PAA信号64A がLレベルからHレベルに
なったため、先出しアドレスバス60の値”110 ”を取り
込んで記憶する。
【0244】以上の周期3から4までの2周期において
アドレス”1010”の命令12の読み込みが完了する。以
下、マイクロプロセッサコア5は、周期5から6までの
2周期においてアドレス”1011”を出力して周期1から
2までの2周期と同様の動作によりアドレス”1011”の
命令13を、周期7から8までの2周期においてアドレ
ス”1100”を出力して周期3から4までの2周期と同様
の動作によりアドレス”1100”の命令14をそれぞれ読み
込む。
アドレス”1010”の命令12の読み込みが完了する。以
下、マイクロプロセッサコア5は、周期5から6までの
2周期においてアドレス”1011”を出力して周期1から
2までの2周期と同様の動作によりアドレス”1011”の
命令13を、周期7から8までの2周期においてアドレ
ス”1100”を出力して周期3から4までの2周期と同様
の動作によりアドレス”1100”の命令14をそれぞれ読み
込む。
【0245】次に、図13のタイミングチャートを参照し
て、第1メモリバンク2A及び第2メモリバンク2Bのアク
セスタイムが 120ナノ秒であり、クロック信号15の周波
数が20MHz である場合にマイクロプロセッサ52がメモリ
2からシーケンシャルでない命令を読み出す動作、具体
的にはアドレス”1011”の命令13, アドレス”100000”
の命令20を順に読み込む動作を説明する。
て、第1メモリバンク2A及び第2メモリバンク2Bのアク
セスタイムが 120ナノ秒であり、クロック信号15の周波
数が20MHz である場合にマイクロプロセッサ52がメモリ
2からシーケンシャルでない命令を読み出す動作、具体
的にはアドレス”1011”の命令13, アドレス”100000”
の命令20を順に読み込む動作を説明する。
【0246】ただし、上述のアドレスはマイクロプロセ
ッサコア5から見たアドレスである。周期1から2まで
の2周期において、図12の周期5から6までの2周期と
同様の動作によりマイクロプロセッサ52はアドレス”10
11”の命令13を読み込む。
ッサコア5から見たアドレスである。周期1から2まで
の2周期において、図12の周期5から6までの2周期と
同様の動作によりマイクロプロセッサ52はアドレス”10
11”の命令13を読み込む。
【0247】周期3のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5からアドレス”1000
00”がアドレスバス10へ出力される。従って、アドレス
バス10の最下位ビット10A はLレベルになり、アドレス
バス10の最下位ビット10A 以外のアドレスバス10B は”
10000 ”になる。
においてマイクロプロセッサコア5からアドレス”1000
00”がアドレスバス10へ出力される。従って、アドレス
バス10の最下位ビット10A はLレベルになり、アドレス
バス10の最下位ビット10A 以外のアドレスバス10B は”
10000 ”になる。
【0248】バンクセレクタ3はアドレスバス10の最下
位ビット10A がLレベルになったので、第1メモリバン
ク2Aの出力バス22A 上のデータをデータバス11へ出力す
る。しかし、第1メモリバンク2Aの出力バス22A にはま
だ有効なデータは出力されておらず、データバス11へは
有効なデータは出力されない。アドレスラッチセレクタ
57はアドレスバス10の最下位ビット10A がLレベルにな
ったので、偶数アドレス用のアドレスラッチ56A の内
容”110 ”を偶数アドレス用のアドレスラッチ56A の出
力バス65A を介して出力バス66へ出力する。
位ビット10A がLレベルになったので、第1メモリバン
ク2Aの出力バス22A 上のデータをデータバス11へ出力す
る。しかし、第1メモリバンク2Aの出力バス22A にはま
だ有効なデータは出力されておらず、データバス11へは
有効なデータは出力されない。アドレスラッチセレクタ
57はアドレスバス10の最下位ビット10A がLレベルにな
ったので、偶数アドレス用のアドレスラッチ56A の内
容”110 ”を偶数アドレス用のアドレスラッチ56A の出
力バス65A を介して出力バス66へ出力する。
【0249】周期3のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。AS信号12がLレベルになったため
アドレス比較器58はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”とアドレスラッ
チセレクタ57の出力バス66上の値”110 ”とを比較す
る。この場合、両者が不一致であるため、アドレス比較
器58は HIT信号61をHレベルのままにして変化させな
い。
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。AS信号12がLレベルになったため
アドレス比較器58はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”とアドレスラッ
チセレクタ57の出力バス66上の値”110 ”とを比較す
る。この場合、両者が不一致であるため、アドレス比較
器58は HIT信号61をHレベルのままにして変化させな
い。
【0250】周期3のクロック信号15がLレベルの間に
第1メモリバンク2Aからデータ(この場合は命令14)が
第1メモリバンク2Aの出力バス22A へ出力され、バンク
セレクタ3により、データバス11へデータ(この場合は
命令14)が出力される。第1メモリバンク2Aからデータ
(この場合は命令14)が第1メモリバンク2Aの出力バス
22A へ出力される時点は、周期1以前の動作により偶数
アドレス用のアドレスラッチ56A 及び第1メモリバンク
用のアドレスラッチ54A が値”110 ”を取り込んで記憶
した時点(周期1のクロック信号15の立ち上がり時点)
から 120ナノ秒後にあたる。しかし、上述のデータ(こ
の場合は命令14)は、周期3からマイクロプロセッサ52
が読み込もうとしている命令20ではなく無効データであ
る。
第1メモリバンク2Aからデータ(この場合は命令14)が
第1メモリバンク2Aの出力バス22A へ出力され、バンク
セレクタ3により、データバス11へデータ(この場合は
命令14)が出力される。第1メモリバンク2Aからデータ
(この場合は命令14)が第1メモリバンク2Aの出力バス
22A へ出力される時点は、周期1以前の動作により偶数
アドレス用のアドレスラッチ56A 及び第1メモリバンク
用のアドレスラッチ54A が値”110 ”を取り込んで記憶
した時点(周期1のクロック信号15の立ち上がり時点)
から 120ナノ秒後にあたる。しかし、上述のデータ(こ
の場合は命令14)は、周期3からマイクロプロセッサ52
が読み込もうとしている命令20ではなく無効データであ
る。
【0251】周期4のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路53に示
す。マイクロプロセッサコア5はAS信号12を周期4のク
ロック信号15の立ち下がり時点においてHレベルに戻
す。周期4のクロック信号15の立ち上がりは、AS信号12
がLレベルでかつ HIT信号61がHレベルであるという前
述の条件が成立している場合のクロック信号15の立ち上
がりであるため、制御回路59はロード信号63をLレベル
にし、周期5のクロック信号15の立ち上がり時点におい
てロード信号63をHレベルに戻す。
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路53に示
す。マイクロプロセッサコア5はAS信号12を周期4のク
ロック信号15の立ち下がり時点においてHレベルに戻
す。周期4のクロック信号15の立ち上がりは、AS信号12
がLレベルでかつ HIT信号61がHレベルであるという前
述の条件が成立している場合のクロック信号15の立ち上
がりであるため、制御回路59はロード信号63をLレベル
にし、周期5のクロック信号15の立ち上がり時点におい
てロード信号63をHレベルに戻す。
【0252】また、周期4のクロック信号15の立ち上が
りは、アドレスバス10の最下位ビット10A がLレベルで
かつAS信号12がLレベルでかつ HIT信号61がHレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がりであるため、制御回路59は PAA信号64A をL
レベルにし、周期5のクロック信号15の立ち上がり時点
において PAA信号64A をHレベルに戻し、周期6のクロ
ック信号15の立ち上がり時点において PAA信号64A をL
レベルにする。
りは、アドレスバス10の最下位ビット10A がLレベルで
かつAS信号12がLレベルでかつ HIT信号61がHレベルで
あるという条件が成立している場合のクロック信号15の
立ち上がりであるため、制御回路59は PAA信号64A をL
レベルにし、周期5のクロック信号15の立ち上がり時点
において PAA信号64A をHレベルに戻し、周期6のクロ
ック信号15の立ち上がり時点において PAA信号64A をL
レベルにする。
【0253】また、周期6のクロック信号15の立ち上が
りは、AS信号12がLレベルでかつ HIT信号61がHレベル
であるという前述の条件が成立している場合のクロック
信号15の立ち上がり時点からこの立ち上がりをも含めて
数えて3つ目の立ち上がりであるため、制御回路59はカ
ウント信号62をLレベルにする。周期4のクロック信号
15の立ち上がり時点においてロード信号63がHレベルか
らLレベルになるため、アドレスカウンタ55はアドレス
バス10の最下位ビット10A 以外のアドレスバス10B の
値”10000 ”を取り込んで記憶する。従って、先出しア
ドレスバス60の値は”10000 ”になる。
りは、AS信号12がLレベルでかつ HIT信号61がHレベル
であるという前述の条件が成立している場合のクロック
信号15の立ち上がり時点からこの立ち上がりをも含めて
数えて3つ目の立ち上がりであるため、制御回路59はカ
ウント信号62をLレベルにする。周期4のクロック信号
15の立ち上がり時点においてロード信号63がHレベルか
らLレベルになるため、アドレスカウンタ55はアドレス
バス10の最下位ビット10A 以外のアドレスバス10B の
値”10000 ”を取り込んで記憶する。従って、先出しア
ドレスバス60の値は”10000 ”になる。
【0254】周期5のクロック信号15の立ち上がり時点
において PAA信号64A がLレベルからHレベルになるた
め、偶数アドレス用のアドレスラッチ56A 及び第1メモ
リバンク用のアドレスラッチ54A は先出しアドレスバス
60の値”10000 ”を取り込んで記憶する。
において PAA信号64A がLレベルからHレベルになるた
め、偶数アドレス用のアドレスラッチ56A 及び第1メモ
リバンク用のアドレスラッチ54A は先出しアドレスバス
60の値”10000 ”を取り込んで記憶する。
【0255】周期6のクロック信号15の立ち上がり時点
においてカウント信号62がHレベルからLレベルになる
ためアドレスカウンタ55は記憶内容”10000 ”に”1”
を加算して”10001 ”にする。従って、先出しアドレス
バス60の値は”10001 ”になる。
においてカウント信号62がHレベルからLレベルになる
ためアドレスカウンタ55は記憶内容”10000 ”に”1”
を加算して”10001 ”にする。従って、先出しアドレス
バス60の値は”10001 ”になる。
【0256】周期7のクロック信号15がLレベルの間に
第1メモリバンク2Aから有効なデータ(この場合は命令
20)が第1メモリバンク2Aの出力バス22A へ出力され、
バンクセレクタ3により、データバス11へ有効なデータ
(この場合は命令20)が出力される。第1メモリバンク
2Aから有効なデータ(この場合は命令20)が第1メモリ
バンク2Aの出力バス22A へ出力される時点は、周期5の
クロック信号15の立ち上がり時点において、偶数アドレ
ス用のアドレスラッチ56A 及び第1メモリバンク用のア
ドレスラッチ54A が値”10000 ”を取り込んで記憶した
時点から 120ナノ秒後にあたる。
第1メモリバンク2Aから有効なデータ(この場合は命令
20)が第1メモリバンク2Aの出力バス22A へ出力され、
バンクセレクタ3により、データバス11へ有効なデータ
(この場合は命令20)が出力される。第1メモリバンク
2Aから有効なデータ(この場合は命令20)が第1メモリ
バンク2Aの出力バス22A へ出力される時点は、周期5の
クロック信号15の立ち上がり時点において、偶数アドレ
ス用のアドレスラッチ56A 及び第1メモリバンク用のア
ドレスラッチ54A が値”10000 ”を取り込んで記憶した
時点から 120ナノ秒後にあたる。
【0257】周期8のクロック信号15の立ち上がりは、
AS信号12がLレベルでかつ HIT信号61がHレベルである
という条件が成立している場合のクロック信号15の立ち
上がり時点からこの立ち上がりをも含めて数えて5つ目
の立ち上がりであるため、応答回路53はDC信号14をLレ
ベルにしてデータバス11へ有効なデータ(この場合は命
令20)が出力されていることを示す。マイクロプロセッ
サコア5はDC信号14がLレベルになったことを検出する
とデータバス11上のデータ(この場合は命令20)を読み
込み、次のクロック信号15の立ち上がり時点(周期9の
クロック信号15の立ち上がり時点)においてDS信号13を
Hレベルに戻してデータの読み込みを完了したことを示
す。
AS信号12がLレベルでかつ HIT信号61がHレベルである
という条件が成立している場合のクロック信号15の立ち
上がり時点からこの立ち上がりをも含めて数えて5つ目
の立ち上がりであるため、応答回路53はDC信号14をLレ
ベルにしてデータバス11へ有効なデータ(この場合は命
令20)が出力されていることを示す。マイクロプロセッ
サコア5はDC信号14がLレベルになったことを検出する
とデータバス11上のデータ(この場合は命令20)を読み
込み、次のクロック信号15の立ち上がり時点(周期9の
クロック信号15の立ち上がり時点)においてDS信号13を
Hレベルに戻してデータの読み込みを完了したことを示
す。
【0258】DS信号13の立ち上がり時点において、応答
回路53はDC信号14をHレベルに戻す。制御回路59は、DC
信号14の立ち上がり時点においてカウント信号62及び P
AA信号64A をHレベルに戻す。偶数アドレス用のアドレ
スラッチ56A 及び第1メモリバンク用のアドレスラッチ
54A は、 PAA信号64A がLレベルからHレベルになった
ため、先出しアドレスバス60の値”10001 ”を取り込ん
で記憶する。
回路53はDC信号14をHレベルに戻す。制御回路59は、DC
信号14の立ち上がり時点においてカウント信号62及び P
AA信号64A をHレベルに戻す。偶数アドレス用のアドレ
スラッチ56A 及び第1メモリバンク用のアドレスラッチ
54A は、 PAA信号64A がLレベルからHレベルになった
ため、先出しアドレスバス60の値”10001 ”を取り込ん
で記憶する。
【0259】以上の周期3から8までの6周期において
アドレス”100000”の命令20の読み込みが完了する。
アドレス”100000”の命令20の読み込みが完了する。
【0260】次に、図14のタイミングチャートを参照し
て、第1メモリバンク2A及び第2メモリバンク2Bのアク
セスタイムが 120ナノ秒、クロック信号15の周波数が20
MHzである場合にマイクロプロセッサ52がメモリ2から
シーケンシャルでない命令を読み込む動作、具体的には
アドレス”1011”の命令13, アドレス”100001”の命令
12を順に読み込む動作を説明する。
て、第1メモリバンク2A及び第2メモリバンク2Bのアク
セスタイムが 120ナノ秒、クロック信号15の周波数が20
MHzである場合にマイクロプロセッサ52がメモリ2から
シーケンシャルでない命令を読み込む動作、具体的には
アドレス”1011”の命令13, アドレス”100001”の命令
12を順に読み込む動作を説明する。
【0261】ただし、上述のアドレスはマイクロプロセ
ッサコア5から見たアドレスである。周期1から2まで
の2周期において、図12の周期5から6までの2周期と
同様の動作によりマイクロプロセッサ52はアドレス”10
11”の命令13を読み込む。
ッサコア5から見たアドレスである。周期1から2まで
の2周期において、図12の周期5から6までの2周期と
同様の動作によりマイクロプロセッサ52はアドレス”10
11”の命令13を読み込む。
【0262】周期3のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5からアドレス”1000
01”がアドレスバス10へ出力される。従って、アドレス
バス10の最下位ビット10A はHレベルになり、アドレス
バス10の最下位ビット10A 以外のアドレスバス10B は”
10000 ”になる。
においてマイクロプロセッサコア5からアドレス”1000
01”がアドレスバス10へ出力される。従って、アドレス
バス10の最下位ビット10A はHレベルになり、アドレス
バス10の最下位ビット10A 以外のアドレスバス10B は”
10000 ”になる。
【0263】バンクセレクタ3はアドレスバス10の最下
位ビット10A がHレベルになったので、第2メモリバン
ク2Bの出力バス22B 上のデータをデータバス11へ出力す
る。しかし、第2メモリバンク2Bの出力バス22B へはま
だ有効なデータは出力されておらず、データバス11へは
有効なデータは出力されない。アドレスラッチセレクタ
57はアドレスバス10の最下位ビット10A がHレベルにな
ったので、奇数アドレス用のアドレスラッチ56B の内
容”110 ”を奇数アドレス用のアドレスラッチ56B の出
力バス65B を介して出力バス66へ出力する。
位ビット10A がHレベルになったので、第2メモリバン
ク2Bの出力バス22B 上のデータをデータバス11へ出力す
る。しかし、第2メモリバンク2Bの出力バス22B へはま
だ有効なデータは出力されておらず、データバス11へは
有効なデータは出力されない。アドレスラッチセレクタ
57はアドレスバス10の最下位ビット10A がHレベルにな
ったので、奇数アドレス用のアドレスラッチ56B の内
容”110 ”を奇数アドレス用のアドレスラッチ56B の出
力バス65B を介して出力バス66へ出力する。
【0264】周期3のクロック信号15の立ち下がり時点
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。AS信号12がLレベルになったため
アドレス比較器58はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”とアドレスラッ
チセレクタ57の出力バス66上の値”110 ”とを比較す
る。この場合、両者が不一致であるため、アドレス比較
器58は HIT信号61をHレベルのままにして変化させな
い。
においてマイクロプロセッサコア5はAS信号12をLレベ
ルにして有効なアドレスを出力したことを制御回路59及
び応答回路53に示す。AS信号12がLレベルになったため
アドレス比較器58はアドレスバス10の最下位ビット10A
以外のアドレスバス10B の値”10000 ”とアドレスラッ
チセレクタ57の出力バス66上の値”110 ”とを比較す
る。この場合、両者が不一致であるため、アドレス比較
器58は HIT信号61をHレベルのままにして変化させな
い。
【0265】周期4のクロック信号15の立ち上がり時点
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路53に示
す。マイクロプロセッサコア5はAS信号12を周期4のク
ロック信号15の立ち下がり時点においてHレベルに戻
す。
においてマイクロプロセッサコア5はDS信号13をLレベ
ルにしてデータ読み込み中であることを応答回路53に示
す。マイクロプロセッサコア5はAS信号12を周期4のク
ロック信号15の立ち下がり時点においてHレベルに戻
す。
【0266】周期4のクロック信号15の立ち上がりは、
AS信号12がLレベルでかつ HIT信号61がHレベルである
という前述の条件が成立している場合のクロック信号15
の立ち上がりであるため、制御回路59はロード信号63を
Lレベルにし、周期5のクロック信号15の立ち上がり時
点においてロード信号63をHレベルに戻す。また、周期
4のクロック信号15の立ち上がりは、アドレスバス10の
最下位ビット10A がHレベルでかつAS信号12がLレベル
でかつ HIT信号61がHレベルであるという前述の条件が
成立している場合のクロック信号15の立ち上がりである
ため、制御回路59は PAB信号64B をLレベルにし、周期
5のクロック信号15の立ち上がり時点において PAB信号
64B をHレベルに戻し、周期6のクロック信号15の立ち
上がり時点において PAB信号64B をLレベルにする。ま
た、周期6のクロック信号15の立ち上がりは、AS信号12
がLレベルでかつ HIT信号61がHレベルであるという前
述の条件が成立している場合のクロック信号15の立ち上
がり時点からこの立ち上がりをも含めて数えて3つ目の
立ち上がりであるため、制御信号59はカウント信号62を
Lレベルにする。
AS信号12がLレベルでかつ HIT信号61がHレベルである
という前述の条件が成立している場合のクロック信号15
の立ち上がりであるため、制御回路59はロード信号63を
Lレベルにし、周期5のクロック信号15の立ち上がり時
点においてロード信号63をHレベルに戻す。また、周期
4のクロック信号15の立ち上がりは、アドレスバス10の
最下位ビット10A がHレベルでかつAS信号12がLレベル
でかつ HIT信号61がHレベルであるという前述の条件が
成立している場合のクロック信号15の立ち上がりである
ため、制御回路59は PAB信号64B をLレベルにし、周期
5のクロック信号15の立ち上がり時点において PAB信号
64B をHレベルに戻し、周期6のクロック信号15の立ち
上がり時点において PAB信号64B をLレベルにする。ま
た、周期6のクロック信号15の立ち上がりは、AS信号12
がLレベルでかつ HIT信号61がHレベルであるという前
述の条件が成立している場合のクロック信号15の立ち上
がり時点からこの立ち上がりをも含めて数えて3つ目の
立ち上がりであるため、制御信号59はカウント信号62を
Lレベルにする。
【0267】周期4のクロック信号15の立ち上がり時点
においてロード信号63がHレベルからLレベルになるた
め、アドレスカウンタ55はアドレスバス10の最下位ビッ
ト10A 以外のアドレスバス10B の値”10000 ”を取り込
んで記憶する。従って、先出しアドレスバス60の値は”
10000 ”になる。
においてロード信号63がHレベルからLレベルになるた
め、アドレスカウンタ55はアドレスバス10の最下位ビッ
ト10A 以外のアドレスバス10B の値”10000 ”を取り込
んで記憶する。従って、先出しアドレスバス60の値は”
10000 ”になる。
【0268】周期5のクロック信号15の立ち上がり時点
において PAB信号64B がLレベルからHレベルになるた
め、奇数アドレス用のアドレスラッチ56B 及び第2メモ
リバンク用のアドレスラッチ54B は先出しアドレスバス
60の値”10000 ”を取り込んで記憶する。
において PAB信号64B がLレベルからHレベルになるた
め、奇数アドレス用のアドレスラッチ56B 及び第2メモ
リバンク用のアドレスラッチ54B は先出しアドレスバス
60の値”10000 ”を取り込んで記憶する。
【0269】周期6のクロック信号15の立ち上がり時点
において、カウント信号62がHレベルからLレベルにな
るためアドレスカウンタ55は記憶内容”10000 ”に”
1”を加算してして”10001 ”にする。従って、先出し
アドレスバス60の値は”10001”になる。第2メモリバ
ンク用のアドレスラッチ54B の値が”110 ”になった時
点から 120ナノ秒後(周期5のクロック信号15がLレベ
ルの間)において、第2メモリバンク用のアドレスラッ
チ54B の値が”10000 ”に変化しているため第2メモリ
バンク2Bから出力バス22A へデータ(この場合は命令1
5)は出力されず、データバス11へもデータ(この場合
は命令15)は出力されない。
において、カウント信号62がHレベルからLレベルにな
るためアドレスカウンタ55は記憶内容”10000 ”に”
1”を加算してして”10001 ”にする。従って、先出し
アドレスバス60の値は”10001”になる。第2メモリバ
ンク用のアドレスラッチ54B の値が”110 ”になった時
点から 120ナノ秒後(周期5のクロック信号15がLレベ
ルの間)において、第2メモリバンク用のアドレスラッ
チ54B の値が”10000 ”に変化しているため第2メモリ
バンク2Bから出力バス22A へデータ(この場合は命令1
5)は出力されず、データバス11へもデータ(この場合
は命令15)は出力されない。
【0270】周期7のクロック信号15がLレベルの間に
第2メモリバンク2Bから有効なデータ(この場合は命令
21)が第2メモリバンク2Bの出力バス22B へ出力され、
バンクセレクタ3により、データバス11へ有効なデータ
(この場合は命令21)が出力される。第2メモリバンク
2Bから有効なデータ(この場合は命令21)が第2メモリ
バンク2Bの出力バス22B へ出力される時点は、周期5の
クロック信号15の立ち上がり時点において、奇数アドレ
ス用のアドレスラッチ56B 及び第2メモリバンク用のア
ドレスラッチ54B が値”10000 ”を取り込んで記憶して
から 120ナノ秒後にあたる。
第2メモリバンク2Bから有効なデータ(この場合は命令
21)が第2メモリバンク2Bの出力バス22B へ出力され、
バンクセレクタ3により、データバス11へ有効なデータ
(この場合は命令21)が出力される。第2メモリバンク
2Bから有効なデータ(この場合は命令21)が第2メモリ
バンク2Bの出力バス22B へ出力される時点は、周期5の
クロック信号15の立ち上がり時点において、奇数アドレ
ス用のアドレスラッチ56B 及び第2メモリバンク用のア
ドレスラッチ54B が値”10000 ”を取り込んで記憶して
から 120ナノ秒後にあたる。
【0271】周期8のクロック信号15の立ち上がりは、
AS信号12がLレベルでかつ HIT信号61がHレベルである
という前述の条件が成立している場合のクロック信号15
の立ち上がり時点からこの立ち上がりをも含めて数えて
5つ目の立ち上がりであるため、応答回路53はDC信号14
をLレベルにしてデータバス11へ有効なデータ(この場
合は命令21)が出力されていることをマイクロプロセッ
サコア5に示す。マイクロプロセッサコア5はDC信号14
がLレベルになったことを検出するとデータバス11上の
データ(この場合は命令21)を読み込み、次のクロック
信号15の立ち上がり時点(周期9のクロック信号15の立
ち上がり時点)においてDS信号13をHレベルに戻してデ
ータの読み込みを完了したことを応答回路53に示す。
AS信号12がLレベルでかつ HIT信号61がHレベルである
という前述の条件が成立している場合のクロック信号15
の立ち上がり時点からこの立ち上がりをも含めて数えて
5つ目の立ち上がりであるため、応答回路53はDC信号14
をLレベルにしてデータバス11へ有効なデータ(この場
合は命令21)が出力されていることをマイクロプロセッ
サコア5に示す。マイクロプロセッサコア5はDC信号14
がLレベルになったことを検出するとデータバス11上の
データ(この場合は命令21)を読み込み、次のクロック
信号15の立ち上がり時点(周期9のクロック信号15の立
ち上がり時点)においてDS信号13をHレベルに戻してデ
ータの読み込みを完了したことを応答回路53に示す。
【0272】DS信号13の立ち上がり時点において、応答
回路53はDC信号14をHレベルに戻す。制御回路59は、DC
信号14の立ち上がり時点においてカウント信号62及び P
AB信号64B をHレベルに戻す。奇数アドレス用のアドレ
スラッチ56B 及び第2メモリバンク用のアドレスラッチ
54B は、 PAB信号64B がLレベルからHレベルになった
ため、先出しアドレスバス60の値”10001 ”を取り込ん
で記憶する。
回路53はDC信号14をHレベルに戻す。制御回路59は、DC
信号14の立ち上がり時点においてカウント信号62及び P
AB信号64B をHレベルに戻す。奇数アドレス用のアドレ
スラッチ56B 及び第2メモリバンク用のアドレスラッチ
54B は、 PAB信号64B がLレベルからHレベルになった
ため、先出しアドレスバス60の値”10001 ”を取り込ん
で記憶する。
【0273】以上の周期3から8までの6周期において
アドレス”100001”の命令21の読み込みが完了する。
アドレス”100001”の命令21の読み込みが完了する。
【0274】以上の図12のタイミングチャートに示され
ているように、本発明の第2の発明のマイクロプロセッ
サ52がクロック信号15の周波数20MHz でアクセスタイム
120ナノ秒のメモリ2から命令をシーケンシャルに読み
込む場合、第1メモリバンク2Aからの命令読み込み(ア
ドレスの最下位ビットが”0”である場合)及び第2メ
モリバンク2Bからの命令読み込み(アドレスの最下位ビ
ットが”1”である場合)共に2周期(100ナノ秒)で行
われる。
ているように、本発明の第2の発明のマイクロプロセッ
サ52がクロック信号15の周波数20MHz でアクセスタイム
120ナノ秒のメモリ2から命令をシーケンシャルに読み
込む場合、第1メモリバンク2Aからの命令読み込み(ア
ドレスの最下位ビットが”0”である場合)及び第2メ
モリバンク2Bからの命令読み込み(アドレスの最下位ビ
ットが”1”である場合)共に2周期(100ナノ秒)で行
われる。
【0275】また、図13及び図14に示されているよう
に、本発明の第2の発明のマイクロプロセッサ52がシー
ケンシャルではない命令を読み込む場合、第1メモリバ
ンク2Aからの命令読み込み及び第2メモリバンク2Bから
の命令読み込み共に6周期(300ナノ秒)で行われる。
に、本発明の第2の発明のマイクロプロセッサ52がシー
ケンシャルではない命令を読み込む場合、第1メモリバ
ンク2Aからの命令読み込み及び第2メモリバンク2Bから
の命令読み込み共に6周期(300ナノ秒)で行われる。
【0276】
【発明の効果】以上に詳述したように第1の発明によれ
ば、本発明のマイクロプロセッサは、偶数アドレスが割
り当てられた第1の領域及び奇数アドレスが割り当てら
れた第2の領域とに分割されたメモリをアクセスするた
めに、マイクロプロセッサから出力された実アドレスか
ら最下位ビットを除く値を第2の領域をアクセスしてい
る間にインクリメントして先出しアドレス値を生成する
アドレスカウンタと、アドレスカウンタが保持している
先出しアドレス値を第2の領域のアクセス終了後にラッ
チするアドレスラッチと、先出しアドレス値をメモリへ
出力させると共にそのことを示す先出しアドレス出力信
号を発生する制御回路と、メモリの第1及び第2の領域
がアクセスされた際に実アドレスから最下位ビットを除
いた値とアドレスラッチに保持されている先出しアドレ
ス値とを比較して一致した場合にヒット信号を出力する
アドレス比較器とを備え、ヒット信号が出力されていな
い場合には実アドレスから最下位ビットを除いた値を制
御回路がアドレスラッチ及びアドレスカウンタにラッチ
させるように構成されている。
ば、本発明のマイクロプロセッサは、偶数アドレスが割
り当てられた第1の領域及び奇数アドレスが割り当てら
れた第2の領域とに分割されたメモリをアクセスするた
めに、マイクロプロセッサから出力された実アドレスか
ら最下位ビットを除く値を第2の領域をアクセスしてい
る間にインクリメントして先出しアドレス値を生成する
アドレスカウンタと、アドレスカウンタが保持している
先出しアドレス値を第2の領域のアクセス終了後にラッ
チするアドレスラッチと、先出しアドレス値をメモリへ
出力させると共にそのことを示す先出しアドレス出力信
号を発生する制御回路と、メモリの第1及び第2の領域
がアクセスされた際に実アドレスから最下位ビットを除
いた値とアドレスラッチに保持されている先出しアドレ
ス値とを比較して一致した場合にヒット信号を出力する
アドレス比較器とを備え、ヒット信号が出力されていな
い場合には実アドレスから最下位ビットを除いた値を制
御回路がアドレスラッチ及びアドレスカウンタにラッチ
させるように構成されている。
【0277】このため、本発明の第1の発明のマイクロ
プロセッサがシーケンシャルなメモリアクセスを行う場
合、第1のメモリバンクをアクセスしている間に第2の
メモリバンクに予めアドレス値を与えることができるた
め、第2のメモリバンクのアクセスに要する時間を短縮
することができ、第2のメモリバンクのアクセスから引
き続く第1のメモリバンクのアクセスが連続して行われ
ない場合は第1のメモリバンクにも予めアドレス値を与
えることができるため、第1のメモリバンクのアクセス
に要する時間も短縮することができる。
プロセッサがシーケンシャルなメモリアクセスを行う場
合、第1のメモリバンクをアクセスしている間に第2の
メモリバンクに予めアドレス値を与えることができるた
め、第2のメモリバンクのアクセスに要する時間を短縮
することができ、第2のメモリバンクのアクセスから引
き続く第1のメモリバンクのアクセスが連続して行われ
ない場合は第1のメモリバンクにも予めアドレス値を与
えることができるため、第1のメモリバンクのアクセス
に要する時間も短縮することができる。
【0278】また、メモリアクセスがシーケンシャルに
は行われずに第1及び第2のメモリバンクに予め与えて
いたアドレス値が実アドレスから最下位ビットを除いた
値と異なっていた場合には、実アドレスから最下位ビッ
トを除いた値をアドレスカウンタ及びアドレスラッチに
ラッチした上で第1及び第2のメモリバンクに与えて正
しいアクセスを行うことができる。特に、マイクロプロ
セッサの命令読み込み動作は、分岐命令の実行あるいは
割り込みの発生等により実行命令シーケンスが変化する
場合以外はシーケンシャルに行われるため、命令を格納
するメモリに安価ではあるがアクセスタイムの比較的長
いメモリを使用してもアクセスタイムを短縮することが
可能になり、システム全体の実行速度を向上させること
が可能になる。
は行われずに第1及び第2のメモリバンクに予め与えて
いたアドレス値が実アドレスから最下位ビットを除いた
値と異なっていた場合には、実アドレスから最下位ビッ
トを除いた値をアドレスカウンタ及びアドレスラッチに
ラッチした上で第1及び第2のメモリバンクに与えて正
しいアクセスを行うことができる。特に、マイクロプロ
セッサの命令読み込み動作は、分岐命令の実行あるいは
割り込みの発生等により実行命令シーケンスが変化する
場合以外はシーケンシャルに行われるため、命令を格納
するメモリに安価ではあるがアクセスタイムの比較的長
いメモリを使用してもアクセスタイムを短縮することが
可能になり、システム全体の実行速度を向上させること
が可能になる。
【0279】また、第2の発明によれば、本発明のマイ
クロプロセッサは、偶数アドレスが割り当てられた第1
の領域及び奇数アドレスが割り当てられた第2の領域と
に分割されたメモリをアクセスするために、マイクロプ
ロセッサから出力された実アドレスから最下位ビットを
除く値を第1の領域をアクセスしている間にインクリメ
ントして先出しアドレス値を生成するアドレスカウンタ
と、アドレスカウンタが保持している先出しアドレス値
を第1の領域のアクセス終了後にラッチする第1のアド
レスラッチと、アドレスカウンタが保持している先出し
アドレス値を第2の領域のアクセス終了後にラッチする
第2のアドレスラッチと、前記アドレスカウンタから先
出しアドレス値を出力させると共に第1の領域に対する
先出しアドレス値が出力された場合にはそのことを示す
第1の先出しアドレス出力信号を出力し、第2の領域に
対する先出しアドレス値が出力された場合にはそのこと
を示す第2の先出しアドレス出力信号を出力する制御回
路と、実アドレス値が偶数である場合は第1のアドレス
ラッチが保持している先出しアドレス値を選択し、実ア
ドレス値が奇数である場合は第2のアドレスラッチが保
持している先出しアドレス値を選択するアドレスラッチ
セレクタと、第1及び第2の領域のアクセスに際して実
アドレスから最下位ビットを除いた値とアドレスラッチ
セレクタにより選択された先出しアドレス値とを比較し
て一致した場合にヒット信号を出力するアドレス比較器
とを備え、ヒット信号が出力されていない場合には実ア
ドレスから最下位ビットを除いた値を制御回路がアドレ
スカウンタにラッチさせるように構成されている。
クロプロセッサは、偶数アドレスが割り当てられた第1
の領域及び奇数アドレスが割り当てられた第2の領域と
に分割されたメモリをアクセスするために、マイクロプ
ロセッサから出力された実アドレスから最下位ビットを
除く値を第1の領域をアクセスしている間にインクリメ
ントして先出しアドレス値を生成するアドレスカウンタ
と、アドレスカウンタが保持している先出しアドレス値
を第1の領域のアクセス終了後にラッチする第1のアド
レスラッチと、アドレスカウンタが保持している先出し
アドレス値を第2の領域のアクセス終了後にラッチする
第2のアドレスラッチと、前記アドレスカウンタから先
出しアドレス値を出力させると共に第1の領域に対する
先出しアドレス値が出力された場合にはそのことを示す
第1の先出しアドレス出力信号を出力し、第2の領域に
対する先出しアドレス値が出力された場合にはそのこと
を示す第2の先出しアドレス出力信号を出力する制御回
路と、実アドレス値が偶数である場合は第1のアドレス
ラッチが保持している先出しアドレス値を選択し、実ア
ドレス値が奇数である場合は第2のアドレスラッチが保
持している先出しアドレス値を選択するアドレスラッチ
セレクタと、第1及び第2の領域のアクセスに際して実
アドレスから最下位ビットを除いた値とアドレスラッチ
セレクタにより選択された先出しアドレス値とを比較し
て一致した場合にヒット信号を出力するアドレス比較器
とを備え、ヒット信号が出力されていない場合には実ア
ドレスから最下位ビットを除いた値を制御回路がアドレ
スカウンタにラッチさせるように構成されている。
【0280】このため、第2の発明のマイクロプロセッ
サがシーケンシャルなメモリアクセスを行う場合、第1
のメモリバンクをアクセスしている間に第2のメモリバ
ンクに予めアドレス値を与えることができると共に第2
のメモリバンクをアクセスしている間に第1のメモリバ
ンクに予めアドレス値を与えることができるため、第1
及び第2のメモリバンクのアクセスに要する時間を短縮
できる。
サがシーケンシャルなメモリアクセスを行う場合、第1
のメモリバンクをアクセスしている間に第2のメモリバ
ンクに予めアドレス値を与えることができると共に第2
のメモリバンクをアクセスしている間に第1のメモリバ
ンクに予めアドレス値を与えることができるため、第1
及び第2のメモリバンクのアクセスに要する時間を短縮
できる。
【0281】また、メモリアクセスがシーケンシャルに
は行われずに第1及び第2のメモリバンクに予め与えて
いたアドレス値が実アドレスから最下位ビットを除いた
値と異なっていた場合には、実アドレスから最下位ビッ
トを除いた値をアドレスカウンタにラッチした上で第1
及び第2のメモリバンクに与えて正しいアクセスを行う
ことができる。特に、マイクロプロセッサの命令読み込
み動作は、分岐命令の実行あるいは割り込みの発生等に
より実行命令シーケンスが変化する場合以外はシーケン
シャルに行われるため、命令を格納するメモリに安価で
はあるがアクセスタイムの比較的長いメモリを使用して
もアクセスタイムを短縮することが可能になり、システ
ム全体の実行速度を向上させることが可能になる。
は行われずに第1及び第2のメモリバンクに予め与えて
いたアドレス値が実アドレスから最下位ビットを除いた
値と異なっていた場合には、実アドレスから最下位ビッ
トを除いた値をアドレスカウンタにラッチした上で第1
及び第2のメモリバンクに与えて正しいアクセスを行う
ことができる。特に、マイクロプロセッサの命令読み込
み動作は、分岐命令の実行あるいは割り込みの発生等に
より実行命令シーケンスが変化する場合以外はシーケン
シャルに行われるため、命令を格納するメモリに安価で
はあるがアクセスタイムの比較的長いメモリを使用して
もアクセスタイムを短縮することが可能になり、システ
ム全体の実行速度を向上させることが可能になる。
【図1】本発明の第1の発明のマイクロプロセッサが外
部メモリから命令を読み込むための構成の一実施例を示
すブロック図である。
部メモリから命令を読み込むための構成の一実施例を示
すブロック図である。
【図2】本発明の第1の発明のマイクロプロセッサに備
えられている制御回路の一構成例を示す回路図である。
えられている制御回路の一構成例を示す回路図である。
【図3】本発明の第1の発明のマイクロプロセッサに備
えられている応答回路の一構成例を示す回路図である。
えられている応答回路の一構成例を示す回路図である。
【図4】本発明のマイクロプロセッサがアクセスするメ
モリの第1メモリバンク及び第2メモリバンクにおける
命令の配置例を示す図である。
モリの第1メモリバンク及び第2メモリバンクにおける
命令の配置例を示す図である。
【図5】本発明の第1の発明のマイクロプロセッサがメ
モリから命令を読み込む動作の一例を説明するためのタ
イミングチャートである。
モリから命令を読み込む動作の一例を説明するためのタ
イミングチャートである。
【図6】本発明の第1の発明のマイクロプロセッサがメ
モリから命令を読み込む動作の他の例を説明するための
タイミングチャートである。
モリから命令を読み込む動作の他の例を説明するための
タイミングチャートである。
【図7】本発明の第1の発明のマイクロプロセッサがメ
モリから命令を読み込む動作の更に他の例を説明するた
めのタイミングチャートである。
モリから命令を読み込む動作の更に他の例を説明するた
めのタイミングチャートである。
【図8】本発明の第1の発明のマイクロプロセッサがメ
モリから命令を読み込む動作の更に他の例を説明するた
めのタイミングチャートである。
モリから命令を読み込む動作の更に他の例を説明するた
めのタイミングチャートである。
【図9】本発明の第2の発明のマイクロプロセッサが外
部メモリから命令を読み込むための構成の一実施例を示
すブロック図である。
部メモリから命令を読み込むための構成の一実施例を示
すブロック図である。
【図10】本発明の第2の発明のマイクロプロセッサに
備えられている制御回路の一構成例を示す回路図であ
る。
備えられている制御回路の一構成例を示す回路図であ
る。
【図11】本発明の第2の発明のマイクロプロセッサに
備えられている応答回路の一構成例を示す回路図であ
る。
備えられている応答回路の一構成例を示す回路図であ
る。
【図12】本発明の第2の発明のマイクロプロセッサが
メモリから命令を読み込む動作の一例を説明するための
タイミングチャートである。
メモリから命令を読み込む動作の一例を説明するための
タイミングチャートである。
【図13】本発明の第2の発明のマイクロプロセッサが
メモリから命令を読み込む動作の他の例を説明するため
のタイミングチャートである。
メモリから命令を読み込む動作の他の例を説明するため
のタイミングチャートである。
【図14】本発明の第2の発明のマイクロプロセッサが
メモリから命令を読み込む動作の更に他の例を説明する
ためのタイミングチャートである。
メモリから命令を読み込む動作の更に他の例を説明する
ためのタイミングチャートである。
【図15】従来のマイクロプロセッサが外部メモリから
命令を読み込むための構成の一実施例を示すブロック図
である。
命令を読み込むための構成の一実施例を示すブロック図
である。
【図16】従来のマイクロプロセッサに備えられている
制御回路の一構成例を示す回路図である。
制御回路の一構成例を示す回路図である。
【図17】従来のマイクロプロセッサがアクセスするメ
モリにおける命令の配置例を示す図である。
モリにおける命令の配置例を示す図である。
【図18】従来のマイクロプロセッサがメモリから命令
を読み込む動作の一例を説明するためのタイミングチャ
ートである。
を読み込む動作の一例を説明するためのタイミングチャ
ートである。
【図19】従来のマイクロプロセッサがメモリから命令
を読み込む動作の他の例を説明するためのタイミングチ
ャートである。
を読み込む動作の他の例を説明するためのタイミングチ
ャートである。
1 第1の発明のマイクロプロセッサ 2A 第1メモリバンク 2B 第2メモリバンク 6 アドレスカウンタ 7 アドレスラッチ 8 アドレス比較器 9 制御回路 18 HIT信号 (先出しアドレスヒット信号) 21 PA信号 (先出しアドレス出力信号) 52 第2の発明のマイクロプロセッサ 55 アドレスカウンタ 56A 第1のアドレスラッチ 56B 第2のアドレスラッチ 57 アドレスラッチセレクタ 58 アドレス比較器 59 制御回路 61 HIT信号 (先出しアドレスヒット信号) 64A PAA信号 (第1の先出しアドレス出力信号) 64B PAB信号 (第2の先出しアドレス出力信号)
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年7月26日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0002
【補正方法】変更
【補正内容】
【0002】
【従来の技術】図15は従来のマイクロプロセッサが外部
メモリから命令を読み込むための構成を示すブロック図
である。なお、以下に示す従来のマイクロプロセッサ
は、三菱電機株式会社製M33210GS-20/FP-20 に関して
「M32 FAMILY USER'S MANUAL」(1989年6月発行)PP14
〜PP36に示されている内容に基づいている。
メモリから命令を読み込むための構成を示すブロック図
である。なお、以下に示す従来のマイクロプロセッサ
は、三菱電機株式会社製M33210GS-20/FP-20 に関して
「M32 FAMILY USER'S MANUAL」(1989年6月発行)PP14
〜PP36に示されている内容に基づいている。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0016
【補正方法】変更
【補正内容】
【0016】図18は従来のマイクロプロセッサ1が外部
メモリ98から命令を読み込む動作の一例を説明するため
のタイミングチャートである。この図18のタイミングチ
ャートでは、外部メモリ98のアクセスタイム(アクセス
対象のアドレスが確定した時点から有効なデータがデー
タバス11へ出力されるまでの時間)が比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz(周期は50
ナノ秒)である場合に、アドレス”1001”の命令11, ア
ドレス”1010”の命令12, アドレス”1011”の命令13,
アドレス”1100”の命令14をマイクロプロセッサ1が順
に読み込む動作が示されている。
メモリ98から命令を読み込む動作の一例を説明するため
のタイミングチャートである。この図18のタイミングチ
ャートでは、外部メモリ98のアクセスタイム(アクセス
対象のアドレスが確定した時点から有効なデータがデー
タバス11へ出力されるまでの時間)が比較的長い 120ナ
ノ秒であり、クロック信号15の周波数が20MHz(周期は50
ナノ秒)である場合に、アドレス”1001”の命令11, ア
ドレス”1010”の命令12, アドレス”1011”の命令13,
アドレス”1100”の命令14をマイクロプロセッサ1が順
に読み込む動作が示されている。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0052
【補正方法】変更
【補正内容】
【0052】アドレスラッチ7は上述の制御回路9によ
り制御され、アドレスカウンタ6が出力バス16へ出力し
ている値を取り込んでラッチすると共に、ラッチしてい
る値を常時先出しアドレスバス17へ出力している。
り制御され、アドレスカウンタ6が出力バス16へ出力し
ている値を取り込んでラッチすると共に、ラッチしてい
る値を常時先出しアドレスバス17へ出力している。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0057
【補正方法】変更
【補正内容】
【0057】参照符号14はデータトランスファコンプリ
ート信号(以下、DC信号という)であり、メモリ2から
有効なデータがデータバス11へ出力されたことを示す。
このDC信号14は応答回路4から出力され、マイクロプロ
セッサ1内部に入力されてマイクロプロセッサコア5に
入力されると共に、制御回路9にも入力される。参照符
号15はクロック信号であり、応答回路4に入力されると
共に、マイクロプロセッサ1内部にも入力されてマイク
ロプロセッサコア5及び制御回路9に入力される。
ート信号(以下、DC信号という)であり、メモリ2から
有効なデータがデータバス11へ出力されたことを示す。
このDC信号14は応答回路4から出力され、マイクロプロ
セッサ1内部に入力されてマイクロプロセッサコア5に
入力されると共に、制御回路9にも入力される。参照符
号15はクロック信号であり、応答回路4に入力されると
共に、マイクロプロセッサ1内部にも入力されてマイク
ロプロセッサコア5及び制御回路9に入力される。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0174
【補正方法】変更
【補正内容】
【0174】参照符号14はデータトランスファコンプリ
ート信号(以下、DC信号という)であり、メモリ2から
有効なデータがデータバス11へ出力されたことを示す。
このDC信号14は応答回路53から出力され、マイクロプロ
セッサ52内部に入力されてマイクロプロセッサコア5に
入力されると共に、制御回路59にも入力される。参照符
号15はクロック信号であり、応答回路53に入力されると
共に、マイクロプロセッサ52内部にも入力されてマイク
ロプロセッサコア5及び制御回路59に入力される。な
お、上述の参照符号10乃至15は図15の従来例を示すブロ
ック図の参照符号10乃至15に相当する。
ート信号(以下、DC信号という)であり、メモリ2から
有効なデータがデータバス11へ出力されたことを示す。
このDC信号14は応答回路53から出力され、マイクロプロ
セッサ52内部に入力されてマイクロプロセッサコア5に
入力されると共に、制御回路59にも入力される。参照符
号15はクロック信号であり、応答回路53に入力されると
共に、マイクロプロセッサ52内部にも入力されてマイク
ロプロセッサコア5及び制御回路59に入力される。な
お、上述の参照符号10乃至15は図15の従来例を示すブロ
ック図の参照符号10乃至15に相当する。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】図3
【補正方法】変更
【補正内容】
【図3】本発明の第1の発明のマイクロプロセッサの外
部に接続されている応答回路の一構成例を示す回路図で
ある。
部に接続されている応答回路の一構成例を示す回路図で
ある。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】図11
【補正方法】変更
【補正内容】
【図11】本発明の第2の発明のマイクロプロセッサの
外部に接続されている応答回路の一構成例を示す回路図
である。
外部に接続されている応答回路の一構成例を示す回路図
である。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】図16
【補正方法】変更
【補正内容】
【図16】従来のマイクロプロセッサの外部に接続され
ている制御回路の一構成例を示す回路図である。
ている制御回路の一構成例を示す回路図である。
【手続補正9】
【補正対象書類名】図面
【補正対象項目名】図11
【補正方法】変更
【補正内容】
【図11】
【手続補正10】
【補正対象書類名】図面
【補正対象項目名】図12
【補正方法】変更
【補正内容】
【図12】
Claims (2)
- 【請求項1】 メモリのアクセス対象の位置を示す実ア
ドレスの内の偶数アドレスが割り当てられた第1の領域
及び奇数アドレスが割り当てられた第2の領域を実アド
レスから最下位ビットを除いた共通の先出しアドレスを
出力することによりアクセスするマイクロプロセッサで
あって、 実アドレスから最下位ビットを除いた値を前記第2の領
域に対するアクセス期間中にインクリメントして先出し
アドレスを生成するアドレスカウンタと、 前記アドレスカウンタが保持している先出しアドレス値
を前記第2の領域に対するアクセス終了後にラッチする
アドレスラッチと、 前記アドレスラッチが保持している先出しアドレス値を
外部へ出力させると共に、先出しアドレス値が出力され
たことを示す先出しアドレス出力信号を発生する制御回
路と、 前記第1及び第2の領域に対するアクセスに際して実ア
ドレスの最下位ビットを除いた値と前記アドレスラッチ
が保持している先出しアドレス値とを比較し、一致して
いる場合にヒット信号を出力するアドレス比較器とを備
え、 前記制御回路は、前記アドレス比較器がヒット信号を出
力していない場合に、前記アドレスカウンタ及び前記ア
ドレスラッチに実アドレスから最下位ビットを除いた値
をラッチさせるべくなしてあることを特徴とするマイク
ロプロセッサ。 - 【請求項2】 メモリのアクセス対象の位置を示す実ア
ドレスの内の偶数アドレスが割り当てられた第1の領域
及び奇数アドレスが割り当てられた第2の領域を実アド
レスから最下位ビットを除いた共通の先出しアドレスを
出力することによりアクセスするマイクロプロセッサで
あって、 実アドレスから最下位ビットを除いた値を前記第1の領
域に対するアクセス期間中にインクリメントして先出し
アドレスを生成するアドレスカウンタと、 前記アドレスカウンタが保持している先出しアドレス値
を前記第1の領域に対するアクセス終了後にラッチする
第1のアドレスラッチと、 前記アドレスカウンタが保持している先出しアドレス値
を前記第2の領域に対するアクセス終了後にラッチする
第2のアドレスラッチと、 前記アドレスラッチが保持している先出しアドレス値を
出力させると共に、前記第1の領域に対する先出しアド
レス値が出力された場合に第1の先出しアドレス出力信
号を発生し、前記第2の領域に対する先出しアドレス値
が出力された場合に第2の先出しアドレス出力信号を発
生する制御回路と、 実アドレス値が偶数である場合に前記第1のアドレスラ
ッチが保持する先出しアドレス値を選択し、実アドレス
値が奇数である場合に前記第2のアドレスラッチが保持
する先出しアドレス値を選択するアドレスラッチセレク
タと、 前記第1及び第2の領域に対するアクセスに際して実ア
ドレスの最下位ビットを除いた値と前記アドレスラッチ
セレクタにより選択された前記第1または第2のアドレ
スラッチが保持する先出しアドレス値とを比較し、一致
している場合にヒット信号を出力するアドレス比較器と
を備え、 前記制御回路は、前記アドレス比較器がヒット信号を出
力していない場合に、前記アドレスカウンタに実アドレ
スから最下位ビットを除いた値をラッチさせるべくなし
てあることを特徴とするマイクロプロセッサ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5083266A JPH06301596A (ja) | 1993-04-09 | 1993-04-09 | マイクロプロセッサ |
US08/225,870 US5710904A (en) | 1993-04-09 | 1994-04-11 | Microprocessor having address pre-outputting function and data processor using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5083266A JPH06301596A (ja) | 1993-04-09 | 1993-04-09 | マイクロプロセッサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06301596A true JPH06301596A (ja) | 1994-10-28 |
Family
ID=13797557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5083266A Pending JPH06301596A (ja) | 1993-04-09 | 1993-04-09 | マイクロプロセッサ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5710904A (ja) |
JP (1) | JPH06301596A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012232659A (ja) * | 2011-04-28 | 2012-11-29 | Nsk Ltd | 電動パワーステアリング装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6104731A (en) * | 1997-12-23 | 2000-08-15 | Intel Corporation | Method and apparatus for data forwarding in a processor having a dual banked register set |
US6175893B1 (en) * | 1998-04-24 | 2001-01-16 | Western Digital Corporation | High bandwidth code/data access using slow memory |
DE60042272D1 (de) | 2000-10-06 | 2009-07-09 | St Microelectronics Srl | Interne Addressierungsstruktur eines Halbleiterspeichers |
CN1280734C (zh) * | 2001-09-07 | 2006-10-18 | 皇家菲利浦电子有限公司 | 用于分段存取控制的控制装置和方法和具有该控制装置的视频存储器装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
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US4803621A (en) * | 1986-07-24 | 1989-02-07 | Sun Microsystems, Inc. | Memory access system |
JPS63129438A (ja) * | 1986-11-19 | 1988-06-01 | Matsushita Graphic Commun Syst Inc | メモリ制御装置 |
JPH01128143A (ja) * | 1987-11-12 | 1989-05-19 | Nec Corp | マイクロコンピュータシステム |
JPH0810443B2 (ja) * | 1988-12-06 | 1996-01-31 | 日本電気株式会社 | メモリ制御回路 |
US5371877A (en) * | 1991-12-31 | 1994-12-06 | Apple Computer, Inc. | Apparatus for alternatively accessing single port random access memories to implement dual port first-in first-out memory |
-
1993
- 1993-04-09 JP JP5083266A patent/JPH06301596A/ja active Pending
-
1994
- 1994-04-11 US US08/225,870 patent/US5710904A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012232659A (ja) * | 2011-04-28 | 2012-11-29 | Nsk Ltd | 電動パワーステアリング装置 |
Also Published As
Publication number | Publication date |
---|---|
US5710904A (en) | 1998-01-20 |
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