JPS62236038A

JPS62236038A - 制御記憶装置

Info

Publication number: JPS62236038A
Application number: JP62073928A
Authority: JP
Inventors: ロバート　ダブリュー　ホースト; シリロ　リノ　コスタンチノ
Original assignee: Tandem Computers Inc
Current assignee: Tandem Computers Inc
Priority date: 1986-03-28
Filing date: 1987-03-27
Publication date: 1987-10-16
Also published as: AU7012687A; EP0239299A2; EP0239299A3; US4754396A; AU591552B2; EP0239299B1; DE3786686D1; AU2991289A; AU604599B2; DE3786686T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、デジタル電子装置、詳しく述べると、中央処
理装置（ＣＰＩＪ）の制御記憶装置の構成に関するもの
である。

発明が解決しようとする問題点デジタル装置の設計者は、計算機システムや回路の計算
速度をできるだけ大きくするよう絶えず努力している。

特に興味の対象となる装置は、制御情報をマイクロ命令
の形で記憶するＣＰＵの制御記憶装置である。１つの機
械（マクロ）命令を実行するのに、１つまたはそれ以上
のマイクロ命令が実行される。

制御記憶装置に使用される記憶素子は、アクセス時間に
よって特性が表される。このアクセス時間の大きさによ
って、　ＣＰＵの動作速度が制限される。

この速度の限界を解決する方法の１つとして、インタリ
ーブ記憶装置が使用されている。すべての順次命令取出
しが次のメモリバンクから来るように、数個の低速メモ
リバンクがグループ化されている。したがって、一定の
命令に対するアクセス時間と前の命令の読出し時間とは
重なり合っている。

インタリーブ記憶装置の各種のバンクは、１個または複
数のＲΔＨで実現することができる。

一般に、命令セットのアドレス（＾ＤＲ）空間は、複数
のメモリバンクにわたって分散している。

例えば、ｎ番目の命令は、一定のメモリバンクの＾ＤＩ
？（ｎ）に記憶し、（ｎ−１−１）番目の命令は、次の
メモリバンクの八ＤＲ（ｎ＋　１　）に記憶することが
できる。この例の場合、−のメモリバンクがマイクロコ
ード（＋ｎ１ｃｏｃｏｄｅ）の偶数行を記憶し、他の記
憶バンクがマイクロコードの奇数行を記憶する。

このようにアドレス空間が複数のメモリバンクにわたっ
て分散していると、命令セットの可能ブラ゛ゝ　　　　
　ンチに対する制限が必要になるが、ブランチの実行速
度が遅くなるかのどちらかである。

制御記憶装置の使用に付随するもう１つの問題は、命令
セラ１−にソフトエラーまたはハードエラーが発生ずる
ことである。一般に、誤りを検出したとき、制御記憶装
置のアクセス装置は、停止するか、または完了するまで
多くの機械サイクルが必要な誤り訂正ルーチンを実行す
るかしなければならないが、この誤り訂正機能のため、
ＣＰＵの動作速度が遅くなる。

このため、高速計算機システムでは、命令セットに対し
迅速にアクセスすることができる制御記憶装置が必要で
ある。さらに、制御記憶装置は、命令のハードエラーま
たはソフトエラーを迅速に訂正する能力をもつことが強
く要請される。

問題点を解決するための手段本発明は、それぞれがデータセットの完全なコピーを記
憶する第１および第２のメモリバンクを用いた電子メモ
リに関するものである。好ましい実施例の場合、このメ
モリは、プロセッサ（Ｃｒ’［Ｉ）が機械命令として実
行するための１ｆｆｉのマイクロ命令の形で制御情報を
記憶する制御記憶装置である。

本発明の第１の特徴として、アドレス発生装置が、命令
系列の連続する命令を呼び出すための一連のアドレスを
発生する。各メモリバンクには、アドレスを保持するた
めのアドレスラッチが組み合わされている。１つおきの
機械サイクルにおいて、各メモリバンクに組み合わされ
たアドレスラッチに命令系列の１つおきのアドレスを送
り出すために、マルチプレクサ（ＭＵＸ）を使用してい
る。

一方のメモリバンクが読み出されると同時に地方のメモ
リバンクがバスに対し許容されるので、各メモリバンク
に対するアクセス時間は、機械サイクルよりも長くする
ことができる。

第２の特徴として、マイクロブランチを実行するため、
フィードバック系により制御情報の一部がアドレスラッ
チへ送られる。制御情報の完全なコピーが各メモリバン
ク内に常駐しているので、これらのブランチには、制限
がない。

第３の特徴として、制御記憶装置内に存在している命令
セットの複数コピーを用いて、ソフトエラー回復機能が
実行される。

実施例では、命令セットの読出しのとき制御記憶装置か
ら読み出された命令が監視され、第１のメモリバンクか
ら読み出された誤り命令が検出される。この誤り命令の
アドレスは、第１アドレスラツチから第２アドレスラツ
チへ読み取られる。

次に同じ命令が第２メモリバンクから読み出される。第
２メモリバンクから命令が呼び出されているときアドレ
スの発生を阻止するため、アドレス発生装置に対するタ
ロツクサイクル信号が一時的にゲートされる。第２メモ
リバンクがら一定の命令が読み出されたあと、クロック
サイクル信号が再開し、第１メモリバンクから次の命令
が読み出される。したがって、順次読出しには、誤り命
令は、含まれない。

そのあと、第２メモリバンクから正しい命令が読み出さ
れて、誤り命令が記憶されていた第１メモリバンクのア
ドレスに書く込まれる。

もし第１メモリバンクの一定のアドレスに正しい命令が
書き込まれたあと、その一定のアドレスから読み出され
た命令が依然として誤りであれば、ハードエラーが生じ
ているのであり、メモリバンりに欠陥がある。

実施例の場合、第１メモリバンクは、ＣＰＵに対する命
令セットを記憶するための一群の制御記憶装置（ＣＳ：
ｃｏｎｔｒｏｌ　５ｔｏｒｅ）記憶素子と、予備記憶素
子とで構成されている。第１アドレスラツチの出力は、
各記憶素子に提供される。記憶素子の１つから読み出さ
れたデータは、命令の複数ビットのサブセットから成る
。ハードエラーの場合、通常は、記憶素子の１つに欠陥
があるだけである。Ｃ３記憶素子および予備記憶素子の
出力は、信号送信回路網の入力ポートに接続されている
。

本発明の第３の特徴として、第１制御記憶装置の出力に
ハードエラーが検出された場合には、信号送信回路網を
用いて、欠陥記憶素子の出力を予備記憶素子の出力で置
き換え、第１メモリバンクが動に再構成される。予備記
憶素子に対する必”□°　　　あヶ−Ｆ−２（よ、□２
□、７、ア、ヵ１．い□。

１する。

このＩＩＡＭ予備機能は、オンラインで実行されるので
、ハードエラーを訂正するためにシステムに割り込む必
要がない。本発明のその他の利点および特徴は、添付図
面を参照し、以下の詳細な説明を読まれれば明らかにな
るはずである。

実施例本発明は、命令セットの高速アクセスを可能にし、かつ
ソフトエラー回復装置と、ハードエラーを訂正するＲＡ
Ｍ予備装置とを備えたインタリーブ制御記憶装置である
。

第１図を参照すると、インタリーブ制御記憶装置１０は
、クロック入力と、初期化入力と、出力ポートとを持つ
アドレス発生装置１１を備えていることがわかる。第１
アドレス記憶装置１２は、信号送信装置１４の第１出力
ポートに接続された第１アドレス入力ポートと、第１メ
モリバンク１６のアドレスポートに接続された第１アド
レス出力ポートを有する。

同様に、第２アドレス記憶装置１８は、第２信号送信装
置２０の出カポ−Ｉ・に接続されただい２アドレス入力
ポートと、第２メモリバンク２２のアドレスポートに接
続された第２アドレス出力ポートを有する。各信号送信
装置１４．２０は、２つの入力ポートと１つの出力ポー
トを持っている。第１信号送信装置１４は、第１出力ポ
ートがアドレス゛ゼネレータ１１の出力ポートに接続さ
れ、第２入力ポートが第２アドレス記憶装置１８の出力
ポートに接続されている。同様に、第２信号送信装置２
０は、第１出力ポートがアドレス発生装置１１の出力ポ
ートに接続され、第２入力ポートが第１アドレス記憶装
置１２の出力ポートに接続されている。各信号送信装置
１４．２０には、制御信号を受け取る制御入力がある。

第１および第２メモリバンク１６．２２の出カポ７トは
、第１データバス２４に接続されている。制御信号発生
器２６は、休止出力ポートと、スイッチ出カポ−Ｉ〜と
、第１および第２オープン信号出力ポートと、ＯＬＥ信
号ポートを持っている。制御信号発生器２６の休止出力
ポートは、アドレス発生装置１１の体止入カポ−Ｉ・に
接続され、スイッチ出カポ−１〜は、第１および第２信
号送信装置１４．２０の制御人力ポートに接続され、第
１および第２オープン信号出力ポートは、それぞれ、第
１および第２アドレス記憶装置１２．１８に接続されて
いる６制御信号発生器２６は、そのほか、クロックおよ
び誤り信号入力ポートを持っている。クロック信号は、
システムクロック２７が発生する。

第１および第２予備記憶素子３０．３２は、それぞれ、
第１および第２メモリバンク１６．２２にｌ（を属して
いる。第１および第２予備記憶素子３０．３２の出力ポ
ートと、第１データバス２４は、出力マルチプレクサ３
４に接続されている。出力マルチプレクサ３４の制御入
力は、マルチプレクサ制御装置３６の出力ポートに接続
され、出力マルチプレクサ３４の出力ポートは、出力ラ
ッチ３８を介して第２データバス３７に接続されている
。図示のように、第２データバス３〕には、Ｎ個の回線
が入っている。これらの回線のサブセットは、ＴへＲ（
：ＡＤＨフィードバックバス３７ａと、ＣＮＴＲＬフィ
ードバックバス３７ｂを構成している。フィードバック
バス３７ａ　、　３７ｂは、アドレス発生装置のＴＡＲ
ＧＡＤＲ入カポ−１〜とＣＮＴＲＬＮＴＲ−トに接続さ
れている。第２データバス３７の残りの回線は、ＣＰＵ
の残部につながれ、制御情報を提供する。

誤り検出装置３９は、入力ポートが第２データバス３７
に接続され、出力ポートが制御信号発生器２６の誤り信
号入力ポートに接続されている。

次に、第１図を参照してシステムの動作の概要を説明す
る。第１および第２メモリバンク１６．２２は、ＣＰＵ
に対する制御情報を記憶する。アドレス発生装置１１は
、初期化入力に存在する信号で初期ｆヒされる。一般的
には、初期アドレスは、命令キャシュから受け取ったマ
クロ命令によって供給される。そのあと、アドレス発生
器Ｗｌｌは、各クロックサイクルごとに発生した新しい
アドレスを有する一連のアドレスを発生する。この一連
のアドレスを用いて、命令セットの全部または一部の順
次読出しが実行される。制御信号発生器２６は、各り゛
・　　　　　ヨック信号ごとにラッチオーｙ７ｔ＜ｎｙ
、、を発生する。偶数クロックサイクルに発生したアド
レスが第１アドレス記憶装置１２にラッチされ、奇数ク
ロックサイクルに発生したアドレスが第２アドレス記憶
装置１８にラッチされるように、１つおきのクロックサ
イクルに、第１および第２ラツチオープンパルスが作ら
れる。

第１および第２メモリバンク１６．２２は、パイプライ
ン方式で動作し、初期設定時間のあと、他方のメモリバ
ンクにおいて次の命令が呼び出されている間ずっと、一
方のメモリバンクがらの命令が、第１データバス２４の
上で有効である。

制御情報の完全コピーが各メモリバンクに記憶されてい
るために、高速マイクロブランチが持続される。

各メモリバンクは、アドレス発生装置１１にアドレスが
発生した時間からメモリバンクのアドレス記憶場所から
の有効データが第１データバス２４に提供された時間ま
での遅れとして定義されるアクセス時間で特性が表され
る。周知のように、ＲＡＭは、そのアドレスポートにア
ドレスを受け取った時間と、アドレスされた記憶場所の
内容がＲＡＭの出力ポートにおいて有効になる時間との
間隔である内部アクセス時間によって特性が表される。

この内部アクセス時間に加えて、全アクセス時間には、
信号送信装置１４．２０およびアドレス記憶装置１２．
１８によって生じる遅れが含まれる０本装置のインタリ
ーブ構造は、メモリバンクに対する全アクセス時間の持
続期間よりも短いクロックサイクルをもつシステムクロ
ックを使用することができる。

第１図の構造は、さらに、ソフトエラー回復装置を含ん
でいる。上述のように、各メモリバンクｔｅ、ｚｚは、
命令セラＩ・の完全なコピーを含んでいる。一定の命令
は、各メモリバンクの同じアドレスに位置指定される。

２つのメモリバンク１６．２２の出力は、誤り検出装置
３９によって監視される。

もし、順次読出し中に、一定のアドレスに対し一定のメ
モリバンクから読み出された命令に誤りが検出されれば
、その誤り命令は、他のメモリバンクの命令で置き換え
られる。また、第１図の構造は、ＲＡＭ予備ハードエラ
ー訂正機能も実行する。

もし、メモリバンク１６の１記憶素子に欠陥があると判
明すれば、そのメモリバンクは、欠陥記憶素子を予備記
憶素子で置き換えられ、動的に再構成される。ソフトエ
ラー回復装置は、非欠陥記憶素子からのラッチ３８の誤
りデータを訂正するために使用される。

第２図は、第１図のブロック図に対応する回路図である
。アドレス発生装置１１は、アドレスレジスタ４０を有
し、その出力ポートは、第１および第２マルチプレクサ
１４．２０のアドレス人カポ−１へに接続されている。

そのほかに、アドレスレジスタ４０の出力ポートに接続
されているのは、増分器４２である。ブランチマルチプ
レクサ４４の入力ポートは、増分器４２の出力ポート、
入り０点テーブル４６の出力ポートおよび　ＴＡＲＧＡ
ＤＲバス３７ａに接続されている。また、ブランチマル
チプレクサ４４の制御入力は、ＣＮＴＲＬバス３７ｂに
接続されている。

誤り検出装置３９は、第２データバス３７に存在する命
令のパリティを監視するパリティチェック回路網を備え
ている。

制御信号発生器２６は、フリップフロップとグーＩ−か
ら成り、第１および第２オープン信号と、スイッチ信号
と、第１および第２出力許容信号を発生する。第１およ
び第２メモリバンク１６．２２の出力ポートは、３状態
バツフアによって第１データバスに接続されている。こ
れらのバッファは、制御信号発生器２６が発生した出力
許容信号によって使用可能にされる。

次に、第２図の回路図および第３図のタイミング図を参
照して、命令セットを順次読み出すときの回路の動作を
説明する。タロツクサイクルは、クロックパルス６０の
２つの立ち上がり縁間の期間として定義される。最初の
クロックサイクルにおいて、ＭＵＸ　４４は、入り０点
テーブル４６の出力ポートをアドレスレジスタ４０の入
力ポートに接続する。

この結果、アドレスレジスタ４０が初期化され、最初の
クロックサイクルのアドレスレジスタの出力か第１アド
レス（ＡＤＲ（１））である。この最初のり５　　　　
　ロックサイクルに続いて、Ｍ［ＩＸ　４４は、増分器
４２の出力をアドレスレジスタ４０の入力ポートに接続
する。このように、後続のクロックサイクルごとに、ア
ドレスが１つづつ増分される。アドレスレジスタの出力
は、第３図の線６２上の一連のアドレスで示される。

第１アドレスラツチ１２に対するオープンパルス６４は
、奇数番目のクロックサイクルの前半に発生し、第２ア
ドレスラツチ１２に対するオープンパルス６４は、偶数
番目のクロックサイクルの前半に発生する。

次に第１オープン信号（パルス）６４を参照すると、連
続するオープンパルスの前縁は、２クロツクサイクルだ
け隔っている。

２オ一プンパルス間の信号領域は、ラッチサイクルにお
ける安定期間を定める。例えば、第１および第２クロツ
クサイクルにおいて、第１ラツチ１２は、第１オープン
パルス６４が与えられたとき、トランスペアレントであ
る。したがって、八ＤＲ（１）は、第１ラツチ１２のア
ドレス入力ポートからアドレス出力ポートへ伝送され、
オープンパルス６４の落ち込み縁の所でラッチされるの
で、出力ポートにおける信号の値は、ラッチサイクルの
安定期間の間、ＡＤＲ（１）に等しい。このように、第
１および第２クロツクサイクルに関しては、第１メモリ
バンク１６のアドレス入力ポートにＡＤＲ（１）が提供
される。同様に、第３および第４クロツクサイクルに関
しては、第１メモリバンク１６のアドレス入力ポートに
おける信号の値は、ＡＤＲ（３）に等しく、第５および
第６クロツクサイクルに関しては、八〇Ｒ（５）に等し
く、以下同様である。

次に第２オープンパルス６４を参照すると、第２および
第３クロツクサイクルに関しては、第２メモリバンク２
２のアドレス入力ポートに与えられる信号がＡＤＲ（２
）に等しく、第４および第５クロツクサイクルに関して
はＡＤＲ（４）に等しくなるように（以下、同様である
）、第２アドレスラツチ１８が制御される。

第１および第２出力許容信号Ｂａａ、、６６ｂは、低値
のとき能動状態である。まず第１出力許容信号６６ａに
ついて見ると、この信号は、第１オープンパルスの落ち
込み縁の所で能動状態になり、１サイクルの間は能動状
態のままである。第１および第２出力許容信号６０ａ、
６０ｂは、相補信号である。

線６８．７０は、アクセスおよびデータ有効サイクルを
示す。第１クロツクサイクルのとき、第１メモリバンク
１６の記憶位置＾ＤＲ（１）が、呼び出される。第２ク
ロツクサイクルのとき、第１メモリバンク１６からのＡ
ＤＲ（１）データが、第１データバス２４の上で有効で
あり、同時に、第２メモリバンク２２の記憶位置＾ＤＲ
（２）が呼び出される。第３クロツクサイクルのとき、
第２メモリバンクからの＾Ｄｌｌ（Ｚ）データが第１デ
ータバス２４の上で有効であり、同時に、第１メモリバ
ンク１６の記憶位置ΔＤＲ（３）が呼び出される。

以上から、インタリーブ記憶方式の利点は明白である。

一方のメモリバンクからの有効データをバス２４に駆動
すると同時に、他方のメモリバンクのデータを呼び出す
ことによって、ＣＰｕに対して、メモリアクセス時間よ
りも短い持続時間のクロックサイクルを使用することが
できる。この結果、高いシステムクロック速度を維持す
る一方、安価な、低速記憶素子を使用することができる
。

本装置の構造により、インタリーブ制御記憶装置のマイ
クロブランチを複雑にしなくてすむ。

第３八図は、マイクロブランチ・ルーチンを示すタイミ
ング図である。マイクロブランチ・ルーチンの一例を以
下に示す。

ＬＯ：　　　　（：ＯＴＯＴへＲＧＡＤＲ（ＬＸ）Ｌｌ
：Ｌｘ：第２図および第３八図を参照すると、クロックサイクル
１のとき、ＬＯアドレスが、第１アドレス記憶装置１２
に取り込まれ、ＬＯが第１メモリバンク１６から呼び出
される。

クロックサイクル２のとき、　Ｌｌアドレスが第２アド
レス記憶装置１８に取り込まれ、Ｌｌが第２′ゝ　　　
　　　メモリバンクから呼び出され、ＬＯは第２バス３
７の上で有効である。この例の場合、ＬＯは、命令ＬＸ
へのブランチについての制御アドレス情報を含んでいる
。この制御情報は、ＣＮＴＲＬバス３７ｂを介してブラ
ンチマルチプレクサ（ＭＩＸ）４４の制御入力へ与えら
れ、この制御情報により、ブランチマルチプレクサ４４
は、ＴＡＲＧＡＤＲバス３７ａに存在する情報をアドレ
スレジスタ４０へ送る。したがって、クロックサイクル
２のとき、ＬＸアドレスがアドレスレジスタ４０に取り
込まれる。

クロックサイクル３のとき、ＬＸアドレスが第１アドレ
ス記憶装置１２にロードされ、ＬＸが第１メモリバンク
１６から呼び出され、Ｌｌがバス３７はの上で有効であ
る。

クロックサイクル４のとき、ＬＸがバス３７の上で有効
である。次に、偶数／奇数インタリーブ方式に勝る本方
式の利点を明らかにする。各メモリバンクに制御情報の
完全コピーが記憶されているので、本装置は、クロック
サイクル２で、ＬＸを呼び出すことができる。偶数／奇
数方式の場合は、ＬＯが偶数（第１）メモリバンクから
呼び出され、ＬＸが奇数（第２）メモリバンク内にある
と仮定すると、クロックサイクル２では、第２メモリバ
ンクがアクセスサイクル中でないので、ＬＸを呼び出す
ことができない。したがって、ブランチを促進するには
、複雑な制御手順を実行しなければならない。

次に、第２図および第４図のタイミング図を参照して本
装置のソフトエラー回復および再試行の特徴を説明する
。ソフトエラーとは、ＲＡＭから読み出されたデータの
誤りであり、ＲＡＭ回路網自体の欠陥によるものではな
い０例えば、アルファ粒子が、ある記憶セルに捕そくさ
れている電荷を消去して、ＩＩ　ＯＩＩを１°°に変え
てしまうことがある。

このセルから読み出されたデータは、間違っているが、
セル自体に欠陥があるわけではない。

第４図を参照すると、クロックサイクル１のとき、アド
レスレジスタ４０によって八〇Ｒ（１）が作られ、制御
信号発生装置２６によって第１オープンパルス６４ａが
作られる。この結果、第１アドレスラツチ１２に、第１
アドレスが取り込まれる。前述のように、クロックサイ
クル２のとき、第１メモリバンク１６の＾ＤＲ（１）記
憶位置からのデータがバス２４の上で有効であり、　２
番目のアドレス八〇Ｒ（２）がアドレスレジスタ４０に
よって作られ、第２オープンパルス６４ｂが制御信号発
生装置２６によって作られる。この結果、クロックサイ
クル２のとき、第２アドレスが第２アドレスラツチ１８
に収り込まれ、＾ＤＲ（１）データがバス２４の上で有
効である。このデータは、ラッチ３８に取り込まれる。

もし第１　ＲＡＭメモリバンクからの八０Ｒ（１）デー
タがパリティエラーを示していれば、この誤りは、第２
クロツクサイクルのとき誤り検出装置３９によって検出
される。誤り検出装置３９は、誤り指示信号を発生し、
この信号を受けた制御信号発生装置２６が第２アドレス
八ＤＲ（２）でアドレス発生装置１１の出力を凍結する
休止信号を発生する。制御信号発生装置２６の論理回路
網は、この誤り指示信号に応答して、第３クロツクサイ
クルのとき第２オープンパルス６４ｂを発生し、かつ第
１オープンパルス６４ａの発生を抑止する。これは、第
３図に示すように、通常のオープンパルスの順序とは、
位相が逆であることに注目されたい。

クロックサイクル３のとき、マルチプレクサ１４゜２０
に対するスイッチ信号が制御信号発生装置２６によって
作られ、その結果、第１アドレスラツチ１２の出力が第
２アドレスラツチ１８の入力に接続される。したがって
、第１アドレスは、依然として第１アドレスラツチ１２
にラッチされているので、タロツクサイクル３のときに
、第１アドレスが第２アドレスラツチに取り込まれる。

クロックサイクル３のとき、第２メモリバンクの＾ＤＲ
（１）記憶位置が呼び出され、クロックサイクル４のと
き、第１アドレスの内容および第２メモリバンクの内容
が第１バス２４の上で有効である。この結果、ラッチ３
８に記憶された第１メモリバンク１６からの誤りデータ
が訂正される。

さらに、クロックサイクル４のとき、制御信号発生装置
２６が第１オープンパルス８４ａを発生し、１　　　　
　第１アドレスラツチ１２に八ＤＲ（２）が取り込まれ
る。

この結果、クロックサイクル４のとき第１メモリバンク
１６の八ＤＩＴ（２）記憶位置が呼び出され、クロック
サイクル５のとき八〇Ｒ（２）データがバスの上で有効
である。クロックサイクル５のとき、制御信号発生装置
２６が休止信号をグー１−　Ｌ、アドレスレジスタ４０
がアドレス系列の八〇Ｒ（３）を発生する。タロツクサ
イクル５のとき、　第２オープンパルス６４ｂが作られ
、八〇Ｒ（３）が第２アドレスラツチ１８に取り込まれ
る。

第３図と第４図のタイミング図を比較すると、正常動作
のときは、＾ＤＲ（３）データがクロックサイクル３の
とき呼び出されること、ソフＩ・エラー回復モードのと
きは、ΔＤｌｌ（３）がクロックサイクル５のとき呼び
出されることがわかる。したがって、ソフトエラーが検
出されたときは、命令セットの取り出しは、２クロツク
サイクルだけ遅らされる。

この短い遅れは、取るに足らないものであり、ソフトエ
ラー回復機能は、本質的に、トランスペアレントである
。したがって、ＣＰＵは、ソフＩ・エラーが起る可能性
のある環境で能率的に動作することができる。

回復サイクルのとき、　第２メモリバンク２２の八ＤＲ
（１）に記憶されたデータは、命令セラ１〜取り出しル
ーチンの休止の間に第１メモリバンク１６の八ＤＲ（１
）に書き込まれる。第１メモリバンクの八〇Ｒ（１）の
内容は、読み出され、誤り検出のため再試行される。ソ
フトエラーの場合、第１メモリバンク自体には欠陥がな
いので、誤りは検出されない。

もし一定のメモリバンクに多数の誤りが検出されたり、
あるいは回復したデータが依然として間違−っていれば
、ハードエラーが検出されたはずであり、その一定のメ
モリバンクに欠陥がある。

次に第５図を参照して、欠陥のある制御記憶装置を動的
に再構成して検出されたハードエラーを補償するＲＡＭ
予備装置を説明する。

第５図は、制御記憶装置１６、出力マルチプレクサ３４
、および出力マルチプレクサ制御装置３６の構成を示す
詳細ブロック図である。メモリバンク１６は、１５個の
記憶素子８０と１個の予備記憶素子８２から成っている
。出力マルチプレクサ３４は、１５個の２＝１マルチプ
レクサから成り、各２：１マルチプレクサの第１入力ポ
ートは、記憶素子８０の出力ポートに接続されており、
第２人カポートは、予備記憶素７−８２の出力ポートに
接続されている。各２：１マルチプレクサ３４は、制御
信号を受け取るための制御入力を有する。

出力マルチプレクサ制御装置３６は、予備選択ラッチ８
６と、４：１６デコーダ８８とを含んでいる。予備選択
ラッチ８６の出力ポートは、４：１６デコーダ８８の入
力ポートに接続されている。デコーダ８８は、１５個の
出力ポートを有し、各出力ポートは、２：１マルチプレ
クサ３４の入力ポートの１つに接続されている。

一実施例として、命令セットの各命令は、１５個の記憶
素子８０によって提供される８ビットサブグループの語
を有する１２０ビット語である。

一般に、命令内のパリティ誤りは、メモリバンク１６の
記憶素子８０の１つの間違った出力によるものである。

もしハードエラーが存在しなければ、１５個の２＝１マ
ルチプレクサに受け取られた制御信号がマルチプレクサ
の第１人力ポートをマルチプレクサの出力ポートに接続
する。

もしハードエラーが検出されれば、標準的な診断方法を
用いて欠陥記憶素子８０が識別される。欠陥記憶素子８
０、例えば、第２記憶素子が識別へれたならば、欠陥記
憶素子の見出しが予備選択ラッチ８６にロードされる。

そのあと、デコーダ８８が、その第２出力ポートに制御
信号を発生し、第２の２：１マルチプレクサ３４の第２
出力ポートがマルチプレクサ３４の出力ポートに接続さ
れる。残りの２：１マルチプレクサ３４は、依然として
第１入力ポートをマルチプレクサの出力ポートに接続し
ている。この結果、前記第２記憶素子８０の出力が予備
記憶素子８２の出力に置き換えられた。

命令取り出しルーチンの休止の間に、第２メモリバンク
の内容が第１メモリバンクの記憶素子に書き込まれる。

しかし、第２メモリバンク２２内の第２記憶素子の内容
は、予備記憶素子８２に書き込まれる。この結果、第１
メモリバンク１６が再構”　　　　　　成され、欠陥の
ある記憶素子が補信された。

従来の予備方式と異なり、本方式のメモリバンクの再構
成は、オンラインで行われるので、システム故障時間が
短縮される。

以上特定の実施例について発明を説明したが、この分野
の専門家ならば、いろいろな修正や代習を思い浮かべる
であろう。例えば、任意の数のメモリバンクを使用する
ように、システムを設計することもできる。また、メモ
リバンクに記憶するデータは、命令セットである必要は
なく、任意のデータセットでもよい。さらに、記載した
諸実施例においては、同じ命令は、２つのメモリバンク
の同一のアドレスに記憶される。しかし、対応するアド
レス間の関係を定義する方式が得られるならば、同じ命
令を異なるアドレスに記憶させてもよい。この対応は、
標準的な方法を用いて達成される。したがって、特許請
求の範囲の記載を除いて、発明を限定するつもりはない
。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は、
第１図のブロック図に対応する回路図、第３図は、第２図に示した実施例の動作を明らかにする
タイミング図、第３八図は、マイクロブランチを明らかにするタイミン
グ図、第４図は、ソフトエラー回復モードにおける、第２図の
回路の動作を明らかにするタイミング図、第５図は、メ
モリバンクの実施例の回路図である。符号の説明１０・・・インタリーブ記憶装置、１１・・・アドレス発生装置、１２・・・第１アドレス記憶装置、第１アドレスラツチ
、１４・・・信号送信装置、１６・・・第１メモリバンク、１８・・・第２アドレス記憶装置、第２アドレスラツチ
、２０・・・第２信号送信装置、２２・・・第２メモリバンク、２４・・・第１データバ
ス、２６・・・制御信号発生器、　２７・・・システム
クロック、３０．３２・・・予備記憶素子、３４・・・
出力マルチプレクサ、３６・・・マルチプレクサ制御装
置、３７・・・第２データバス、３７ａ　、　３７ｂ・・・フィードバックバス、３８・
・・出力ラッチ、３９・・・エラー検出装置、　４０・
・・アドレスレジスタ、４２・・・増分器、　　４４・
・・ブ°ランチマルチプレクサ、４６・・・入口点テー
ブル、　６０・・・クロックパルス、６２・・・一連の
アドレス、　６４・・・オープンパルス、６６ａ、６６
ｂ・・・出力許容信号、６８．７０・・・アクセスおよびデータ有効サイクル、
８０・・・記憶素子、　　　　８２・・・予備記憶素子
、８４・・・２二１マルチプレクサ、８６・・・予備選
択ラッチ、８８・・・４：１６デコーダ。ＡＤＲＩ　　　　ＡＤＲ２ＡＤＲ３ＡＤＲ４ＡＤＲ５ム
ＤＲ６アドレス　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　６２Ｆ／Ｇ、−３゜Ｆ／Ｇ、３Ａ。

Claims

【特許請求の範囲】

（１）第１および第２制御記憶装置、クロックサイクルを定めるクロック信号を提供する手段
、各クロックサイクルごとにアドレスを提供する手段、前記第１および第２制御記憶装置と前記アドレス提供手
段と前記クロック信号提供手段とに接続され、１つおき
のクロックサイクルのとき前記第１および第２制御記憶
装置から制御情報の呼び出しを開始する手段、前記アドレス提供手段と前記制御記憶装置に接続され、
前記呼び出した制御情報の一部を前記アドレス提供手段
へ送るフィードバック手段、を備えていることを特徴と
する制御記憶装置。
（２）前記アドレス提供手段は、アドレス記憶素子と、
制御入力ポートと第１および第２データ入力ポートを有
するブランチマルチプレクサとで構成されていること、
および前記フィードバック手段は、前記ブランチマルチプレク
サの制御入力ポートに接続された制御バスと、前記ブラ
ンチマルチプレクサの第１データ入力ポートに接続され
たアドレスバスとで構成されていること、を特徴とする特許請求の範囲第１項記載の制御記憶装置
。
（３）データ要素を構成する複数ビットのサブセットを
記憶するための１組の記憶素子と予備記憶素子とをそれ
ぞれ有する第１および第２メモリバンクを備えた形式の
記憶装置であって、前記データセットの読出しのとき前記第１メモリバンク
に記憶された一定のデータ要素の誤りを検出する手段、前記誤りデータを前記第２メモリバンクに記憶された一
定のデータ要素で置き換える手段、第１メモリバンク内
のの欠陥記憶素子を識別する手段、前記欠陥記憶素子に記憶されたデータに対応する、第２
メモリバンクに記憶されたデータを第１メモリバンクの
予備記憶素子に書き込む手段、欠陥記憶素子の出力を第１メモリバンクの予備記憶素子
の出力で置き換える手段、から成り、第１メモリバンクを動的に再構成して欠陥記
憶素子を補償するソフトエラー回復装置を備えているこ
とを特徴とする記憶装置。
（４）１組のデータ要素のコピーを記憶する第１および
第２メモリバンクを有する形式の記憶装置であって、前記データセットの読出しのとき第１メモリバンクに記
憶された一定のデータ要素の誤りを検出する手段と、前
記誤りデータ要素を前記第２メモリバンクに記憶された
一定のデータ要素で置き換える手段とから成るソフトエ
ラー回復装置を備えていることを特徴とする記憶装置。
（５）データ要素を構成する複数ビットのサブセットを
記憶するための１組の記憶素子と予備記憶素子とをそれ
ぞれ有する第１および第２メモリバンクを備えた形式の
記憶装置であって、第１メモリバンク内の欠陥記憶素を識別する手段、前記欠陥記憶素子に記憶されたデータに対応する、第２
メモリバンクに記憶されたデータを第１メモリバンクの
予備記憶素子に書き込む手段、欠陥記憶素子の出力を第１メモリバンクの予備記憶素子
の出力で置き換える手段、から成り、第１メモリバンクを動的に再構成して欠陥記
憶素子を補償するソフトエラー回復装置を備えているこ
とを特徴とする記憶装置。
（６）システムクロック速度で動作する改良型インタリ
ーブ記憶装置であって、アドレスを受け取るためのアドレスポートを有し、対応
するデータ要素が各記憶素子の同じアドレスに記憶され
た状態で同一のデータセットのコピーをそれぞれ記憶す
る第１および第２メモリバンク、システムクロック速度で一連のアドレスを発生し、前記
アドレスをＡＤＲＧＥＮ出力ポートへ送るアドレス発生
手段、第１オープン信号を受け取ると第１アドレス入力ポート
に受け取ったアドレスを記憶し、前記記憶したアドレス
を前記第１メモリバンクのアドレスポートに接続された
第１アドレス出力ポートへ送り出す第１記憶手段、第２オープン信号を受け取ると第２アドレス入力ポート
に受け取ったアドレスを記憶し、前記記憶したアドレス
を前記第２メモリバンクのアドレスポートに接続された
第２アドレス出力ポートへ送り出す第２記憶手段、前記ＡＤＲＧＥＮ出力ポートおよび前記第１アドレス出
力ポートにそれぞれ接続された第１および第２入力ポー
トと、前記第２アドレス入力ポートに接続された出力ポ
ートと、制御信号を受け取る制御信号入力ポートとを有
し、前記制御信号が第１の状態にあるときは前記第１入
力ポートを前記出力ポートに接続し、前記制御信号が第
２の状態にあるときは前記第２入力ポートを前記出力ポ
ートに接続する信号ディレクタ手段、誤り指示ポートを有し、誤りなしの指示を受け取ると１
つおきのクロックサイクルにおいて第１および第２オー
プン信号を発生する順次信号発生手段、第１メモリバンクの一定のアドレスから読み出されたデ
ータ要素の誤りを検出し、一定のクロックサイクルおい
て誤りが検出されると誤り指示信号を発生する誤り検出
手段、前記誤り指示信号を受け取るように構成され、前記一定
のクロックサイクル以後の所定数のクロックサイクルか
ら成る回復時間間隔のとき前記一定のアドレスを前記第
１アドレス記憶手段に記憶させるために第１オープン信
号の発生を遅らせ、かつ前記回復時間間隔のとき前記第
１アドレス出力ポートを第２アドレス入力ポートに接続
するために前記制御信号を前記第２状態に設定し、かつ
前記回復時間間隔のとき前記一定のアドレスを前記第２
アドレス記憶手段に記憶させて前記第２メモリバンクの
一定のアドレスに記憶されているデータ要素を呼び出す
ために第２オープン信号を発生する手段、を備えていることを特徴とすインタリーブ記憶装置。
（７）システムクロック速度で動作する改良型インタリ
ーブ記憶装置であって、アドレスを受け取るための第１および第２アドレスポー
トを有し、対応するデータ要素が各記憶素子の同じアド
レスに記憶された状態で同一のデータセットのコピーを
それぞれ記憶する第１および第２メモリバンク、前記第１アドレス出力ポートに接続されたアドレスポー
トを有し、各メモリバンク内の対応する記憶素子が前記
メモリバンクに記憶されたデータ要素の選択されたビッ
トを与える、各メモリバンクの１組の記憶素子、前記第１メモリバンクの予備記憶素子、前記第１メモリバンクの選択された記憶素子の出力を前
記予備記憶素子の出力で制御可能に置き換える手段、前記第１メモリバンクの前記選択された記憶素子に対応
する、第２メモリバンクの記憶素子に記憶されたデータ
を前記予備記憶素子に書き込む手段、を備えていることを特徴とするインタリーブ記憶装置。
（８）ＣＰＵ制御命令を発生して、ソフトエラーを訂正
する方法であって、バスに接続された出力ポートを有する第１および第２制
御記憶装置を用意すること、第１制御記憶装置を呼び出して第１制御情報を得ること
、第２制御記憶装置を呼び出して第２制御情報を得ること
、前記第２制御情報が呼び出されているときに、同時に前
記第１制御情報を前記バスの上に駆動すること、前記第１制御情報の誤りを検出すること、前記誤りの検出のあと前記第２制御記憶装置から第１制
御情報を呼び出すこと、のステップから成ることを特徴とする方法。
（９）ＣＰＵ制御命令を発生してブランチを実行する方
法であって、バスに接続された出力ポートを有する第１および第２制
御記憶装置を用意すること、前記第１制御記憶装置を呼び出して第１制御情報を得る
こと、前記第２制御記憶装置を呼び出して第２制御情報を得る
こと、前記第２制御情報が呼び出されているときに、同時に前
記バスの上に前記第１制御情報を駆動すること、前記第１制御情報を用いて前記第１制御記憶装置を呼び
出しブランチを実行すること、のステップから成ることを特徴とする方法。