JPH0629952A - 時分割多重回線のcrcチェック方式 - Google Patents
時分割多重回線のcrcチェック方式Info
- Publication number
- JPH0629952A JPH0629952A JP4182021A JP18202192A JPH0629952A JP H0629952 A JPH0629952 A JP H0629952A JP 4182021 A JP4182021 A JP 4182021A JP 18202192 A JP18202192 A JP 18202192A JP H0629952 A JPH0629952 A JP H0629952A
- Authority
- JP
- Japan
- Prior art keywords
- line
- crc
- data
- clock
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】時分割で多重された回線を収容する装置におい
てCRC演算および、チェックを行なう回路量を削減す
る。 【構成】受信途中のデータを保存する回線別データ保持
メモリ5と、ふたつのCRC演算回路2,3を備え、制
御部4からの切替指示信号に従って時分割多重回線の1
タイムスロットを交互に受信する。受信し終わった側の
CRC演算回路からデータをメモリに保存し、次に受信
するタイムスロットのデータをメモリから読み込んで受
信に備える。制御部4は、フレーム最終ビット信号受信
時にCRC演算結果をチェックし、ゼロでなければCR
Cチェックエラー信号を出力する。
てCRC演算および、チェックを行なう回路量を削減す
る。 【構成】受信途中のデータを保存する回線別データ保持
メモリ5と、ふたつのCRC演算回路2,3を備え、制
御部4からの切替指示信号に従って時分割多重回線の1
タイムスロットを交互に受信する。受信し終わった側の
CRC演算回路からデータをメモリに保存し、次に受信
するタイムスロットのデータをメモリから読み込んで受
信に備える。制御部4は、フレーム最終ビット信号受信
時にCRC演算結果をチェックし、ゼロでなければCR
Cチェックエラー信号を出力する。
Description
【0001】
【産業上の利用分野】本発明は、HDLCのレイヤ2フ
レームを伝送する回線が複数本時分割多重された時分割
多重回線を収容し、レイヤ2終端を行う回路に関し、特
にCRCのチェック方式に関する。
レームを伝送する回線が複数本時分割多重された時分割
多重回線を収容し、レイヤ2終端を行う回路に関し、特
にCRCのチェック方式に関する。
【0002】
【従来の技術】従来、時分割多重されたHDLCのレイ
ヤ2フレームを伝送する回線を時分割のまま収容し、C
RCチェックを行なう装置はなかったため、図2に示す
ように時分割多重回線を一旦多重される前の複数の回線
の状態に復元してから、各回線を個別にCRCチェック
するという方法をとっていた。
ヤ2フレームを伝送する回線を時分割のまま収容し、C
RCチェックを行なう装置はなかったため、図2に示す
ように時分割多重回線を一旦多重される前の複数の回線
の状態に復元してから、各回線を個別にCRCチェック
するという方法をとっていた。
【0003】
【発明が解決しようとする課題】この従来の時分割多重
回線のCRCチェック方式では、時分割多重回線を一旦
多重される前の複数の回線の状態に復元してから、各回
線を個別にCRCチェックするという方法をとっていた
ため、多重されている複数の回線の本数と同じ数のCR
Cチェック回路を必要としていた。そのため回路量が多
くなり、装置の小型化が困難になるという問題点があっ
た。
回線のCRCチェック方式では、時分割多重回線を一旦
多重される前の複数の回線の状態に復元してから、各回
線を個別にCRCチェックするという方法をとっていた
ため、多重されている複数の回線の本数と同じ数のCR
Cチェック回路を必要としていた。そのため回路量が多
くなり、装置の小型化が困難になるという問題点があっ
た。
【0004】
【課題を解決するための手段】本発明の時分割多重回線
のCRCチェック方式は、HDLCのレイヤ2フレーム
を伝送する回線が複数本時分割多重された時分割多重回
線を収容し、レイヤ2終端のCRCチェックを行なう回
路において、前記時分割多重回線から受信したクロック
とデータとを切替指示信号に従って1タイムスロット分
ごとに2方路に振り分けて出力するクロック・データ切
替部と、前記クロック・データ切替部の出力方路ごとに
接続され、1タイムスロットごとに振り分けられた前記
1タイムスロット分のクロックとデータとをそれぞれ受
信しCRC演算を行なう2つのCRC演算回路と、前記
2つのCRC演算回路の各々が1タイムスロット分のク
ロックとデータとを用いてCRC演算を行なった結果の
値であるHDLCのレイヤ2フレームのCRC演算途中
結果の値を回線ごとに一時的に保持する回線別データ保
持メモリと、受信した時分割多重回線のタイムスロット
ごとに、前記クロック・データ切替部に対して前記切替
指示信号を出力し、前記2つのCRC演算回路のうち現
在クロック・データを受信中でない側のCRC演算回路
から値を読み取り、その値を前記回線別データ保持メモ
リに格納し、かつそのときにフレーム最終ビット信号が
入力されたならばそのときの演算結果の値がゼロである
か否かを判定し、ゼロでないときはCRCチェックエラ
ー信号を出力し、次に受信するタイムスロットに該当す
るCRC演算途中の値を前記回線別データ保持メモリか
ら読みだして現在クロック・データを受信中でない側の
CRC演算回路に格納する制御部とを備えている。
のCRCチェック方式は、HDLCのレイヤ2フレーム
を伝送する回線が複数本時分割多重された時分割多重回
線を収容し、レイヤ2終端のCRCチェックを行なう回
路において、前記時分割多重回線から受信したクロック
とデータとを切替指示信号に従って1タイムスロット分
ごとに2方路に振り分けて出力するクロック・データ切
替部と、前記クロック・データ切替部の出力方路ごとに
接続され、1タイムスロットごとに振り分けられた前記
1タイムスロット分のクロックとデータとをそれぞれ受
信しCRC演算を行なう2つのCRC演算回路と、前記
2つのCRC演算回路の各々が1タイムスロット分のク
ロックとデータとを用いてCRC演算を行なった結果の
値であるHDLCのレイヤ2フレームのCRC演算途中
結果の値を回線ごとに一時的に保持する回線別データ保
持メモリと、受信した時分割多重回線のタイムスロット
ごとに、前記クロック・データ切替部に対して前記切替
指示信号を出力し、前記2つのCRC演算回路のうち現
在クロック・データを受信中でない側のCRC演算回路
から値を読み取り、その値を前記回線別データ保持メモ
リに格納し、かつそのときにフレーム最終ビット信号が
入力されたならばそのときの演算結果の値がゼロである
か否かを判定し、ゼロでないときはCRCチェックエラ
ー信号を出力し、次に受信するタイムスロットに該当す
るCRC演算途中の値を前記回線別データ保持メモリか
ら読みだして現在クロック・データを受信中でない側の
CRC演算回路に格納する制御部とを備えている。
【0005】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0006】図1(a)は本発明の一実施例のブロック
図であり、図1(b)は回線別データ保持メモリ5のメ
モリマッピング図である。
図であり、図1(b)は回線別データ保持メモリ5のメ
モリマッピング図である。
【0007】クロック・データ切替部1は制御部4から
のクロック・データ切替指示信号を受け、時分割多重回
線6からのクロックとデータとを1タイムスロット分ご
とに2つのCRC演算回路2および3に交互に伝達す
る。制御部4はCRC演算回路2または3の一方が時分
割多重回線の1タイムスロットを受信中に、もう一方の
CRC演算が終了した側のCRC演算回路から演算結果
の値を読み取り、その値を回線別データ保持メモリ5の
該当するタイムスロット番号nの場所に格納し、次にタ
イムスロット番号n+2の場所から値を読み取り、その
値を該当するCRC演算回路2または3に格納する。即
ち2つのCRC演算回路2および3のうちどちらかが時
分割多重回線の1タイムスロットを受信し、もうひとつ
のCRC演算回路はつぎのタイムスロットを受信するた
めの準備を行なう。また制御部4は、あるタイムスロッ
トを受信し終わったときにフレーム最終ビット信号が入
力されたならばそのときの演算結果の値がゼロであるこ
とを確認し、ゼロでないときはCRCチェックエラー信
号を出力する。
のクロック・データ切替指示信号を受け、時分割多重回
線6からのクロックとデータとを1タイムスロット分ご
とに2つのCRC演算回路2および3に交互に伝達す
る。制御部4はCRC演算回路2または3の一方が時分
割多重回線の1タイムスロットを受信中に、もう一方の
CRC演算が終了した側のCRC演算回路から演算結果
の値を読み取り、その値を回線別データ保持メモリ5の
該当するタイムスロット番号nの場所に格納し、次にタ
イムスロット番号n+2の場所から値を読み取り、その
値を該当するCRC演算回路2または3に格納する。即
ち2つのCRC演算回路2および3のうちどちらかが時
分割多重回線の1タイムスロットを受信し、もうひとつ
のCRC演算回路はつぎのタイムスロットを受信するた
めの準備を行なう。また制御部4は、あるタイムスロッ
トを受信し終わったときにフレーム最終ビット信号が入
力されたならばそのときの演算結果の値がゼロであるこ
とを確認し、ゼロでないときはCRCチェックエラー信
号を出力する。
【0008】
【発明の効果】以上説明したように本発明によれば、C
RC演算回路を時分割多重回線のタイムスロットを数だ
け持つ必要がなくなり、回路の削減を図ることができ
る。
RC演算回路を時分割多重回線のタイムスロットを数だ
け持つ必要がなくなり、回路の削減を図ることができ
る。
【図面の簡単な説明】
【図1】(a)は本発明の一実施例のブロック図であ
り、(b)は(a)に示した回線別データ保持メモリの
メモリマッピング図である。
り、(b)は(a)に示した回線別データ保持メモリの
メモリマッピング図である。
【図2】従来の時分割多重回線のCRCチェック方式の
ブロック図である。
ブロック図である。
1 クロック・データ切替部 2,3 CRC演算回路 4 制御部 5 回線別データ保持メモリ 6 時分割多重回線
Claims (1)
- 【請求項1】 HDLCのレイヤ2フレームを伝送する
回線が複数本時分割多重された時分割多重回線を収容
し、レイヤ2終端のCRCチェックを行なう回路におい
て、 前記時分割多重回線から受信したクロックとデータとを
切替指示信号に従って1タイムスロット分ごとに2方路
に振り分けて出力するクロック・データ切替部と、 前記クロック・データ切替部の出力方路ごとに接続さ
れ、1タイムスロットごとに振り分けられた前記1タイ
ムスロット分のクロックとデータとをそれぞれ受信しC
RC演算を行なう2つのCRC演算回路と、 前記2つのCRC演算回路の各々が1タイムスロット分
のクロックとデータとを用いてCRC演算を行なった結
果の値であるHDLCのレイヤ2フレームのCRC演算
途中結果の値を回線ごとに一時的に保持する回線別デー
タ保持メモリと、 受信した時分割多重回線のタイムスロットごとに、前記
クロック・データ切替部に対して前記切替指示信号を出
力し、前記2つのCRC演算回路のうち現在クロック・
データを受信中でない側のCRC演算回路から値を読み
取り、その値を前記回線別データ保持メモリに格納し、
かつそのときにフレーム最終ビット信号が入力されたな
らばそのときの演算結果の値がゼロであるか否かを判定
し、ゼロでないときはCRCチェックエラー信号を出力
し、次に受信するタイムスロットに該当するCRC演算
途中の値を前記回線別データ保持メモリから読みだして
現在クロック・データを受信中でない側のCRC演算回
路に格納する制御部とを備えることを特徴とする時分割
多重回線のCRCチェック方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4182021A JPH0629952A (ja) | 1992-07-09 | 1992-07-09 | 時分割多重回線のcrcチェック方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4182021A JPH0629952A (ja) | 1992-07-09 | 1992-07-09 | 時分割多重回線のcrcチェック方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0629952A true JPH0629952A (ja) | 1994-02-04 |
Family
ID=16110958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4182021A Pending JPH0629952A (ja) | 1992-07-09 | 1992-07-09 | 時分割多重回線のcrcチェック方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0629952A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2721464A1 (fr) * | 1994-06-17 | 1995-12-22 | Alcatel Telspace | Procédé de correction d'un mot de contrôle de parité dans une section de commutation de trames, notamment de type SDH. |
US6877798B2 (en) | 2000-07-19 | 2005-04-12 | Honda Giken Kogyo Kabushiki Kaisha | Roof molding mounting structure for vehicle |
JP2005208902A (ja) * | 2004-01-22 | 2005-08-04 | Fujitsu Ltd | データ保証制御装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60230732A (ja) * | 1984-04-28 | 1985-11-16 | Nec Corp | 回線多重化crc符号生成装置 |
-
1992
- 1992-07-09 JP JP4182021A patent/JPH0629952A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60230732A (ja) * | 1984-04-28 | 1985-11-16 | Nec Corp | 回線多重化crc符号生成装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2721464A1 (fr) * | 1994-06-17 | 1995-12-22 | Alcatel Telspace | Procédé de correction d'un mot de contrôle de parité dans une section de commutation de trames, notamment de type SDH. |
US6877798B2 (en) | 2000-07-19 | 2005-04-12 | Honda Giken Kogyo Kabushiki Kaisha | Roof molding mounting structure for vehicle |
JP2005208902A (ja) * | 2004-01-22 | 2005-08-04 | Fujitsu Ltd | データ保証制御装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6259703B1 (en) | Time slot assigner for communication system | |
US4959830A (en) | Method and apparatus for through-connecting a wideband connection in a digital time switch | |
JPH0629952A (ja) | 時分割多重回線のcrcチェック方式 | |
JPH07123247B2 (ja) | デイジタルデ−タ伝送方法 | |
JPH07193554A (ja) | 多重化装置 | |
US6269097B1 (en) | Time switch with the control memory | |
JP3158758B2 (ja) | 端末アダプタ装置とデータ伝送方法 | |
JP3225589B2 (ja) | 多チャンネル多重通信コントローラー | |
JPS6219120B2 (ja) | ||
EP0519490B1 (en) | Input-output signal control apparatus | |
CA2109007C (en) | Time slot assigner for communication system | |
JP2765887B2 (ja) | データ多重方式 | |
JP2600494B2 (ja) | 分割hチャンネル交換伝送方式 | |
JPH0591142A (ja) | パケツトスイツチ | |
JPS61156934A (ja) | 時分割多重装置 | |
JPH0272744A (ja) | インターフェース装置 | |
JPS6285596A (ja) | 時分割スイツチ | |
JPS6025398A (ja) | 時分割多重通話路スイツチ制御装置 | |
JPS5814640A (ja) | デ−タ交換機における信号受信方式 | |
JPH0758950B2 (ja) | フレームアライナ回路 | |
JPH0834456B2 (ja) | 時分割多重化装置 | |
JPS62224194A (ja) | 時分割通信方式における通話路制御方式 | |
JPS63318836A (ja) | チャネル信号変換装置 | |
JPS6346838A (ja) | デ−タ受信方式 | |
JPS634760B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |