JPH09120965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09120965A JPH09120965A JP7276063A JP27606395A JPH09120965A JP H09120965 A JPH09120965 A JP H09120965A JP 7276063 A JP7276063 A JP 7276063A JP 27606395 A JP27606395 A JP 27606395A JP H09120965 A JPH09120965 A JP H09120965A
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Abstract
(57)【要約】
【課題】 シリコン基板裏面に不純物を添加したシリコ
ン酸化膜を堆積し、低温でゲッタリング層を形成し、し
かも、工程数の増加を押さえて製造コストが高くなるこ
とを防いだ半導体装置の製造方法を提供する。 【解決手段】 素子分離領域形成時において、ゲッタリ
ング層となるシリコン薄膜の堆積工程を、エッチングス
トッパとして使用しているシリコン薄膜の堆積工程と兼
用し、ゲッタリング層を専用の形成工程を設けることな
しに形成する。
ン酸化膜を堆積し、低温でゲッタリング層を形成し、し
かも、工程数の増加を押さえて製造コストが高くなるこ
とを防いだ半導体装置の製造方法を提供する。 【解決手段】 素子分離領域形成時において、ゲッタリ
ング層となるシリコン薄膜の堆積工程を、エッチングス
トッパとして使用しているシリコン薄膜の堆積工程と兼
用し、ゲッタリング層を専用の形成工程を設けることな
しに形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に金属不純物汚染による電気特性の劣化
を防止するゲッタリング層の形成方法に関するものであ
る。
法に係わり、特に金属不純物汚染による電気特性の劣化
を防止するゲッタリング層の形成方法に関するものであ
る。
【０００２】
【従来の技術】半導体装置の製造工程において、拡散炉
をはじめとする製造装置の材料や洗浄用の薬品などから
シリコン基板内に取り込まれるクロム、鉄、銅、ニッケ
ル、タングステンなどの金属は、結晶欠陥を誘発し、接
合リーク電流等の原因となり、半導体装置の特性を劣化
させることが知られている。これらの汚染金属を半導体
装置の活性領域外で取り除くことを、ゲッタリングとよ
んでいる。このゲッタリング技術の一つとして、従来は
リンゲッター法と呼ばれる方法を採用してきた。これは
ＭＯＳＦＥＴなどの能動素子をシリコン基板上に形成し
た後、シリコン基板裏面を露出させ、高温（例えば８５
０℃以上）のリン拡散を行うことによって高濃度のリン
拡散層をシリコン基板裏面に形成し、この高濃度リン拡
散層にシリコン基板中の金属を捕獲する方法である。こ
の方法は、シリコン基板表面に形成した層間膜に高濃度
のリンを高温で拡散し、層間膜表面を滑らかにして平坦
化するリンメルト工程と同時に行えるため、従来の半導
体装置製造には非常に有効であった。
をはじめとする製造装置の材料や洗浄用の薬品などから
シリコン基板内に取り込まれるクロム、鉄、銅、ニッケ
ル、タングステンなどの金属は、結晶欠陥を誘発し、接
合リーク電流等の原因となり、半導体装置の特性を劣化
させることが知られている。これらの汚染金属を半導体
装置の活性領域外で取り除くことを、ゲッタリングとよ
んでいる。このゲッタリング技術の一つとして、従来は
リンゲッター法と呼ばれる方法を採用してきた。これは
ＭＯＳＦＥＴなどの能動素子をシリコン基板上に形成し
た後、シリコン基板裏面を露出させ、高温（例えば８５
０℃以上）のリン拡散を行うことによって高濃度のリン
拡散層をシリコン基板裏面に形成し、この高濃度リン拡
散層にシリコン基板中の金属を捕獲する方法である。こ
の方法は、シリコン基板表面に形成した層間膜に高濃度
のリンを高温で拡散し、層間膜表面を滑らかにして平坦
化するリンメルト工程と同時に行えるため、従来の半導
体装置製造には非常に有効であった。
【０００３】一方、半導体装置の微細化に伴い、ＭＯＳ
ＦＥＴのショートチャネル効果を抑制するためにソー
ス、ドレイン拡散層は極めて薄く形成する必要が生じて
きた。例えば、０．２５μｍ世代では拡散層深さを０．
０８μｍ程度まで浅く形成する必要がある。これを実現
するためにはソース、ドレイン拡散層を形成後、高温の
熱工程を行わないことが重要である。
ＦＥＴのショートチャネル効果を抑制するためにソー
ス、ドレイン拡散層は極めて薄く形成する必要が生じて
きた。例えば、０．２５μｍ世代では拡散層深さを０．
０８μｍ程度まで浅く形成する必要がある。これを実現
するためにはソース、ドレイン拡散層を形成後、高温の
熱工程を行わないことが重要である。
【０００４】したがって、従来のリンゲッター法ではリ
ン拡散に高温の熱工程が必要となるため、半導体装置の
微細化には対応できなくなってきた。これを解決する手
段として、低温で高濃度のゲッタリング層が形成できる
方法が提案されている。これは、シリコン基板裏面に不
純物を添加したシリコン薄膜を堆積する工程によりゲッ
タリングを行う方法である。
ン拡散に高温の熱工程が必要となるため、半導体装置の
微細化には対応できなくなってきた。これを解決する手
段として、低温で高濃度のゲッタリング層が形成できる
方法が提案されている。これは、シリコン基板裏面に不
純物を添加したシリコン薄膜を堆積する工程によりゲッ
タリングを行う方法である。
【０００５】従来用いられていた、シリコン基板裏面に
不純物を添加したシリコン薄膜を堆積するプロセスを、
ＭＯＳＦＥＴの製造方法を例に、図面を用いて説明す
る。図１５に示すようにシリコン基板３０１上にシリコ
ン酸化膜３０２を約５０ｎｍ、前記シリコン酸化膜３０
２上にシリコン薄膜３０３を約１００ｎｍ、前記シリコ
ン薄膜３０３上にシリコン窒化膜３０４を約１５０ｎｍ
順次堆積する。さらに、前記シリコン窒化膜３０４上
に、フォトリソグラフィー法により、レジストを塗布
し、素子分離領域となる部分のレジストを除去して、素
子分離領域形成用のレジストパターン３０５を形成す
る。通常、シリコン酸化膜３０２は熱酸化法もしくは減
圧ＣＶＤ法、シリコン薄膜３０３およびシリコン窒化膜
３０４は減圧ＣＶＤ法で形成するのが一般的なので、こ
れらの膜はシリコン基板３０１の裏面にも同様に堆積す
る。
不純物を添加したシリコン薄膜を堆積するプロセスを、
ＭＯＳＦＥＴの製造方法を例に、図面を用いて説明す
る。図１５に示すようにシリコン基板３０１上にシリコ
ン酸化膜３０２を約５０ｎｍ、前記シリコン酸化膜３０
２上にシリコン薄膜３０３を約１００ｎｍ、前記シリコ
ン薄膜３０３上にシリコン窒化膜３０４を約１５０ｎｍ
順次堆積する。さらに、前記シリコン窒化膜３０４上
に、フォトリソグラフィー法により、レジストを塗布
し、素子分離領域となる部分のレジストを除去して、素
子分離領域形成用のレジストパターン３０５を形成す
る。通常、シリコン酸化膜３０２は熱酸化法もしくは減
圧ＣＶＤ法、シリコン薄膜３０３およびシリコン窒化膜
３０４は減圧ＣＶＤ法で形成するのが一般的なので、こ
れらの膜はシリコン基板３０１の裏面にも同様に堆積す
る。
【０００６】次に、図１６に示すようにＲＩＥ法を用い
てシリコン薄膜３０３をエッチングストッパとしてシリ
コン窒化膜３０４をエッチングした後、素子分離領域形
成用のレジストパターン３０５を剥離する。
てシリコン薄膜３０３をエッチングストッパとしてシリ
コン窒化膜３０４をエッチングした後、素子分離領域形
成用のレジストパターン３０５を剥離する。
【０００７】次に、図１７に示すように、熱酸化法によ
り素子分離領域に選択的にシリコン酸化膜３０６を約７
００ｎｍ形成する。これはＬＯＣＯＳ法と呼ばれる素子
分離の形成方法である。
り素子分離領域に選択的にシリコン酸化膜３０６を約７
００ｎｍ形成する。これはＬＯＣＯＳ法と呼ばれる素子
分離の形成方法である。
【０００８】次に、シリコン基板３０１表面のシリコン
窒化膜３０４、シリコン薄膜３０３、シリコン酸化膜３
０２とシリコン基板３０１裏面のシリコン酸化膜３０
２、シリコン薄膜３０３、シリコン窒化膜３０４を除去
した後、図１８に示すように、ゲート酸化膜３０７形
成、ゲート電極３０８形成、ソース、ドレイン拡散層３
０９形成といった通常のＭＯＳＦＥＴを製造する工程を
行い、シリコン基板３０１上にＭＯＳＦＥＴを形成す
る。この時、シリコン基板３０１の裏面には、シリコン
酸化膜３１０、シリコン薄膜３１１が形成される。
窒化膜３０４、シリコン薄膜３０３、シリコン酸化膜３
０２とシリコン基板３０１裏面のシリコン酸化膜３０
２、シリコン薄膜３０３、シリコン窒化膜３０４を除去
した後、図１８に示すように、ゲート酸化膜３０７形
成、ゲート電極３０８形成、ソース、ドレイン拡散層３
０９形成といった通常のＭＯＳＦＥＴを製造する工程を
行い、シリコン基板３０１上にＭＯＳＦＥＴを形成す
る。この時、シリコン基板３０１の裏面には、シリコン
酸化膜３１０、シリコン薄膜３１１が形成される。
【０００９】次に、図１９に示すように、シリコン酸化
膜を主成分とした層間絶縁膜３１２をシリコン基板上に
約９００ｎｍ堆積して、例えばＣＭＰ法により平坦化す
る。さらに、図２０に示すように、シリコン基板３０１
の裏面に堆積していたシリコン酸化膜３１０、シリコン
薄膜３１１を選択的に除去し、シリコン基板３０１の裏
面を露出させる。
膜を主成分とした層間絶縁膜３１２をシリコン基板上に
約９００ｎｍ堆積して、例えばＣＭＰ法により平坦化す
る。さらに、図２０に示すように、シリコン基板３０１
の裏面に堆積していたシリコン酸化膜３１０、シリコン
薄膜３１１を選択的に除去し、シリコン基板３０１の裏
面を露出させる。
【００１０】次に、図２１に示すように減圧ＣＶＤ法に
より不純物を添加したシリコン薄膜３１３を前記シリコ
ン基板上に約９００ｎｍ堆積する。さらに、図２２に示
すように、シリコン基板３０１の表面に堆積したシリコ
ン薄膜３１３のみを選択的に除去し、シリコン基板３０
１の裏面に堆積したシリコン薄膜３１３はそのまま残
す。この不純物を添加したシリコン薄膜３１３がゲッタ
リング層となる。また添加する不純物はボロンもしくは
リンが一般的である。
より不純物を添加したシリコン薄膜３１３を前記シリコ
ン基板上に約９００ｎｍ堆積する。さらに、図２２に示
すように、シリコン基板３０１の表面に堆積したシリコ
ン薄膜３１３のみを選択的に除去し、シリコン基板３０
１の裏面に堆積したシリコン薄膜３１３はそのまま残
す。この不純物を添加したシリコン薄膜３１３がゲッタ
リング層となる。また添加する不純物はボロンもしくは
リンが一般的である。
【００１１】その後、コンタクトホール３１４の形成、
メタル３１５の形成の工程を経て、図２３のように半導
体装置を完成させる。上述した、従来の半導体装置の製
造方法により形成された半導体装置では、シリコン酸化
膜を主成分とした層間絶縁膜３１２を堆積して平坦化し
た後、シリコン基板３０１の裏面に堆積していたシリコ
ン酸化膜３１０、シリコン薄膜３１１を選択的に除去
し、シリコン基板３０１の裏面を露出させる工程と、減
圧ＣＶＤ法により、不純物を添加したシリコン薄膜３１
３をシリコン基板３０１の両面に堆積する工程と、シリ
コン基板３０１の表面に堆積した不純物を添加したシリ
コン薄膜３１３のみを選択的に除去する工程が必要とな
る。これらは本来ＭＯＳＦＥＴを形成する上では必要の
ない工程であり、これによって、工程数が増加し、製造
コストが高くなるという問題がある。
メタル３１５の形成の工程を経て、図２３のように半導
体装置を完成させる。上述した、従来の半導体装置の製
造方法により形成された半導体装置では、シリコン酸化
膜を主成分とした層間絶縁膜３１２を堆積して平坦化し
た後、シリコン基板３０１の裏面に堆積していたシリコ
ン酸化膜３１０、シリコン薄膜３１１を選択的に除去
し、シリコン基板３０１の裏面を露出させる工程と、減
圧ＣＶＤ法により、不純物を添加したシリコン薄膜３１
３をシリコン基板３０１の両面に堆積する工程と、シリ
コン基板３０１の表面に堆積した不純物を添加したシリ
コン薄膜３１３のみを選択的に除去する工程が必要とな
る。これらは本来ＭＯＳＦＥＴを形成する上では必要の
ない工程であり、これによって、工程数が増加し、製造
コストが高くなるという問題がある。
【００１２】このような、ゲッタリングのための専用工
程を不要とする製造方法として、特開昭６１−１５９７
４１、特開平２−２１８１３６、特開平５−１０９７３
６等が提案されている。これらの方法によると、通常の
ＭＯＳＦＥＴを形成する工程において、シリコン基板の
表面に絶縁膜を形成する工程において、シリコン基板の
裏面にも形成された絶縁膜を除去し、シリコン基板の裏
面を露出させ、シリコン基板の両面に多結晶半導体膜を
形成し、これに高温で不純物拡散を行い、次いで、シリ
コン基板表面の多結晶半導体膜を選択エッチングしゲー
ト電極を形成するというものである。つまり、シリコン
基板の表面の多結晶半導体膜は選択エッチングされてゲ
ート電極となり、シリコン基板の裏面の多結晶半導体膜
はシリコン基板と直接接触して、ゲッタリング効果を発
揮する。この方法を用いることにより、シリコン基板上
にゲート電極を形成する段階において、シリコン基板の
裏面の絶縁膜を除去する工程を追加しただけで、ゲッタ
リング専用工程が不要となる。しかし、これらの製造方
法では、多結晶半導体膜に高温で不純物拡散を行う工程
を必要とするため、前述したように、半導体装置の微細
化には対応できない。
程を不要とする製造方法として、特開昭６１−１５９７
４１、特開平２−２１８１３６、特開平５−１０９７３
６等が提案されている。これらの方法によると、通常の
ＭＯＳＦＥＴを形成する工程において、シリコン基板の
表面に絶縁膜を形成する工程において、シリコン基板の
裏面にも形成された絶縁膜を除去し、シリコン基板の裏
面を露出させ、シリコン基板の両面に多結晶半導体膜を
形成し、これに高温で不純物拡散を行い、次いで、シリ
コン基板表面の多結晶半導体膜を選択エッチングしゲー
ト電極を形成するというものである。つまり、シリコン
基板の表面の多結晶半導体膜は選択エッチングされてゲ
ート電極となり、シリコン基板の裏面の多結晶半導体膜
はシリコン基板と直接接触して、ゲッタリング効果を発
揮する。この方法を用いることにより、シリコン基板上
にゲート電極を形成する段階において、シリコン基板の
裏面の絶縁膜を除去する工程を追加しただけで、ゲッタ
リング専用工程が不要となる。しかし、これらの製造方
法では、多結晶半導体膜に高温で不純物拡散を行う工程
を必要とするため、前述したように、半導体装置の微細
化には対応できない。
【００１３】また、半導体装置の微細化に伴うＭＯＳＦ
ＥＴのショートチャネル効果を抑制するために、Ｎチャ
ネルＭＯＳにはＮ型のゲート電極、ＰチャネルＭＯＳに
はＰ型のゲート電極を用いることが効果的であるが、ゲ
ート電極は不純物拡散工程により一種類に限定されてし
まうため、Ｎ型、Ｐ型と２種類のゲート電極を形成する
ためには、工程数の増加をまねくことになる。
ＥＴのショートチャネル効果を抑制するために、Ｎチャ
ネルＭＯＳにはＮ型のゲート電極、ＰチャネルＭＯＳに
はＰ型のゲート電極を用いることが効果的であるが、ゲ
ート電極は不純物拡散工程により一種類に限定されてし
まうため、Ｎ型、Ｐ型と２種類のゲート電極を形成する
ためには、工程数の増加をまねくことになる。
【００１４】
【発明が解決しようとする課題】本発明は以上のような
問題点に鑑みてなされたものであり、シリコン基板裏面
に不純物を添加したシリコン酸化膜を堆積し、低温でゲ
ッタリング層を形成し、しかも、工程数の増加を押さえ
て製造コストが高くなることを防いだ半導体装置の製造
方法を提供するものである。
問題点に鑑みてなされたものであり、シリコン基板裏面
に不純物を添加したシリコン酸化膜を堆積し、低温でゲ
ッタリング層を形成し、しかも、工程数の増加を押さえ
て製造コストが高くなることを防いだ半導体装置の製造
方法を提供するものである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、素子分離領域形成時において、シリコン
基板上にシリコン酸化膜を形成する工程と、前記シリコ
ン基板の裏面のシリコン酸化膜のみを選択的に除去し、
前記シリコン基板の裏面を露出させる工程と、前記シリ
コン基板の前両面に、ＣＶＤ法によりシリコン薄膜を形
成する工程と、前記シリコン薄膜上にシリコン窒化膜を
形成する工程と、前記シリコン窒化膜上に素子分離用レ
ジストを塗布し、素子分離のパターンを形成する工程
と、前記パターンニングされたシリコン窒化膜をマスク
に素子分離用酸化膜を形成する工程とを具備し、前記シ
リコン基板の裏面に形成されたシリコン薄膜を半導体装
置の完成まで残すことを特徴とする半導体装置の製造方
法を提供し、前記シリコン基板の裏面に直接接する前記
シリコン薄膜をゲッタリング層として作用させるもので
ある。
に、本発明は、素子分離領域形成時において、シリコン
基板上にシリコン酸化膜を形成する工程と、前記シリコ
ン基板の裏面のシリコン酸化膜のみを選択的に除去し、
前記シリコン基板の裏面を露出させる工程と、前記シリ
コン基板の前両面に、ＣＶＤ法によりシリコン薄膜を形
成する工程と、前記シリコン薄膜上にシリコン窒化膜を
形成する工程と、前記シリコン窒化膜上に素子分離用レ
ジストを塗布し、素子分離のパターンを形成する工程
と、前記パターンニングされたシリコン窒化膜をマスク
に素子分離用酸化膜を形成する工程とを具備し、前記シ
リコン基板の裏面に形成されたシリコン薄膜を半導体装
置の完成まで残すことを特徴とする半導体装置の製造方
法を提供し、前記シリコン基板の裏面に直接接する前記
シリコン薄膜をゲッタリング層として作用させるもので
ある。
【００１６】
【発明の実施の形態】本発明の第１の実施例を図面を用
いて説明する。図１に示すようにシリコン基板１０１上
に、熱酸化法もしくはＣＶＤ法により、シリコン酸化膜
１０２を約５０ｎｍ形成する。このとき、シリコン基板
１０１の裏面にもシリコン酸化膜１０２が存在する場合
は、シリコン基板１０１の裏面に堆積しているシリコン
酸化膜１０２のみを選択的に除去し、シリコン基板１０
１の裏面を露出させる。
いて説明する。図１に示すようにシリコン基板１０１上
に、熱酸化法もしくはＣＶＤ法により、シリコン酸化膜
１０２を約５０ｎｍ形成する。このとき、シリコン基板
１０１の裏面にもシリコン酸化膜１０２が存在する場合
は、シリコン基板１０１の裏面に堆積しているシリコン
酸化膜１０２のみを選択的に除去し、シリコン基板１０
１の裏面を露出させる。
【００１７】次に、図２に示すように、前記シリコン基
板１０１上に、不純物を添加したシリコン薄膜１０３を
約１００ｎｍ、シリコン窒化膜１０４を約１５０ｎｍ順
次堆積する。さらに、前記シリコン窒化膜１０４上に、
フォトリソグラフィー法により、レジストを塗布し、素
子分離領域となる部分のレジストを除去して、素子分離
領域形成用のレジストパターン１０５を形成する。通
常、不純物を添加したシリコン薄膜１０３およびシリコ
ン窒化膜１０４は減圧ＣＶＤ法で形成するのが一般的な
ので、これらの膜はシリコン基板１０１の裏面にも同様
に堆積する。しかも、不純物を添加したシリコン薄膜１
０３は直接シリコン基板１０１の裏面に接するので、こ
の不純物を添加したシリコン薄膜１０３はゲッタリング
層として効果を発揮する。
板１０１上に、不純物を添加したシリコン薄膜１０３を
約１００ｎｍ、シリコン窒化膜１０４を約１５０ｎｍ順
次堆積する。さらに、前記シリコン窒化膜１０４上に、
フォトリソグラフィー法により、レジストを塗布し、素
子分離領域となる部分のレジストを除去して、素子分離
領域形成用のレジストパターン１０５を形成する。通
常、不純物を添加したシリコン薄膜１０３およびシリコ
ン窒化膜１０４は減圧ＣＶＤ法で形成するのが一般的な
ので、これらの膜はシリコン基板１０１の裏面にも同様
に堆積する。しかも、不純物を添加したシリコン薄膜１
０３は直接シリコン基板１０１の裏面に接するので、こ
の不純物を添加したシリコン薄膜１０３はゲッタリング
層として効果を発揮する。
【００１８】次に、図３に示すようにＲＩＥ法を用いて
不純物を添加したシリコン薄膜１０３をエッチングスト
ッパとしてシリコン窒化膜１０４をエッチングした後、
素子分離領域形成用のレジストパターン１０５を剥離す
る。
不純物を添加したシリコン薄膜１０３をエッチングスト
ッパとしてシリコン窒化膜１０４をエッチングした後、
素子分離領域形成用のレジストパターン１０５を剥離す
る。
【００１９】次に、図４に示すように、熱酸化法により
素子分離領域に選択的にシリコン酸化膜１０６を約７０
０ｎｍ形成する。これはＬＯＣＯＳ法と呼ばれる素子分
離の形成方法である。
素子分離領域に選択的にシリコン酸化膜１０６を約７０
０ｎｍ形成する。これはＬＯＣＯＳ法と呼ばれる素子分
離の形成方法である。
【００２０】次に図５に示すように、シリコン基板１０
１表面のシリコン窒化膜１０４、シリコン薄膜１０３、
シリコン酸化膜１０２を除去した後、ゲート酸化膜１０
７形成、ゲート電極１０８形成、ソース、ドレイン拡散
層１０９形成といった通常のＭＯＳＦＥＴを製造する工
程を行い、シリコン基板１０１上にＭＯＳＦＥＴを形成
する。ここで、シリコン基板１０１裏面のシリコン窒化
膜１０４は除去しないことが望ましい。その理由は、不
純物を添加したシリコン薄膜１０３をゲッタリング層と
して、半導体装置の製造終了まで、残しておくためのカ
バーとして役立つからである。
１表面のシリコン窒化膜１０４、シリコン薄膜１０３、
シリコン酸化膜１０２を除去した後、ゲート酸化膜１０
７形成、ゲート電極１０８形成、ソース、ドレイン拡散
層１０９形成といった通常のＭＯＳＦＥＴを製造する工
程を行い、シリコン基板１０１上にＭＯＳＦＥＴを形成
する。ここで、シリコン基板１０１裏面のシリコン窒化
膜１０４は除去しないことが望ましい。その理由は、不
純物を添加したシリコン薄膜１０３をゲッタリング層と
して、半導体装置の製造終了まで、残しておくためのカ
バーとして役立つからである。
【００２１】次に図６に示すように、シリコン酸化膜を
主成分とした層間絶縁膜１１０をシリコン基板上に約９
００ｎｍ堆積して、例えばＣＭＰ法により平坦化する。
その後、コンタクトホール１１１の形成、メタル１１２
の形成の工程を経て、図７のように半導体装置を完成さ
せる。
主成分とした層間絶縁膜１１０をシリコン基板上に約９
００ｎｍ堆積して、例えばＣＭＰ法により平坦化する。
その後、コンタクトホール１１１の形成、メタル１１２
の形成の工程を経て、図７のように半導体装置を完成さ
せる。
【００２２】以上、第１の実施例の製造方法により形成
された半導体装置では、ゲッタリング層となる不純物を
添加したシリコン薄膜の堆積工程を、ＬＯＣＯＳ法と呼
ばれている素子分離領域の形成時に、エッチングストッ
パとして使用しているシリコン薄膜の堆積工程と兼用し
ている。このため、従来例で説明したような、シリコン
酸化膜を主成分とした層間絶縁膜を堆積して平坦化した
後シリコン基板の裏面に堆積していたシリコン酸化膜、
シリコン薄膜、層間絶縁膜を選択的に除去しシリコン基
板の裏面を露出させる工程と、減圧ＣＶＤ法により不純
物を添加したシリコン薄膜を堆積する工程と、シリコン
基板の表面に堆積したシリコン薄膜のみを選択的に除去
する工程が不要になる。また、シリコン基板裏面に不純
物を添加したシリコン薄膜を形成するので、高温で不純
物を拡散する工程も不要になる。従ってシリコン基板の
裏面に不純物を添加したシリコン薄膜を堆積し、低温で
ゲッタリング層を形成することができ、しかも工程数の
増加を抑え、製造コストを低減することが可能となる。
された半導体装置では、ゲッタリング層となる不純物を
添加したシリコン薄膜の堆積工程を、ＬＯＣＯＳ法と呼
ばれている素子分離領域の形成時に、エッチングストッ
パとして使用しているシリコン薄膜の堆積工程と兼用し
ている。このため、従来例で説明したような、シリコン
酸化膜を主成分とした層間絶縁膜を堆積して平坦化した
後シリコン基板の裏面に堆積していたシリコン酸化膜、
シリコン薄膜、層間絶縁膜を選択的に除去しシリコン基
板の裏面を露出させる工程と、減圧ＣＶＤ法により不純
物を添加したシリコン薄膜を堆積する工程と、シリコン
基板の表面に堆積したシリコン薄膜のみを選択的に除去
する工程が不要になる。また、シリコン基板裏面に不純
物を添加したシリコン薄膜を形成するので、高温で不純
物を拡散する工程も不要になる。従ってシリコン基板の
裏面に不純物を添加したシリコン薄膜を堆積し、低温で
ゲッタリング層を形成することができ、しかも工程数の
増加を抑え、製造コストを低減することが可能となる。
【００２３】上記第１の実施例においては、素子分離領
域形成の形成法としてＬＯＣＯＳ法を例に説明したが、
素子分離工程でシリコン薄膜を使用するプロセスであれ
ば、素子分離領域の形成方法は問わない。以下、ＳＴＩ
法を用いて素子分離領域を形成するＭＯＳＦＥＴの製造
方法における、本発明の第２の実施例として説明する。
域形成の形成法としてＬＯＣＯＳ法を例に説明したが、
素子分離工程でシリコン薄膜を使用するプロセスであれ
ば、素子分離領域の形成方法は問わない。以下、ＳＴＩ
法を用いて素子分離領域を形成するＭＯＳＦＥＴの製造
方法における、本発明の第２の実施例として説明する。
【００２４】図８に示すようにシリコン基板２０１上
に、熱酸化法もしくはＣＶＤ法により、シリコン酸化膜
２０２を約５０ｎｍ形成する。このとき、シリコン基板
２０１の裏面にもシリコン酸化膜２０２が存在する場合
は、シリコン基板２０１の裏面に堆積しているシリコン
酸化膜２０２のみを選択的に除去し、シリコン基板２０
１の裏面を露出させる。
に、熱酸化法もしくはＣＶＤ法により、シリコン酸化膜
２０２を約５０ｎｍ形成する。このとき、シリコン基板
２０１の裏面にもシリコン酸化膜２０２が存在する場合
は、シリコン基板２０１の裏面に堆積しているシリコン
酸化膜２０２のみを選択的に除去し、シリコン基板２０
１の裏面を露出させる。
【００２５】次に、図９に示すように、不純物を添加し
たシリコン薄膜２０３を約３００ｎｍ、シリコン酸化膜
２０４を約２００ｎｍ順次堆積する。さらに、前記シリ
コン酸化膜２０４上に、フォトリソグラフィー法によ
り、レジストを塗布し、素子分離領域となる部分のレジ
ストを除去して、素子分離領域形成用のレジストパター
ン２０５を形成する。通常、不純物を添加したシリコン
薄膜２０３およびシリコン酸化膜２０４は減圧ＣＶＤ法
で形成するのが一般的なので、これらの膜はシリコン基
板２０１の裏面にも同様に堆積する。しかも、不純物を
添加したシリコン薄膜２０３は直接シリコン基板２０１
の裏面に接するので、このシリコン薄膜２０３はゲッタ
リング層として効果を発揮する。
たシリコン薄膜２０３を約３００ｎｍ、シリコン酸化膜
２０４を約２００ｎｍ順次堆積する。さらに、前記シリ
コン酸化膜２０４上に、フォトリソグラフィー法によ
り、レジストを塗布し、素子分離領域となる部分のレジ
ストを除去して、素子分離領域形成用のレジストパター
ン２０５を形成する。通常、不純物を添加したシリコン
薄膜２０３およびシリコン酸化膜２０４は減圧ＣＶＤ法
で形成するのが一般的なので、これらの膜はシリコン基
板２０１の裏面にも同様に堆積する。しかも、不純物を
添加したシリコン薄膜２０３は直接シリコン基板２０１
の裏面に接するので、このシリコン薄膜２０３はゲッタ
リング層として効果を発揮する。
【００２６】次に、図１０に示すようにＲＩＥ法を用い
てシリコン酸化膜２０４、不純物を添加したシリコン薄
膜２０３、シリコン酸化膜２０２をエッチングする。さ
らに、素子分離領域形成用のレジストパターン２０５を
剥離した後、シリコン酸化膜２０４をマスクとして、シ
リコン基板２０１をエッチングし、素子分離領域となる
トレンチ２０６を約７００ｎｍの深さに形成する。
てシリコン酸化膜２０４、不純物を添加したシリコン薄
膜２０３、シリコン酸化膜２０２をエッチングする。さ
らに、素子分離領域形成用のレジストパターン２０５を
剥離した後、シリコン酸化膜２０４をマスクとして、シ
リコン基板２０１をエッチングし、素子分離領域となる
トレンチ２０６を約７００ｎｍの深さに形成する。
【００２７】次に図１１に示すように、シリコン基板２
０１の表面に、プラズマＣＶＤ法によりシリコン酸化膜
２０７を約１０００ｎｍ堆積する。さらに、例えばＣＭ
Ｐ法を用いて不純物を添加したシリコン薄膜２０３をエ
ッチングストッパとして平坦化し、素子分離領域となる
トレンチ２０６にシリコン酸化膜２０７を埋め込む。こ
れはＳＴＩ法と呼ばれる素子分離の形成方法である。
０１の表面に、プラズマＣＶＤ法によりシリコン酸化膜
２０７を約１０００ｎｍ堆積する。さらに、例えばＣＭ
Ｐ法を用いて不純物を添加したシリコン薄膜２０３をエ
ッチングストッパとして平坦化し、素子分離領域となる
トレンチ２０６にシリコン酸化膜２０７を埋め込む。こ
れはＳＴＩ法と呼ばれる素子分離の形成方法である。
【００２８】次に図１２に示すように、シリコン基板２
０１表面の不純物を添加したシリコン薄膜２０３、シリ
コン酸化膜２０２を除去した後、ゲート酸化膜２０８、
ゲート電極２０９、ソース、ドレイン拡散層２１０形成
といった通常のＭＯＳＦＥＴを製造する工程を行い、シ
リコン基板２０１上にＭＯＳＦＥＴを形成する。
０１表面の不純物を添加したシリコン薄膜２０３、シリ
コン酸化膜２０２を除去した後、ゲート酸化膜２０８、
ゲート電極２０９、ソース、ドレイン拡散層２１０形成
といった通常のＭＯＳＦＥＴを製造する工程を行い、シ
リコン基板２０１上にＭＯＳＦＥＴを形成する。
【００２９】次に図１３に示すように、シリコン酸化膜
を主成分とした層間絶縁膜２１１をシリコン基板上に約
９００ｎｍ堆積して、例えばＣＭＰ法により平坦化す
る。その後、コンタクトホール２１２の形成、メタル２
１３の形成の工程を経て、図１４のように半導体装置を
完成させる。
を主成分とした層間絶縁膜２１１をシリコン基板上に約
９００ｎｍ堆積して、例えばＣＭＰ法により平坦化す
る。その後、コンタクトホール２１２の形成、メタル２
１３の形成の工程を経て、図１４のように半導体装置を
完成させる。
【００３０】以上、第２の実施例の製造方法により形成
された半導体装置では、ゲッタリング層となるシリコン
薄膜の堆積工程を、ＳＴＩ法と呼ばれている素子分離領
域の形成時に、エッチングストッパとして使用している
シリコン薄膜の堆積工程と兼用している。従って、第１
の実施例同様、ＳＴＩ法を用いた場合でも、ゲッタリン
グ層形成の専用工程が必要なくなることから、工程数の
増加を抑え、製造コストを低減することが可能となる。
された半導体装置では、ゲッタリング層となるシリコン
薄膜の堆積工程を、ＳＴＩ法と呼ばれている素子分離領
域の形成時に、エッチングストッパとして使用している
シリコン薄膜の堆積工程と兼用している。従って、第１
の実施例同様、ＳＴＩ法を用いた場合でも、ゲッタリン
グ層形成の専用工程が必要なくなることから、工程数の
増加を抑え、製造コストを低減することが可能となる。
【００３１】また、半導体装置の微細化に伴うＭＯＳＦ
ＥＴのショートチャネル効果を抑制するために、Ｎチャ
ネルＭＯＳにはＮ型のゲート電極、ＰチャネルＭＯＳに
はＰ型のゲート電極を用いる場合も、本発明の半導体装
置の製造方法によれば、素子分離領域の形成時にゲッタ
リング層が形成され、このゲッタリング層に不純物の熱
拡散工程は不要なので、同一基板上にＰ型、Ｎ型と２種
類のゲート電極を形成することが可能となる。
ＥＴのショートチャネル効果を抑制するために、Ｎチャ
ネルＭＯＳにはＮ型のゲート電極、ＰチャネルＭＯＳに
はＰ型のゲート電極を用いる場合も、本発明の半導体装
置の製造方法によれば、素子分離領域の形成時にゲッタ
リング層が形成され、このゲッタリング層に不純物の熱
拡散工程は不要なので、同一基板上にＰ型、Ｎ型と２種
類のゲート電極を形成することが可能となる。
【００３２】上記第１、第２の実施例において、本発明
をＭＯＳＦＥＴの製造工程を例に説明したが、特にこれ
に限定されることはなく、本発明は、素子分離領域を形
成する工程を有するものであれば、すべての半導体素子
に適用することができる。
をＭＯＳＦＥＴの製造工程を例に説明したが、特にこれ
に限定されることはなく、本発明は、素子分離領域を形
成する工程を有するものであれば、すべての半導体素子
に適用することができる。
【００３３】さらに、上述した、実施例１、実施例２で
はゲッタリング層として、不純物を添加したシリコン薄
膜を用いたが、不純物を添加しないシリコン薄膜であっ
ても、不純物を添加したシリコン薄膜を用いた場合に比
べてゲッタリング能力は低下するが、低温でゲッタリン
グする効果を得ることができる。シリコン薄膜に添加す
る不純物としては、ボロンまたはリンが一般的である
が、これらの添加物はゲッタリング効果得られるもので
あれば種類は問わない。
はゲッタリング層として、不純物を添加したシリコン薄
膜を用いたが、不純物を添加しないシリコン薄膜であっ
ても、不純物を添加したシリコン薄膜を用いた場合に比
べてゲッタリング能力は低下するが、低温でゲッタリン
グする効果を得ることができる。シリコン薄膜に添加す
る不純物としては、ボロンまたはリンが一般的である
が、これらの添加物はゲッタリング効果得られるもので
あれば種類は問わない。
【００３４】
【発明の効果】本発明を用いることにより、シリコン基
板裏面にシリコン酸化膜を堆積し、低温でゲッタリング
層を形成することができ、しかも、工程数の増加を押さ
えて製造コスト低減することが可能となる。
板裏面にシリコン酸化膜を堆積し、低温でゲッタリング
層を形成することができ、しかも、工程数の増加を押さ
えて製造コスト低減することが可能となる。
【図１】本発明の第１の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図３】本発明の第１の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図４】本発明の第１の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図５】本発明の第１の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図６】本発明の第１の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図７】本発明の第１の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図８】本発明の第２の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図９】本発明の第２の実施例に係る半導体装置の製造
方法を示した断面図である。
方法を示した断面図である。
【図１０】本発明の第２の実施例に係る半導体装置の製
造方法を示した断面図である。
造方法を示した断面図である。
【図１１】本発明の第２の実施例に係る半導体装置の製
造方法を示した断面図である。
造方法を示した断面図である。
【図１２】本発明の第２の実施例に係る半導体装置の製
造方法を示した断面図である。
造方法を示した断面図である。
【図１３】本発明の第２の実施例に係る半導体装置の製
造方法を示した断面図である。
造方法を示した断面図である。
【図１４】本発明の第２の実施例に係る半導体装置の製
造方法を示した断面図である。
造方法を示した断面図である。
【図１５】従来の半導体装置の製造方法を示した断面図
である。
である。
【図１６】従来の半導体装置の製造方法を示した断面図
である。
である。
【図１７】従来の半導体装置の製造方法を示した断面図
である。
である。
【図１８】従来の半導体装置の製造方法を示した断面図
である。
である。
【図１９】従来の半導体装置の製造方法を示した断面図
である。
である。
【図２０】従来の半導体装置の製造方法を示した断面図
である。
である。
【図２１】従来の半導体装置の製造方法を示した断面図
である。
である。
【図２２】従来の半導体装置の製造方法を示した断面図
である。
である。
【図２３】従来の半導体装置の製造方法を示した断面図
である。
である。
１０１ シリコン基板 １０２ シリコン酸化膜 １０３ 不純物を添加したシリコン薄膜 １０４ シリコン窒化膜 １０５ 素子分離領域形成用のレジストパターン １０６ シリコン酸化膜 １０７ ゲート酸化膜 １０８ ゲート電極 １０９ ソース、ドレイン領域 １１０ 層間絶縁膜 １１１ コンタクトホール １１２ メタル配線 ２０１ シリコン基板 ２０２ シリコン酸化膜 ２０３ 不純物を添加したシリコン薄膜 ２０４ シリコン酸化膜 ２０５ 素子分離領域形成用レジストパターン ２０６ トレンチ ２０７ シリコン酸化膜 ２０８ ゲート酸化膜 ２０９ ゲート電極 ２１０ ソース、ドレイン領域 ２１１ 層間絶縁膜 ２１２ コンタクトホール ２１３ メタル配線層 ３０１ シリコン基板 ３０２ シリコン酸化膜 ３０３ シリコン薄膜 ３０４ シリコン窒化膜 ３０５ 素子分離領域形成用のレジストパターン ３０６ シリコン酸化膜 ３０７ ゲート酸化膜 ３０８ ゲート電極 ３０９ ソース、ドレイン領域 ３１０ シリコン酸化膜 ３１１ シリコン薄膜 ３１２ 層間絶縁膜 ３１３ 不純物を添加したシリコン薄膜 ３１４ コンタクトホール ３１５ メタル配線層
Claims (4)
- 【請求項１】 半導体基板上に素子分離領域を形成する
際、 シリコン基板の表面および裏面にシリコン酸化膜を形成
する工程と、 前記シリコン基板の裏面のシリコン酸化膜のみを選択的
に除去し、前記シリコン基板の裏面を露出させる工程
と、 前記シリコン酸化膜上および前記露出されたシリコン基
板の裏面に、ＣＶＤ法によりシリコン薄膜を形成する工
程と、 前記シリコン薄膜上に第１の薄膜を形成する工程と、 前記シリコン基板表面の前記第１の薄膜上に素子分離用
レジストをパターンニングする工程と、 前記パターンニングされたレジストをマスク材として、
エッチングを行い前記シリコン基板表面の第１の薄膜を
パターンニングする工程と、 前記パターンニングされた第１の薄膜をマスクに素子分
離領域用酸化膜を形成する工程とを具備し、前記シリコ
ン基板の裏面に形成されたシリコン薄膜を使用しゲッタ
リングを行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板の表面および裏面にシリコ
ン酸化膜を形成する工程と、 前記シリコン基板の裏面のシリコン酸化膜のみを選択的
に除去し、前記シリコン基板の裏面を露出させる工程
と、 前記シリコン酸化膜上および前記露出されたシリコン基
板の裏面に、ＣＶＤ法によりシリコン薄膜を形成する工
程と、 前記シリコン薄膜上に第１の薄膜を形成する工程と、 前記シリコン基板表面の前記第１の薄膜上に素子分離用
レジストをパターンニングする工程と、 前記パターンニングされたレジストをマスク材として、
エッチングを行い前記シリコン基板表面の第１の薄膜を
パターンニングする工程と、 前記パターンニングされた第１の薄膜をマスクに素子分
離領域用酸化膜を形成する工程と、 前記シリコン基板表面の第１の薄膜、シリコン薄膜、シ
リコン酸化膜を剥離し、前記シリコン基板表面の前記素
子分離領域以外の部分を露出させる工程と、 前記シリコン基板表面の露出された部分に新たにゲート
酸化膜、ゲート電極を形成しＭＯＳＦＥＴを形成する工
程と、 前記ＭＯＳＦＥＴ上に層間絶縁膜を形成する工程とを具
備し、前記シリコン基板の裏面に形成されたシリコン薄
膜を使用し、ゲッタリングを行うことを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記シリコン薄膜に不純物が添加されて
いることを特徴とする請求項１または２記載の半導体装
置の製造方法。 - 【請求項４】 前記第１の薄膜がシリコン酸化膜もしく
はシリコン窒化膜もしくはシリコンであることを特徴と
する請求項１または２記載の半導体装置の製造方法。
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