JPH0628844A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To suppress the power source noise of a multiport memory or the like by shifting the operating timing of a sense amplifier and suppressing the change of operating currents attending on making the sense amplifier selectively in an operating state. CONSTITUTION:Sense amplifier driving circuits SDP0-SDPF and SDN0-SDNF for selectively turning the sense amplifier to the operating state are constituted of driving MOSFET QP0-QPF and QN0-QNF. Also, inside control signals PAPB and PAN for selectively turning the driving MOSFET to an on-state are prepared by a common sense amplifier control circuit and successively supplied to the gate of the driving MOSFET which is closer to the control circuit. At this time, a delay circuit for setting the operating timing of each driving MOSFET is constituted of the gate capacities CP0-CPF and CN0-CNF of the driving MOSFET, and the wiring resistance RP0-RPF and RN0-RNF of signal wirings for transmitting the inside control signals.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、多ビット構成のマルチポートメモリ等に利
用して特に有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a technique which is particularly effective when used for a multi-port memory having a multi-bit structure.

【０００２】[0002]

【従来の技術】直交して配置される複数のワード線及び
相補ビット線ならびにこれらのワード線及び相補ビット
線の交点に格子状に配置されるダイナミック型メモリセ
ルを含むメモリアレイを基本構成とするダイナミック型
ＲＡＭ（ランダムアクセスメモリ）がある。また、この
ようなダイナミック型ＲＡＭを基本構成とし、指定され
たアドレスを所定ビット単位でランダムにアクセスする
ためのＲＡＭポートと、一連のアドレスをシリアルにア
クセスするためのＳＡＭポートとを備えるマルチポート
メモリ（デュアルポートメモリ又はマルチポートビデオ
ＲＡＭ）がある。マルチポートメモリは、メモリアレイ
の各相補ビット線に対応して設けられる複数の単位増幅
回路を含むセンスアンプと、これらの単位増幅回路に回
路の電源電圧及び接地電位を選択的に供給することでセ
ンスアンプを選択的に動作状態とするためのＰチャンネ
ル及びＮチャンネル駆動ＭＯＳＦＥＴ（金属酸化物半導
体型電界効果トランジスタ。この明細書では、ＭＯＳＦ
ＥＴをして絶縁ゲート型電界効果トランジスタの総称と
する）とを備える。2. Description of the Related Art A memory array including a plurality of orthogonally arranged word lines and complementary bit lines and dynamic memory cells arranged in a lattice at intersections of the word lines and complementary bit lines is a basic structure. There is a dynamic RAM (random access memory). In addition, a multi-port memory having such a dynamic RAM as a basic configuration and including a RAM port for randomly accessing a specified address in a predetermined bit unit and a SAM port for serially accessing a series of addresses (Dual-port memory or multi-port video RAM). The multi-port memory includes a sense amplifier including a plurality of unit amplifier circuits provided corresponding to each complementary bit line of a memory array, and selectively supplying a power supply voltage and a ground potential of the circuit to these unit amplifier circuits. P-channel and N-channel driving MOSFETs (metal oxide semiconductor type field effect transistors for selectively operating the sense amplifier. In this specification, MOSF is used.
ET and collectively referred to as an insulated gate field effect transistor).

【０００３】マルチポートメモリについては、例えば、
特開昭６３−２９３７９１号公報等に記載されている。Regarding the multiport memory, for example,
It is described in JP-A-63-293791.

【０００４】[0004]

【発明が解決しようとする課題】上記マルチポートメモ
リ等において、センスアンプが選択的に動作状態とされ
ることによる動作電流の変化は大きく、これにともなう
電源ノイズを克服することがマルチポートメモリ等を安
定動作させる上での要点となる。このため、従来のマル
チポートメモリ等では、センスアンプを構成する単位増
幅回路に回路の電源電圧又は接地電位を選択的に供給す
るための駆動ＭＯＳＦＥＴを並列結合される複数のＭＯ
ＳＦＥＴによって構成し、これらの駆動ＭＯＳＦＥＴを
所定時間ずつシフトして順次オン状態とすることで、セ
ンスアンプが選択的に動作状態とされることによる動作
電流の変化を抑制する方法が採られる。In the above multiport memory or the like, the change in the operating current due to the selective operation of the sense amplifier is large, and it is possible to overcome the accompanying power supply noise. This is a key point for stable operation of the. Therefore, in a conventional multi-port memory or the like, a plurality of MO MOSFETs connected in parallel with driving MOSFETs for selectively supplying the power supply voltage or the ground potential of the circuit to the unit amplifier circuit forming the sense amplifier are provided.
A method of suppressing a change in operating current due to a sense amplifier being selectively brought into an operating state by adopting an SFET and sequentially shifting these drive MOSFETs by a predetermined time period and sequentially turning on the state is adopted.

【０００５】一方、マルチポートメモリは、画像システ
ムとの適合性を考慮して多ビット化される傾向にあり、
このような多ビット構成のマルチポートメモリにおい
て、そのメモリアレイは、例えば同時に入力又は出力さ
れる記憶データの各ビットに対応して複数のメモリマッ
トに分割される。したがって、例えば×１６ビット構成
のマルチポートメモリに上記のような電源ノイズ対策を
施す場合、図６に例示されるように、各メモリマットつ
まりは各センスアンプに回路の電源電圧又は接地電位を
選択的に供給するためのコモンソース線ＳＰ０〜ＳＰＦ
ならびにＳＮ０〜ＳＮＦに対応して設けられるセンスア
ンプ駆動回路ＳＤＰ０〜ＳＤＰＦならびにＳＤＮ０〜Ｓ
ＤＮＦに、それぞれ４個のＰチャンネルＭＯＳＦＥＴＱ
Ｐ０ａ〜ＱＰ０ｄないしＱＰＦａ〜ＱＰＦｄならびにＮ
チャンネルＭＯＳＦＥＴＱＮ０ａ〜ＱＮ０ｄないしＱＮ
Ｆａ〜ＱＮＦｄを設ける必要がある。On the other hand, the multi-port memory tends to be multi-bit in consideration of compatibility with the image system,
In such a multi-port memory having a multi-bit configuration, the memory array is divided into a plurality of memory mats, for example, corresponding to each bit of storage data input or output simultaneously. Therefore, for example, when the above-described power supply noise countermeasure is applied to a multiport memory having a 16-bit configuration, the power supply voltage or ground potential of the circuit is selected for each memory mat, that is, each sense amplifier, as illustrated in FIG. Common source lines SP0 to SPF for supplying electric power
And sense amplifier drive circuits SDP0-SDPF and SDN0-S provided corresponding to SN0-SNF.
4 P-channel MOSFETs Q each in DNF
P0a to QP0d to QPFa to QPFd and N
Channel MOSFETs QN0a to QN0d to QN
It is necessary to provide Fa to QNFd.

【０００６】また、これらの駆動ＭＯＳＦＥＴをオン状
態とするための内部制御信号ＤＰ０ａ〜ＤＰ０ｄないし
ＤＰＦａ〜ＤＰＦｄならびにＤＮ０ａ〜ＤＮ０ｄないし
ＤＮＦａ〜ＤＮＦｄは、メモリマット間のバラツキを抑
えるため、図７に例示されるように、トリガ信号となる
反転内部制御信号ＰＡＰＢ（ここで、それが有効とされ
るとき選択的にロウレベルとされるいわゆる反転信号及
び反転信号線等については、その名称の末尾にＢを付し
て表す。以下同様）又は内部制御信号ＰＡＮからそれぞ
れ同程度の時間ｔｄａ〜ｔｄｄだけ遅延されるべく形成
され、各メモリマットつまりは各駆動ＭＯＳＦＥＴに対
応して、上記遅延時間を設定するための駆動ＭＯＳＦＥ
Ｔ制御回路ＭＰＣ０〜ＭＰＣＦならびにＭＮＣ０〜ＭＮ
ＣＦが必要となる。これらの結果、ただですら周辺部の
ハードウエア量が多いマルチポートメモリの回路素子数
及び信号配線数がさらに増大し、チップサイズが大きく
なって、その低コスト化が阻害されるという問題が生じ
る。Internal control signals DP0a to DP0d to DPFa to DPFd and DN0a to DN0d to DNFa to DNFd for turning on these drive MOSFETs are illustrated in FIG. 7 in order to suppress variations among the memory mats. As described above, the inverted internal control signal PAPB serving as the trigger signal (here, the so-called inverted signal and inverted signal line etc. that are selectively brought to the low level when it is enabled is appended with B at the end of its name. The same shall apply hereinafter) or the internal control signal PAN is formed so as to be delayed by the same time tda to tdd, respectively, and the delay time is set for each memory mat, that is, each drive MOSFET. Drive MOSFE
T control circuit MPC0 to MPCF and MNC0 to MN
CF is required. As a result, there is a problem that the number of circuit elements and the number of signal wirings of the multi-port memory, which has a large amount of hardware even in the peripheral portion, further increases, the chip size increases, and the cost reduction is hindered. .

【０００７】この発明の目的は、比較的簡素な手段によ
りセンスアンプが選択的に動作状態とされることにとも
なう電源ノイズを抑制しうるマルチポートメモリ等の半
導体記憶装置を提供することにある。この発明の他の目
的は、特に多ビット構成とされるマルチポートメモリ等
の回路素子数及び信号配線数を削減し、チップサイズを
縮小して、その低コスト化を推進することにある。An object of the present invention is to provide a semiconductor memory device such as a multi-port memory capable of suppressing power supply noise caused by a sense amplifier being selectively activated by a relatively simple means. Another object of the present invention is to reduce the number of circuit elements such as a multi-port memory having a multi-bit configuration and the number of signal wirings, reduce the chip size, and promote the cost reduction.

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００９】[0009]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、多ビット構成とされ複数のメ
モリマットとこれらのメモリマットに対応して設けられ
る複数のセンスアンプとを備えるマルチポートメモリ等
において、各センスアンプを選択的に動作状態するため
の駆動ＭＯＳＦＥＴをそれぞれ実質的に１個のＭＯＳＦ
ＥＴにより構成し、これらの駆動ＭＯＳＦＥＴをそれぞ
れ異なるタイミングで順次オン状態とする。また、駆動
ＭＯＳＦＥＴを選択的にオン状態とするための内部制御
信号を、共通のセンスアンプ制御回路により形成し、こ
のセンスアンプ制御回路に近接するものから順次駆動Ｍ
ＯＳＦＥＴのゲートに供給する。このとき、各駆動ＭＯ
ＳＦＥＴがオン状態とされるタイミングを設定する遅延
回路を、各駆動ＭＯＳＦＥＴのゲート容量と内部制御信
号を伝達する信号配線の配線抵抗とにより構成する。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, in a multi-port memory or the like having a plurality of memory mats and a plurality of memory mats and a plurality of sense amplifiers provided corresponding to these memory mats, a driving MOSFET for selectively operating each sense amplifier is provided. Substantially one MOSF each
ET, and these drive MOSFETs are sequentially turned on at different timings. Further, an internal control signal for selectively turning on the drive MOSFET is formed by a common sense amplifier control circuit, and those which are sequentially driven from the ones close to the sense amplifier control circuit
Supply to the gate of OSFET. At this time, each drive MO
A delay circuit that sets the timing at which the SFET is turned on is configured by the gate capacitance of each drive MOSFET and the wiring resistance of the signal wiring that transmits the internal control signal.

【００１０】[0010]

【作用】上記手段によれば、各メモリマットに対応して
複数の駆動ＭＯＳＦＥＴや駆動ＭＯＳＦＥＴ制御回路等
を設けることなく、センスアンプの動作タイミングをシ
フトし、センスアンプが選択的に動作状態とされること
にともなう動作電流の変化を抑制して、電源ノイズを抑
制することができる。これにより、特に多ビット構成と
されるマルチポートメモリ等の回路素子数及び信号配線
数を削減し、チップサイズを縮小して、その低コスト化
を推進することができる。According to the above means, the operation timing of the sense amplifier is shifted and the sense amplifier is selectively brought into the operating state without providing a plurality of drive MOSFETs or drive MOSFET control circuits corresponding to each memory mat. Power supply noise can be suppressed by suppressing a change in operating current due to the change. As a result, it is possible to reduce the number of circuit elements such as a multi-port memory having a multi-bit configuration and the number of signal wires, reduce the chip size, and reduce the cost.

【００１１】[0011]

【実施例】図１には、この発明が適用されたマルチポー
トメモリの一実施例のブロック図が示されている。同図
をもとに、この実施例のマルチポートメモリの構成及び
動作の概要について説明する。なお、図１の各ブロック
を構成する回路素子は、特に制限されないが、公知の半
導体集積回路の製造技術により、単結晶シリコンのよう
な１個の半導体基板上に形成される。1 is a block diagram showing an embodiment of a multiport memory to which the present invention is applied. An outline of the configuration and operation of the multiport memory of this embodiment will be described with reference to FIG. The circuit elements forming each block in FIG. 1 are not particularly limited, but are formed on one semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique.

【００１２】図１において、この実施例のマルチポート
メモリは、特に制限されないが、いわゆる×１６ビット
構成とされ、同時に入力又は出力される記憶データの各
ビットに対応して設けられる１６個のＲＡＭポート用デ
ータ入出力端子ＲＩＯ０〜ＲＩＯＦならびにＳＡＭポー
ト用データ入出力端子ＲＩＯ０〜ＲＩＯＦを備える。ま
た、これらのデータ入出力端子に対応して設けられる１
６個のＲＡＭポート用データ入出力回路ＩＯＲ０〜ＩＯ
ＲＦならびにＳＡＭポート用データ入出力回路ＩＯＳ０
〜ＩＯＳＦを備え、２個のデータ入出力端子に対応して
設けられる８個のメモリブロックＭＢ０〜ＭＢ７を備え
る。In FIG. 1, the multiport memory of this embodiment is not particularly limited, but has a so-called x16 bit structure, and 16 RAMs provided corresponding to each bit of stored data input or output at the same time. Port data input / output terminals RIO0 to RIOF and SAM port data input / output terminals RIO0 to RIOF are provided. In addition, 1 provided corresponding to these data input / output terminals
Six RAM port data input / output circuits IOR0 to IO
Data input / output circuit IOS0 for RF and SAM ports
To IOSF, and eight memory blocks MB0 to MB7 provided corresponding to two data input / output terminals.

【００１３】メモリブロックＭＢ０〜ＭＢ７は、図１の
メモリブロックＭＢ０及びＭＢＦに代表して示されるよ
うに、ＳＡＭポート用ＹアドレスデコーダＳＹＤ０〜Ｓ
ＹＤ７ならびにデータレジスタＤＲ０〜ＤＲ７をはさん
で配置される一対のメモリマットＭＡＴ０及びＭＡＴ１
ないしＭＡＴＥ及びＭＡＴＦと、これらのメモリマット
に対応して設けられる２個のＸアドレスデコーダＸＤ０
及びＸＤ１ないしＸＤＥ及びＸＤＦ，センスアンプＳＡ
０及びＳＡ１ないしＳＡＥ及びＳＡＦならびにＲＡＭポ
ート用ＹアドレスデコーダＲＹＤ０及びＲＹＤ１ないし
ＲＹＤＥ及びＲＹＤＦとをそれぞれ含む。センスアンプ
ＳＡ０〜ＳＡＦの一方には、Ｐチャンネル駆動ＭＯＳＦ
ＥＴからなるセンスアンプ駆動回路ＳＤＰ０〜ＳＤＰＦ
がそれぞれ設けられ、その他方には、Ｎチャンネル駆動
ＭＯＳＦＥＴからなるセンスアンプ駆動回路ＳＤＮ０〜
ＳＤＮＦがそれぞれ設けられる。The memory blocks MB0 to MB7 are, as represented by the memory blocks MB0 and MBF in FIG. 1, represented by the Y address decoders SYD0 to S for SAM ports.
A pair of memory mats MAT0 and MAT1 arranged across the YD7 and the data registers DR0 to DR7
To MATE and MATF and two X address decoders XD0 provided corresponding to these memory mats
And XD1 to XDE and XDF, sense amplifier SA
0 and SA1 to SAE and SAF, and Y address decoders RYD0 and RYD1 to RYDE and RYDF for RAM ports, respectively. One of the sense amplifiers SA0 to SAF has a P-channel drive MOSF.
Sense amplifier drive circuit SDP0 to SDPF including ET
Are provided respectively, and the sense amplifier drive circuits SDN0 to SDN0 consisting of N-channel drive MOSFETs are provided on the other side.
Each SDNF is provided.

【００１４】ここで、メモリマットＭＡＴ０〜ＭＡＴＦ
は、後述するように、同図の水平方向に配置されるｍ＋
１本のワード線と垂直方向に配置されるｎ＋１組の相補
ビット線ならびにこれらのワード線及び相補ビット線の
交点に格子状に配置される（ｍ＋１）×（ｎ＋１）個の
ダイナミック型メモリセルとをそれぞれ含む。Here, the memory mats MAT0 to MATF
Are arranged in the horizontal direction of FIG.
N + 1 sets of complementary bit lines arranged in a direction perpendicular to one word line, and (m + 1) × (n + 1) dynamic memory cells arranged in a grid pattern at intersections of these word lines and complementary bit lines. Including each.

【００１５】メモリマットＭＡＴ０〜ＭＡＴＦを構成す
るワード線は、対応するＸアドレスデコーダＸＤ０〜Ｘ
ＤＦにそれぞれ結合される。これらのＸアドレスデコー
ダには、ＸアドレスバッファＸＢからｉ＋１ビットの内
部アドレス信号Ｘ０〜Ｘｉが供給され、Ｘアドレスバッ
ファＸＢには、アドレス入力端子Ａ０〜Ａｉを介してＸ
アドレス信号ＡＸ０〜ＡＸｉが時分割的に供給される。The word lines forming the memory mats MAT0 to MATF are corresponding X address decoders XD0 to XD.
It is connected to each DF. These X address decoders are supplied with the internal address signals X0 to Xi of i + 1 bits from the X address buffer XB, and the X address buffer XB is supplied with X signals via the address input terminals A0 to Ai.
Address signals AX0 to AXi are supplied in a time division manner.

【００１６】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを取り込み・保持するとともに、これらのＸ
アドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形
成し、ＸアドレスデコーダＸＤ０〜ＸＤＦに供給する。
ＸアドレスデコーダＸＤ０〜ＸＤＦは、内部アドレス信
号Ｘ０〜Ｘｉをデコードして、対応するメモリマットＭ
ＡＴ０〜ＭＡＴＦの対応するワード線を択一的にハイレ
ベルの選択状態とする。The X address buffer XB has an X address signal AX supplied via address input terminals A0 to Ai.
0 to AXi are captured and retained, and these X
Internal address signals X0 to Xi are formed based on the address signal and supplied to X address decoders XD0 to XDF.
The X address decoders XD0 to XDF decode the internal address signals X0 to Xi to generate corresponding memory mats M.
The word lines corresponding to AT0 to MATF are selectively set to the high level selected state.

【００１７】次に、メモリマットＭＡＴ０〜ＭＡＴＦを
構成する相補ビット線は、その一方において、センスア
ンプＳＡ０〜ＳＡＦの対応する単位回路に結合され、そ
の他方においてデータレジスタＤＲ０〜ＤＲ７の対応す
る単位回路に結合される。このうち、センスアンプＳＡ
０〜ＳＡＦには、対応するＲＡＭポート用Ｙアドレスデ
コーダＲＹＤ０〜ＲＹＤＦからビット線選択信号が供給
され、データレジスタＤＲ０〜ＤＲ７には、対応するＳ
ＡＭポート用ＹアドレスデコーダＳＹＤ０〜ＳＹＤ７か
らレジスタ選択信号が供給される。ＲＡＭポート用Ｙア
ドレスデコーダＲＹＤ０〜ＲＹＤＦならびにＳＡＭポー
ト用ＹアドレスデコーダＳＹＤ０〜ＳＹＤ７には、Ｙア
ドレスバッファＹＢからｉ＋１ビットの内部アドレス信
号Ｙ０〜Ｙｉが供給される。ＹアドレスバッファＹＢに
は、アドレス入力端子Ａ０〜Ａｉを介してＹアドレス信
号ＡＹ０〜ＡＹｉが時分割的に供給される。さらに、セ
ンスアンプＳＡ０〜ＳＡＦには、対応するセンスアンプ
駆動回路ＳＤＰ０〜ＳＤＰＦから回路の電源電圧が選択
的に供給され、対応するセンスアンプ駆動回路ＳＤＮ０
〜ＳＤＮＦから回路の接地電位が選択的に供給される。
センスアンプ駆動回路ＳＤＰ０〜ＳＤＰＦには、センス
アンプ制御回路ＳＡＤＰから反転内部制御信号ＰＡＰＢ
が供給され、センスアンプ駆動回路ＳＤＮ０〜ＳＤＮＦ
には、センスアンプ制御回路ＳＡＤＮから内部制御信号
ＰＡＮが供給される。Next, the complementary bit lines forming the memory mats MAT0 to MATF are connected to the corresponding unit circuits of the sense amplifiers SA0 to SAF on one side, and the corresponding unit circuits of the data registers DR0 to DR7 on the other side. Be combined with. Of these, the sense amplifier SA
0 to SAF are supplied with bit line selection signals from the corresponding RAM port Y address decoders RYD0 to RYDF, and the data registers DR0 to DR7 are supplied with the corresponding S.
Register selection signals are supplied from the Y address decoders SYD0 to SYD7 for the AM port. The Y address buffer YB supplies the internal address signals Y0 to Yi of i + 1 bits to the RAM port Y address decoders RYD0 to RYDF and the SAM port Y address decoders SYD0 to SYD7. Y address signals AY0 to AYi are time-divisionally supplied to the Y address buffer YB via address input terminals A0 to Ai. Further, the sense amplifiers SA0 to SAF are selectively supplied with the power supply voltage of the circuits from the corresponding sense amplifier driving circuits SDP0 to SDPF, and the corresponding sense amplifier driving circuits SDN0.
~ The ground potential of the circuit is selectively supplied from SDNF.
The sense amplifier drive circuits SDP0 to SDPF have an inverted internal control signal PAPB from the sense amplifier control circuit SADP.
Are supplied to the sense amplifier drive circuits SDN0 to SDNF.
Is supplied with the internal control signal PAN from the sense amplifier control circuit SADN.

【００１８】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを取り込み・保持するとともに、これらのＹ
アドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｉを形
成し、ＲＡＭポート用ＹアドレスデコーダＲＹＤ０〜Ｒ
ＹＤＦならびにＳＡＭポート用ＹアドレスデコーダＳＹ
Ｄ０〜ＳＹＤ７に供給する。ＲＡＭポート用Ｙアドレス
デコーダＲＹＤ０〜ＲＹＤＦは、マルチポートメモリが
ランダムアクセスモードで選択状態とされるとき、Ｙア
ドレスバッファＹＢから供給される内部アドレス信号Ｙ
０〜Ｙｉをデコードして、対応するビット線選択信号を
択一的にハイレベルとする。センスアンプＳＡ０〜ＳＡ
Ｆは、センスアンプ駆動回路ＳＤＰ０〜ＳＤＰＦならび
にＳＤＮ０〜ＳＤＮＦから回路の電源電圧又は接地電位
が選択的に供給されることで選択的に動作状態とされ、
メモリマットＭＡＴ０〜ＭＡＴＦの選択されたワード線
に結合されるｎ＋１個のメモリセルから出力される微小
読み出し信号を増幅し、ハイレベル又はロウレベルの２
値読み出し信号とする。また、ＲＡＭポート用Ｙアドレ
スデコーダＲＹＤ０〜ＲＹＤＦから供給されるビット線
選択信号に従ってメモリマットＭＡＴ０〜ＭＡＴＦの対
応する相補ビット線を択一的に選択し、ＲＡＭポート用
データ入出力回路ＩＯＲ０〜ＩＯＲＦに接続する。The Y address buffer YB is supplied with the Y address signal AY via the address input terminals A0 to Ai.
0-AYi is taken in and retained, and these Y
Internal address signals Y0 to Yi are formed based on the address signals, and RAM port Y address decoders RYD0 to RY
Y address decoder SY for YDF and SAM port
Supply to D0 to SYD7. The RAM port Y address decoders RYD0 to RYDF are provided with the internal address signal Y supplied from the Y address buffer YB when the multiport memory is selected in the random access mode.
0 to Yi are decoded and the corresponding bit line selection signal is alternatively set to the high level. Sense amplifier SA0-SA
F is selectively activated by the supply of the power supply voltage or ground potential of the circuit from the sense amplifier drive circuits SDP0 to SDPF and SDN0 to SDNF.
A minute read signal output from the n + 1 memory cells coupled to the selected word line of the memory mats MAT0 to MATF is amplified to a high level or a low level 2.
It is used as a value read signal. Further, the corresponding complementary bit lines of the memory mats MAT0 to MATF are selectively selected according to the bit line selection signals supplied from the RAM port Y address decoders RYD0 to RYDF, and the RAM port data input / output circuits IOR0 to IORF are selected. Connecting.

【００１９】一方、ＳＡＭポート用Ｙアドレスデコーダ
ＳＹＤ０〜ＳＹＤ７は、マルチポートメモリがシリアル
アクセスモードとされるとき、ＹアドレスバッファＹＢ
から供給される内部アドレス信号Ｙ０〜Ｙｉをデコード
して、対応するレジスタ選択信号を択一的にハイレベル
とする。データレジスタＤＲ０〜ＤＲ７は、メモリマッ
トＭＡＴ０〜ＭＡＴＦの選択されたワード線に結合され
るｎ＋１個のメモリセルから読み出される記憶データを
パラレルに取り込み・保持して、ＳＡＭポート用Ｙアド
レスデコーダＳＹＤ０〜ＳＹＤ７から供給されるレジス
タ選択信号に従って１ビットずつシリアルにＳＡＭポー
ト用データ入出力回路ＳＩＯ０〜ＳＩＯＦに出力すると
ともに、これらのＳＡＭポート用データ入出力回路から
１ビットずつシリアルに入力される記憶データを順次取
り込み・保持して、メモリマットＭＡＴ０〜ＭＡＴＦの
選択されたワード線に結合されるｎ＋１個のメモリセル
にパラレルに書き込む直並列変換回路として機能する。On the other hand, the Y address decoders SYD0 to SYD7 for the SAM port are provided in the Y address buffer YB when the multiport memory is set to the serial access mode.
The internal address signals Y0 to Yi supplied from the decoder are decoded, and the corresponding register selection signal is alternatively set to the high level. The data registers DR0 to DR7 take in and hold in parallel the storage data read from the n + 1 memory cells coupled to the selected word line of the memory mats MAT0 to MATF and store the SAM port Y address decoders SYD0 to SYD7. 1-bit serially output to the SAM port data input / output circuits SIO0 to SIOF in accordance with a register selection signal supplied from the SAM port data storage circuit and serially input storage data bit by bit from these SAM port data input / output circuits. It functions as a serial-parallel conversion circuit that takes in and holds, and writes in parallel to n + 1 memory cells coupled to the selected word line of the memory mats MAT0 to MATF.

【００２０】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ラ
イトイネーブル信号ＷＥＢ及びデータ転送制御信号ＤＴ
Ｂとシリアルクロック信号ＳＣとをもとに各種の内部制
御信号を形成し、マルチポートメモリの各部に供給す
る。センスアンプ制御回路ＳＡＤＰ及びＳＡＤＮは、タ
イミング発生回路ＴＧから供給される所定の内部制御信
号をもとに、センスアンプＳＡ０〜ＳＡＦの基本的な動
作タイミングを設定するための反転内部制御信号ＰＡＰ
Ｂ及び内部制御信号ＰＡＮをそれぞれ形成し、センスア
ンプ駆動回路ＳＤＰ０〜ＳＤＰＦならびにＳＤＮ０〜Ｓ
ＤＮＦに供給する。The timing generation circuit TG has a row address strobe signal RASB, a column address strobe signal CASB, a write enable signal WEB and a data transfer control signal DT which are externally supplied as start control signals.
Based on B and the serial clock signal SC, various internal control signals are formed and supplied to each part of the multiport memory. The sense amplifier control circuits SADP and SADN are inverted internal control signals PAP for setting basic operation timings of the sense amplifiers SA0 to SAF based on a predetermined internal control signal supplied from the timing generation circuit TG.
B and internal control signal PAN are formed respectively, and sense amplifier drive circuits SDP0-SDPF and SDN0-S are formed.
Supply to DNF.

【００２１】図２には、図１のマルチポートメモリの一
実施例の基板配置図が示されている。同図により、この
実施例のマルチポートメモリのレイアウトの概要につい
て説明する。なお、メモリブロックＭＢ０〜ＭＢ７の内
部における具体的な配置は、図１のブロック図にそのま
ま対応する。また、以下の説明では、図２の位置関係を
もって半導体基板面での上下左右を表す。FIG. 2 shows a board layout diagram of one embodiment of the multiport memory of FIG. An outline of the layout of the multiport memory of this embodiment will be described with reference to FIG. The specific layout inside the memory blocks MB0 to MB7 corresponds directly to the block diagram of FIG. Further, in the following description, the vertical and horizontal directions on the surface of the semiconductor substrate are represented by the positional relationship of FIG.

【００２２】図２において、半導体基板ＳＵＢの中央部
には、８個のメモリブロックＭＢ０〜ＭＢ７が、ワード
線を水平方向とすべく下から順に配置され、メモリブロ
ックＭＢ０の下方には、特に制限されないが、タイミン
グ発生回路ＴＧならびにセンスアンプ制御回路ＳＡＤＰ
及びＳＡＤＮが配置される。メモリブロックＭＢ０〜Ｍ
Ｂ７の左方には、対応する２個のＲＡＭポート用データ
入出力回路ＩＯＲ０〜ＩＯＲＦが配置され、その左方に
は、ＲＡＭポート用データ入出力端子ＲＩＯ０〜ＲＩＯ
Ｆに対応する１６個のボンディングパッドが配置され
る。一方、メモリブロックＭＢ０〜ＭＢ７の右方には、
対応する２個のＳＡＭポート用データ入出力回路ＩＯＳ
０〜ＩＯＳＦが配置され、その右方には、ＳＡＭポート
用データ入出力端子ＳＩＯ０〜ＳＩＯＦに対応する１６
個のボンディングパッドが配置される。特に制限されな
いが、センスアンプ制御回路ＳＡＤＰの左方には、ロウ
アドレスストローブ信号ＲＡＳＢ及びカラムアドレスス
トローブ信号ＣＡＳＢに対応する２個のボンディングパ
ッドが配置され、センスアンプ制御回路ＳＡＤＮの右方
には、ライトイネーブル信号ＷＥＢ及びデータ転送制御
信号ＤＴＢに対応する２個のボンディングパッドが配置
される。In FIG. 2, eight memory blocks MB0 to MB7 are arranged in order from the bottom in the central portion of the semiconductor substrate SUB so that the word lines are in the horizontal direction, and below the memory block MB0 there is a special restriction. However, the timing generation circuit TG and the sense amplifier control circuit SADP
And SADN are arranged. Memory blocks MB0-M
Two corresponding RAM port data input / output circuits IOR0 to IORF are arranged on the left side of B7, and RAM port data input / output terminals RIO0 to RIO are provided on the left side thereof.
16 bonding pads corresponding to F are arranged. On the other hand, to the right of the memory blocks MB0 to MB7,
Data input / output circuit IOS for two corresponding SAM ports
0 to IOSF are arranged, and 16 to the right of the data input / output terminals SIO0 to SIOF for SAM ports.
Bonding pads are arranged. Although not particularly limited, two bonding pads corresponding to the row address strobe signal RASB and the column address strobe signal CASB are arranged on the left side of the sense amplifier control circuit SADP, and on the right side of the sense amplifier control circuit SADN, Two bonding pads corresponding to the write enable signal WEB and the data transfer control signal DTB are arranged.

【００２３】メモリブロックＭＢ０〜ＭＢ７の左方に
は、さらに、センスアンプＳＡ０〜ＳＡＦの左端に対応
する位置に、対応する２個のセンスアンプ駆動回路ＳＤ
Ｐ０〜ＳＤＰＦが配置され、その右方には、センスアン
プＳＡ０〜ＳＡＦの右端に対応する位置に、対応する２
個のセンスアンプ駆動回路ＳＤＮ０〜ＳＤＮＦが配置さ
れる。このうち、センスアンプ駆動回路ＳＤＰ０〜ＳＤ
ＰＦには、センスアンプ制御回路ＳＡＤＰから所定の配
線抵抗を有する１本の金属配線層を介して、反転内部制
御信号ＰＡＰＢが供給される。同様に、センスアンプ駆
動回路ＳＤＮ０〜ＳＤＮＦには、センスアンプ制御回路
ＳＡＤＮから所定の配線抵抗を有する１本の金属配線層
を介して、内部制御信号ＰＡＮが供給される。後述する
ように、センスアンプ駆動回路ＳＤＰ０〜ＳＤＰＦなら
びにＳＤＮ０〜ＳＤＮＦは、比較的大きなゲート容量を
持つＰチャンネル又はＮチャンネル駆動ＭＯＳＦＥＴを
それぞれ含む。これらの駆動ＭＯＳＦＥＴのゲート容量
は、反転内部制御信号ＰＡＰＢ又は内部制御信号ＰＡＮ
を伝達する金属配線層つまりは信号配線の配線抵抗とと
もに遅延回路を構成する。この結果、反転内部制御信号
ＰＡＰＢ及び内部制御信号ＰＡＮがセンスアンプ駆動回
路ＳＤＰ０〜ＳＤＰＦならびにＳＤＮ０〜ＳＤＮＦに到
達するまでの遅延時間は順次大きくなり、これによって
センスアンプＳＡ０〜ＳＡＦの動作タイミングが順次シ
フトされるものとなる。On the left side of the memory blocks MB0 to MB7, two sense amplifier drive circuits SD corresponding to the left ends of the sense amplifiers SA0 to SAF are further provided.
P0 to SDPF are arranged, and on the right side thereof, 2 corresponding to the positions corresponding to the right ends of the sense amplifiers SA0 to SAF.
Sense amplifier drive circuits SDN0 to SDNF are arranged. Of these, the sense amplifier drive circuits SDP0 to SD
The inverted internal control signal PAPB is supplied to the PF from the sense amplifier control circuit SADP via one metal wiring layer having a predetermined wiring resistance. Similarly, the sense amplifier drive circuits SDN0 to SDNF are supplied with the internal control signal PAN from the sense amplifier control circuit SADN via one metal wiring layer having a predetermined wiring resistance. As will be described later, the sense amplifier drive circuits SDP0 to SDPF and SDN0 to SDNF each include a P channel or N channel drive MOSFET having a relatively large gate capacitance. The gate capacitance of these driving MOSFETs is the same as the inverted internal control signal PAPB or internal control signal PAN.
A delay circuit is formed together with the metal wiring layer that transmits the signal, that is, the wiring resistance of the signal wiring. As a result, the delay time for the inverted internal control signal PAPB and the internal control signal PAN to reach the sense amplifier drive circuits SDP0 to SDPF and SDN0 to SDNF is gradually increased, whereby the operation timings of the sense amplifiers SA0 to SAF are sequentially shifted. Will be done.

【００２４】図３には、図１のマルチポートメモリのメ
モリマットＭＡＴ０〜ＭＡＴＦならびにその周辺部の一
実施例の部分的な回路図が示されている。同図をもと
に、この実施例のマルチポートメモリに含まれるメモリ
マット及び周辺部の具体的な構成及び動作について説明
する。なお、以下の回路図において、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰ
チャンネル型であって、矢印の付されないＮチャンネル
ＭＯＳＦＥＴと区別して示される。FIG. 3 shows a partial circuit diagram of one embodiment of the memory mats MAT0 to MATF of the multi-port memory of FIG. 1 and its peripheral portion. Specific configurations and operations of the memory mat and the peripheral portion included in the multiport memory of this embodiment will be described with reference to FIG. In the circuit diagram below, the MOSFET with an arrow on its channel (back gate) is P
It is a channel type and is shown in distinction from an N-channel MOSFET without an arrow.

【００２５】図１において、メモリマットＭＡＴ０〜Ｍ
ＡＴＦは、メモリマットＭＡＴ０及びＭＡＴＦに代表し
て示されるように、同図の水平方向に平行して配置され
るｍ＋１本のワード線Ｗ００〜Ｗ０ｍないしＷＦ０〜Ｗ
Ｆｍと、垂直方向に平行して配置されるｎ＋１組の相補
ビット線Ｂ００＊〜Ｂ０ｎ＊ないしＢＦ０＊〜ＢＦｎ＊
（ここで、例えば非反転ビット線Ｂ０及び反転ビット線
Ｂ０Ｂを、あわせて相補ビット線Ｂ０＊のように＊を付
して表す。以下同様）とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタＣｓ及び
アドレス選択ＭＯＳＦＥＴＱａからなる（ｍ＋１）×
（ｎ＋１）個のダイナミック型メモリセルが格子状に配
置される。In FIG. 1, memory mats MAT0-MAT0
The ATF is, as represented by the memory mats MAT0 and MATF, represented by m + 1 word lines W00 to W0m to WF0 to W0 arranged in parallel in the horizontal direction in the figure.
Fm and n + 1 complementary bit lines B00 * to B0n * to BF0 * to BFn * arranged in parallel in the vertical direction.
(Here, for example, the non-inverted bit line B0 and the inverted bit line B0B are collectively denoted by * like a complementary bit line B0 *. The same applies hereinafter). At the intersection of these word lines and complementary bit lines, there are (m + 1) × information storage capacitors Cs and address selection MOSFETs Qa.
(N + 1) dynamic memory cells are arranged in a grid pattern.

【００２６】メモリマットＭＡＴ０〜ＭＡＴＦの同一の
列に配置されるｍ＋１個のメモリセルのアドレス選択Ｍ
ＯＳＦＥＴＱａのドレインは、対応する相補ビット線Ｂ
００＊〜Ｂ０ｎ＊ないしＢＦ０＊〜ＢＦｎ＊の非反転又
は反転信号線に所定の規則性をもって共通結合される。
また、同一の行に配置されるｎ＋１個のメモリセルのア
ドレス選択ＭＯＳＦＥＴＱａのゲートは、対応するワー
ド線Ｗ００〜Ｗ０ｍないしＷＦ０〜ＷＦｍにそれぞれ共
通結合される。すべてのメモリセルの情報蓄積キャパシ
タＣｓの他方の電極には、マルチポートメモリの図示さ
れない電圧発生回路から所定のプレート電圧ＶＰが供給
される。Address selection M of m + 1 memory cells arranged in the same column of the memory mats MAT0 to MATF
The drain of the OSFET Qa has a corresponding complementary bit line B.
00 * to B0n * to BF0 * to BFn * are commonly coupled to the non-inverted or inverted signal lines with a predetermined regularity.
The gates of the address selection MOSFETs Qa of the n + 1 memory cells arranged in the same row are commonly coupled to the corresponding word lines W00 to W0m to WF0 to WFm. A predetermined plate voltage VP is supplied to the other electrode of the information storage capacitors Cs of all memory cells from a voltage generation circuit (not shown) of the multiport memory.

【００２７】メモリマットＭＡＴ０〜ＭＡＴＦを構成す
るワード線Ｗ００〜Ｗ０ｍないしＷＦ０〜ＷＦｍは、図
示されないＸアドレスデコーダＸＤ０〜ＸＤＦに結合さ
れ、択一的に選択状態とされる。一方、メモリマットＭ
ＡＴ０〜ＭＡＴＦを構成する相補ビット線Ｂ００＊〜Ｂ
０ｎ＊ないしＢＦ０＊〜ＢＦｎ＊は、その一方におい
て、センスアンプＳＡ０〜ＳＡＦの対応する単位回路に
結合され、その他方において、図示されないデータレジ
スタＤＲ０〜ＤＲ７に結合される。The word lines W00 to W0m to WF0 to WFm forming the memory mats MAT0 to MATF are coupled to X address decoders XD0 to XDF (not shown) to be selectively selected. On the other hand, the memory mat M
Complementary bit lines B00 * to B forming AT0 to MATF
One of 0n * to BF0 * to BFn * is coupled to the corresponding unit circuit of sense amplifiers SA0 to SAF, and the other is coupled to data registers DR0 to DR7 (not shown).

【００２８】センスアンプＳＡ０〜ＳＡＦは、センスア
ンプＳＡ０及びＳＡＦに代表して示されるように、メモ
リマットＭＡＴ０〜ＭＡＴＦの相補ビット線Ｂ００＊〜
Ｂ０ｎ＊ないしＢＦ０＊〜ＢＦｎ＊に対応して設けられ
るｎ＋１個の単位回路を備える。これらの単位回路は、
Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴからなる一
対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合さ
れてなる単位増幅回路ＵＡと、相補ビット線Ｂ００＊〜
Ｂ０ｎ＊ないしＢＦ０＊〜ＢＦｎ＊を択一的に対応する
ＲＡＭポート用データ入出力回路ＩＯＲ０〜ＩＯＲＦに
接続するための図示されない一対のスイッチＭＯＳＦＥ
Ｔとをそれぞれ含む。Sense amplifiers SA0-SAF, as represented by sense amplifiers SA0 and SAF, represent complementary bit lines B00 * -of memory mats MAT0-MATF.
It has n + 1 unit circuits provided corresponding to B0n * to BF0 * to BFn *. These unit circuits are
A unit amplifier circuit UA formed by cross-coupling a pair of CMOS (complementary MOS) inverters composed of P-channel and N-channel MOSFETs, and complementary bit lines B00 * to
A pair of switch MOSFETs (not shown) for selectively connecting B0n * or BF0 * to BFn * to the corresponding RAM port data input / output circuits IOR0 to IORF
Each includes T and.

【００２９】センスアンプＳＡ０〜ＳＡＦの各単位回路
の単位増幅回路ＵＡを構成するＰチャンネルＭＯＳＦＥ
Ｔのソースは、コモンソース線ＳＰ０〜ＳＰＦにそれぞ
れ共通結合され、ＮチャンネルＭＯＳＦＥＴのソース
は、コモンソース線ＳＮ０〜ＳＮＦにそれぞれ共通結合
される。このうち、コモンソース線ＳＰ０〜ＳＰＦは、
対応するセンスアンプ駆動回路ＳＤＰ０〜ＳＤＰＦのＰ
チャンネル駆動ＭＯＳＦＥＴＱＰ０〜ＱＰＦを介して回
路の電源電圧に結合され、コモンソース線ＳＮ０〜ＳＮ
Ｆは、対応するセンスアンプ駆動回路ＳＤＮ０〜ＳＤＮ
ＦのＮチャンネル駆動ＭＯＳＦＥＴＱＮ０〜ＱＮＦを介
して回路の接地電位に結合される。なお、駆動ＭＯＳＦ
ＥＴＱＰ０〜ＱＰＦならびにＱＮ０〜ＱＮＦは、センス
アンプＳＡ０〜ＳＡＦに設けられるｎ＋１個の単位増幅
回路ＵＡを同時に駆動しうるだけの比較的大きな駆動能
力を持つべく比較的大きなサイズをもって形成され、こ
のために比較的大きなゲート容量を持つ。回路の電源電
圧は、特に制限されないが、例えば＋５Ｖのような正の
電源電圧とされる。A P-channel MOSFE forming a unit amplifier circuit UA of each unit circuit of the sense amplifiers SA0 to SAF.
The sources of T are commonly coupled to the common source lines SP0 to SPF, respectively, and the sources of the N-channel MOSFETs are commonly coupled to the common source lines SN0 to SNF, respectively. Of these, the common source lines SP0 to SPF are
P of the corresponding sense amplifier drive circuits SDP0 to SDPF
The common source lines SN0 to SN are coupled to the power supply voltage of the circuit through the channel drive MOSFETs QP0 to QPF.
F is a corresponding sense amplifier drive circuit SDN0 to SDN
It is coupled to the ground potential of the circuit through F N-channel drive MOSFETs QN0 to QNF. The drive MOSF
ETQP0 to QPF and QN0 to QNF are formed to have a relatively large size so as to have a relatively large driving capability capable of simultaneously driving the n + 1 unit amplifier circuits UA provided in the sense amplifiers SA0 to SAF. Has a relatively large gate capacity. The power supply voltage of the circuit is not particularly limited, but is a positive power supply voltage such as + 5V.

【００３０】センスアンプ駆動回路ＳＤＰ０〜ＳＤＰＦ
を構成するＰチャンネル駆動ＭＯＳＦＥＴＱＰ０〜ＱＰ
Ｆのゲートには、センスアンプ制御回路ＳＡＤＰから反
転内部制御信号ＰＡＰＢが供給され、センスアンプ駆動
回路ＳＤＮ０〜ＳＤＮＦを構成するＮチャンネル駆動Ｍ
ＯＳＦＥＴＱＮ０〜ＱＮＦのゲートには、センスアンプ
制御回路ＳＡＤＮから内部制御信号ＰＡＮが供給され
る。これにより、駆動ＭＯＳＦＥＴＱＰ０〜ＱＰＦは、
反転内部制御信号ＰＡＰＢがロウレベルとされることで
選択的にオン状態とされ、対応するコモンソース線ＳＰ
０〜ＳＰＦに回路の電源電圧を選択的に供給する。ま
た、駆動ＭＯＳＦＥＴＱＮ０〜ＱＮＦは、内部制御信号
ＰＡＮがハイレベルとされることで選択的にオン状態と
され、対応するコモンソース線ＳＮ０〜ＳＮＦに回路の
接地電位を選択的に供給する。これにより、センスアン
プＳＡ０〜ＳＡＦの各単位増幅回路ＵＡは、反転内部制
御信号ＰＡＰＢがロウレベルとされかつ内部制御信号Ｐ
ＡＮがハイレベルとされることで選択的にかつ一斉に動
作状態とされ、メモリマットＭＡＴ０〜ＭＡＴＦの選択
されたワード線に結合されるｎ＋１個のメモリセルから
対応する相補ビット線Ｂ００＊〜Ｂ０ｎ＊ないしＢＦ０
＊〜ＢＦｎ＊を介して出力される微小読み出し信号を増
幅して、ハイレベル又はロウレベルの２値読み出し信号
とする。Sense amplifier drive circuits SDP0 to SDPF
Channel driving MOSFETs QP0 to QP
The gate of F is supplied with the inverted internal control signal PAPB from the sense amplifier control circuit SADP, and the N-channel drive M that constitutes the sense amplifier drive circuits SDN0 to SDNF.
The internal control signal PAN is supplied from the sense amplifier control circuit SADN to the gates of the OSFETs QN0 to QNF. As a result, the drive MOSFETs QP0 to QPF are
When the inverted internal control signal PAPB is set to low level, it is selectively turned on, and the corresponding common source line SP
The power supply voltage of the circuit is selectively supplied to 0 to SPF. The drive MOSFETs QN0 to QNF are selectively turned on when the internal control signal PAN is set to the high level, and selectively supply the ground potential of the circuit to the corresponding common source lines SN0 to SNF. As a result, in each unit amplifier circuit UA of the sense amplifiers SA0 to SAF, the inverted internal control signal PAPB is set to the low level and the internal control signal P is set.
When AN is set to a high level, it is brought into an operating state selectively and all at once, and the corresponding complementary bit lines B00 * to B0n from n + 1 memory cells coupled to the selected word line of the memory mats MAT0 to MATF. * Or BF0
The minute read signal output via * to BFn * is amplified to be a high level or low level binary read signal.

【００３１】図４には、図１のマルチポートメモリのセ
ンスアンプ駆動部の一実施例の等価回路図が示され、図
５には、その一実施例の信号波形図が示されている。こ
れらの図をもとに、この実施例のマルチポートメモリの
センスアンプ駆動部の電気的特性ならびにその特徴につ
いて説明する。FIG. 4 shows an equivalent circuit diagram of an embodiment of the sense amplifier driver of the multiport memory of FIG. 1, and FIG. 5 shows a signal waveform diagram of the embodiment. Based on these figures, the electrical characteristics and characteristics of the sense amplifier driver of the multiport memory of this embodiment will be described.

【００３２】図４において、この実施例のマルチポート
メモリは、前述のように、メモリマットＭＡＴ０〜ＭＡ
ＴＦに対応して設けられるセンスアンプ駆動回路ＳＤＰ
０〜ＳＤＰＦならびにＳＤＮ０〜ＳＤＮＦを備え、各セ
ンスアンプ駆動回路は、それぞれ１個のＰチャンネル駆
動ＭＯＳＦＥＴＱＰ０〜ＱＰＦならびにＮチャンネル駆
動ＭＯＳＦＥＴＱＮ０〜ＱＮＦを含む。これらの駆動Ｍ
ＯＳＦＥＴは、前述のように、センスアンプＳＡ０〜Ｓ
ＡＦのｎ＋１個の単位増幅回路ＵＡを一斉に駆動しうる
だけの比較的大きな駆動能力を持つべく比較的大きなサ
イズをもって形成され、これによって比較的大きなゲー
ト容量を持つ。しかるに、センスアンプ駆動回路ＳＤＰ
０〜ＳＤＰＦの入力端子と回路の接地電位との間には、
駆動ＭＯＳＦＥＴＱＰ０〜ＱＰＦの比較的大きなゲート
容量ＣＰ０〜ＣＰＦがそれぞれ等価的に結合され、セン
スアンプ駆動回路ＳＤＮ０〜ＳＤＮＦの入力端子と回路
の接地電位との間には、駆動ＭＯＳＦＥＴＱＮ０〜ＱＮ
Ｆの比較的大きなゲート容量ＣＮ０〜ＣＮＦがそれぞれ
等価的に結合される。Referring to FIG. 4, the multiport memory of this embodiment has the memory mats MAT0 to MA as described above.
Sense amplifier drive circuit SDP provided corresponding to TF
0-SDPF and SDN0-SDNF, and each sense amplifier drive circuit includes one P-channel drive MOSFET QP0-QPF and one N-channel drive MOSFET QN0-QNF, respectively. These drive M
As described above, the OSFET is the sense amplifier SA0 to S0.
It is formed to have a relatively large size so as to have a relatively large driving capability capable of simultaneously driving the n + 1 unit amplifier circuits UA of the AF, and thus has a relatively large gate capacitance. However, the sense amplifier drive circuit SDP
0 to the input terminal of SDPF and the ground potential of the circuit,
The relatively large gate capacitances CP0 to CPF of the drive MOSFETs QP0 to QPF are equivalently coupled, and the drive MOSFETs QN0 to QN are provided between the input terminals of the sense amplifier drive circuits SDN0 to SDNF and the ground potential of the circuit.
Gate capacitors CN0 to CNF having a relatively large F are coupled equivalently.

【００３３】一方、センスアンプ駆動回路ＳＤＰ０〜Ｓ
ＤＰＦを構成する駆動ＭＯＳＦＥＴＱＰ０〜ＱＰＦのゲ
ートには、前述のように、メモリマットＭＡＴ０の下方
に配置されるセンスアンプ制御回路ＳＡＤＰから所定の
配線抵抗を有する１本の金属配線層を介して反転内部制
御信号ＰＡＰＢが供給され、センスアンプ駆動回路ＳＤ
Ｎ０〜ＳＤＮＦを構成する駆動ＭＯＳＦＥＴＱＮ０〜Ｑ
ＮＦのゲートには、同様にメモリマットＭＡＴ０の下方
に配置されるセンスアンプ制御回路ＳＡＤＮから所定の
配線抵抗を有する１本の金属配線層を介して内部制御信
号ＰＡＮが供給される。しかるに、センスアンプ制御回
路ＳＡＤＰとセンスアンプ駆動回路ＳＤＰ０の入力端子
との間、ならびに隣接する２個のセンスアンプ駆動回路
の入力端子間には、反転内部制御信号ＰＡＰＢを伝達す
る金属配線層の配線抵抗ＲＰ０〜ＲＰＦがそれぞれ等価
的に結合され、センスアンプ制御回路ＳＡＤＮとセンス
アンプ駆動回路ＳＤＮ０の入力端子との間、ならびに隣
接する２個のセンスアンプ駆動回路の入力端子間にも、
内部制御信号ＰＡＮを伝達する金属配線層の配線抵抗Ｒ
Ｎ０〜ＲＮＦがそれぞれ等価的に結合される。On the other hand, the sense amplifier drive circuits SDP0 to SDP
As described above, the gates of the drive MOSFETs QP0 to QPF forming the DPF are inverted inside from the sense amplifier control circuit SADP arranged below the memory mat MAT0 via one metal wiring layer having a predetermined wiring resistance. The control signal PAPB is supplied, and the sense amplifier drive circuit SD
Driving MOSFETs QN0 to Q that form N0 to SDNF
The internal control signal PAN is supplied to the gate of the NF from the sense amplifier control circuit SADN similarly arranged below the memory mat MAT0 through one metal wiring layer having a predetermined wiring resistance. However, between the sense amplifier control circuit SADP and the input terminal of the sense amplifier drive circuit SDP0, and between the input terminals of two adjacent sense amplifier drive circuits, the wiring of the metal wiring layer for transmitting the inverted internal control signal PAPB is provided. The resistors RP0 to RPF are equivalently coupled to each other, and between the sense amplifier control circuit SADN and the input terminal of the sense amplifier drive circuit SDN0 as well as between the input terminals of two adjacent sense amplifier drive circuits.
Wiring resistance R of the metal wiring layer for transmitting the internal control signal PAN
N0 to RNF are equivalently coupled.

【００３４】これにより、配線抵抗ＲＰ０〜ＲＰＦなら
びにゲート容量ＣＰ０〜ＣＰＦは、その時定数をもって
反転内部制御信号ＰＡＰを順次遅延してセンスアンプ駆
動回路ＳＤＰ０〜ＳＤＰＦすなわち駆動ＭＯＳＦＥＴＱ
Ｐ０〜ＱＰＦのゲートに伝達するための遅延回路をそれ
ぞれ構成し、配線抵抗ＲＮ０〜ＲＮＦならびにゲート容
量ＣＮ０〜ＣＮＦは、同様にその時定数をもって内部制
御信号ＰＡＮを順次遅延してセンスアンプ駆動回路ＳＤ
Ｎ０〜ＳＤＮＦすなわち駆動ＭＯＳＦＥＴＱＮ０〜ＱＮ
Ｆのゲートに伝達するための遅延回路をそれぞれ構成す
る。この結果、反転内部制御信号ＰＡＰＢ及び内部制御
信号ＰＡＮは、図５に示されるように、時間ｔｄ０だけ
遅延された後、反転内部制御信号ＰＡＰ０Ｂ及び内部制
御信号ＰＡＮ０としてセンスアンプ駆動回路ＳＤＰ０及
びＳＤＮ０の駆動ＭＯＳＦＥＴＱＰ０及びＱＮ０のゲー
トにそれぞれ伝達され、さらに時間ｔｄ１〜ｔｄＦだけ
遅延された後、反転内部制御信号ＰＡＰ１Ｂ〜ＰＡＰＦ
Ｂならびに内部制御信号ＰＡＮ１〜ＰＡＮＦとしてセン
スアンプ駆動回路ＳＤＰ１〜ＳＤＰＦならびにＳＤＮ１
〜ＳＤＮＦの駆動ＭＯＳＦＥＴＱＰ１〜ＱＰＦならびに
ＱＮ１〜ＱＮＦのゲートにそれぞれ伝達される。As a result, the wiring resistances RP0 to RPF and the gate capacitors CP0 to CPF sequentially delay the inverted internal control signal PAP with the time constant to sense amplifier drive circuits SDP0 to SDPF, that is, the drive MOSFETQ.
Delay circuits for transmitting to the gates of P0 to QPF are respectively configured, and the wiring resistors RN0 to RNF and the gate capacitors CN0 to CNF similarly delay the internal control signal PAN with the time constant to sequentially delay the sense amplifier driving circuit SD.
N0 to SDNF, that is, drive MOSFETs QN0 to QN
A delay circuit for transmitting to the gate of F is constructed. As a result, the inverted internal control signal PAPB and the internal control signal PAN are delayed by the time td0 as shown in FIG. 5, and then the inverted internal control signal PAP0B and the internal control signal PAN0 of the sense amplifier drive circuits SDP0 and SDN0 are output. The inverted internal control signals PAP1B to PAPF are transmitted to the gates of the drive MOSFETs QP0 and QN0, respectively, and further delayed by the time td1 to tdF.
B and internal control signals PAN1 to PANF as sense amplifier drive circuits SDP1 to SDPF and SDN1
To SDNF drive MOSFETs QP1 to QPF and QN1 to QNF, respectively.

【００３５】これらのことから、駆動ＭＯＳＦＥＴＱＰ
０〜ＱＰＦならびにＱＮ０〜ＱＮＦは、順次シフトして
オン状態とされ、これにしたがってセンスアンプＳＡ０
〜ＳＡＦの動作タイミングが順次シフトされる。これに
より、センスアンプＳＡ０〜ＳＡＦが選択的に動作とさ
れることにともなう動作電流の変化が相応して小さくさ
れ、マルチポートメモリの電源ノイズが抑制されるもの
となる。また、上記効果は、以上の説明から明らかなよ
うに、センスアンプＳＡ０〜ＳＡＦに対応してそれぞれ
１個のＰチャンネル駆動ＭＯＳＦＥＴＱＰ０〜ＱＰＦな
らびにＮチャンネル駆動ＭＯＳＦＥＴＱＮ０〜ＱＮＦを
設け、かつこれらの駆動ＭＯＳＦＥＴを順次シフトして
動作させるための遅延回路を各駆動ＭＯＳＦＥＴのゲー
ト容量と反転内部制御信号ＰＡＰＢ及び内部制御信号Ｐ
ＡＮを伝達する信号配線の配線抵抗とにより構成するこ
とで実現できる。これらの結果、特に多ビット構成とさ
れるマルチポートメモリの回路素子数及び信号配線数を
削減してチップサイズを縮小し、その低コスト化を推進
できるものである。From these things, the drive MOSFET QP
0 to QPF and QN0 to QNF are sequentially shifted to be in the ON state, and accordingly the sense amplifier SA0
~ The operation timing of SAF is sequentially shifted. As a result, the change in the operating current due to the selective operation of the sense amplifiers SA0 to SAF is correspondingly reduced, and the power supply noise of the multi-port memory is suppressed. Further, as is clear from the above description, the above effect is provided with one P-channel drive MOSFET QP0-QPF and one N-channel drive MOSFET QN0-QNF corresponding to the sense amplifiers SA0-SAF, and these drive MOSFETs are provided. The delay circuit for sequentially shifting and operating the gate capacitance of each driving MOSFET and the inverted internal control signal PAPB and internal control signal P
It can be realized by configuring with the wiring resistance of the signal wiring that transmits AN. As a result, it is possible to reduce the number of circuit elements and the number of signal wirings of the multi-port memory having a multi-bit configuration, reduce the chip size, and promote the cost reduction.

【００３６】以上の本実施例に示されるように、この発
明をマルチポートメモリ等の半導体記憶装置に適用する
ことで、次のような作用効果が得られる。すなわち、 （１）多ビット構成とされ複数のメモリマットとこれら
のメモリマットに対応して設けられる複数のセンスアン
プとを備えるマルチポートメモリ等において、各センス
アンプを選択的に動作状態するための駆動ＭＯＳＦＥＴ
をそれぞれ実質的に１個のＭＯＳＦＥＴにより構成し、
これらの駆動ＭＯＳＦＥＴをそれぞれ異なるタイミング
で順次オン状態とする。また、駆動ＭＯＳＦＥＴを選択
的にオン状態とするための内部制御信号を、共通のセン
スアンプ制御回路により形成し、センスアンプ制御回路
に近接するものから順次駆動ＭＯＳＦＥＴのゲートに供
給するとともに、各駆動ＭＯＳＦＥＴがオン状態とされ
るタイミングを設定するための遅延回路を、各駆動ＭＯ
ＳＦＥＴのゲート容量と内部制御信号を伝達する信号配
線の配線抵抗とにより構成する。これにより、各メモリ
マットに対応して複数の駆動ＭＯＳＦＥＴや駆動ＭＯＳ
ＦＥＴ制御回路等を設けることなく、センスアンプの動
作タイミングをシフトできるという効果が得られる。By applying the present invention to a semiconductor memory device such as a multiport memory as shown in the above embodiment, the following operational effects can be obtained. That is, (1) in a multi-port memory or the like having a plurality of memory mats and a plurality of memory mats and a plurality of sense amplifiers provided corresponding to these memory mats, for selectively operating each sense amplifier. Drive MOSFET
Each of which is substantially composed of one MOSFET,
These drive MOSFETs are sequentially turned on at different timings. In addition, an internal control signal for selectively turning on the drive MOSFETs is formed by a common sense amplifier control circuit, and is supplied to the gates of the drive MOSFETs sequentially from the one close to the sense amplifier control circuit, and each drive Each drive MO has a delay circuit for setting the timing at which the MOSFET is turned on.
It is composed of the gate capacitance of the SFET and the wiring resistance of the signal wiring for transmitting the internal control signal. As a result, a plurality of drive MOSFETs and drive MOSs are provided for each memory mat.
The effect that the operation timing of the sense amplifier can be shifted without providing a FET control circuit or the like is obtained.

【００３７】（２）上記（１）項により、センスアンプ
が選択的に動作状態とされることにともなう動作電流の
変化を抑制して、マルチポートメモリ等の電源ノイズを
抑制することができるという効果が得られる。 （３）上記（１）項及び（２）項において、特に多ビッ
ト構成とされるマルチポートメモリ等の回路素子数及び
信号配線数を削減し、チップサイズを縮小して、その低
コスト化を推進できるという効果が得られる。(2) According to the above item (1), it is possible to suppress the change in the operating current due to the selective operation of the sense amplifier and suppress the power supply noise of the multiport memory or the like. The effect is obtained. (3) In the above items (1) and (2), in particular, the number of circuit elements and the number of signal wirings of a multi-port memory or the like having a multi-bit configuration is reduced, the chip size is reduced, and the cost is reduced. The effect of being able to promote is obtained.

【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、マルチポートメモリに設けられるメ
モリブロックの数は任意に設定できるし、これらのメモ
リブロックと記憶データのビット番号との対応も任意に
設定できる。マルチポートメモリは、例えばマスタース
ライス等により、そのビット構成を選択的に切り換えう
るものであってもよい。内部アドレス信号Ｘ０〜Ｘｉな
らびにＹ０〜Ｙｉは、所定のプリデコーダによってプリ
デコードされた後、Ｘアドレスデコーダ及びＹアドレス
デコーダに供給することができる。タイミング発生回路
ＴＧに供給される起動制御信号の数や名称は、任意に設
定できるし、マルチポートメモリのブロック構成は、こ
の実施例による制約を受けない。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in FIG. 1, the number of memory blocks provided in the multi-port memory can be set arbitrarily, and the correspondence between these memory blocks and the bit numbers of stored data can also be set arbitrarily. The multi-port memory may be such that its bit configuration can be selectively switched by, for example, a master slice. The internal address signals X0 to Xi and Y0 to Yi can be predecoded by a predetermined predecoder and then supplied to the X address decoder and the Y address decoder. The number and names of the activation control signals supplied to the timing generation circuit TG can be set arbitrarily, and the block configuration of the multiport memory is not restricted by this embodiment.

【００３９】図２において、センスアンプ制御回路ＳＡ
ＤＰ及びＳＡＤＮならびにタイミング発生回路ＴＧは、
例えばメモリブロックＭＢ７の上方に配置できるし、半
導体基板ＳＵＢの中間すなわちメモリブロックＭＢ３及
びＭＢ４の中間に配置することもできる。この場合、こ
れらのセンスアンプ制御回路より下方に配置されるセン
スアンプＳＡ０〜ＳＡ７と上方に配置されるセンスアン
プＳＡ８〜ＳＡＦのそれぞれにおいて、上記のようなシ
フト動作をさせればよい。センスアンプの設置数が多い
場合には、シフト動作させるセンスアンプのグループを
さらに多くすることも可能である。反転内部制御信号Ｐ
ＡＰＢ及び内部制御信号ＰＡＮを伝達するための信号配
線は、金属配線層以外の配線材料を用いることができ
る。メモリマットＭＡＴ０〜ＭＡＴＦは、例えば対応す
るＸアドレスデコーダＸＤ０〜ＸＤＦをはさんで両側に
二分して配置することができるし、マルチポートメモリ
の具体的なレイアウトは、種々の実施形態を採りうる。In FIG. 2, the sense amplifier control circuit SA
DP and SADN and the timing generation circuit TG are
For example, it may be arranged above the memory block MB7, or may be arranged in the middle of the semiconductor substrate SUB, that is, in the middle of the memory blocks MB3 and MB4. In this case, each of the sense amplifiers SA0 to SA7 arranged below these sense amplifier control circuits and the sense amplifiers SA8 to SAF arranged above these sense amplifiers may perform the shift operation as described above. When the number of sense amplifiers installed is large, it is possible to further increase the number of groups of sense amplifiers that perform the shift operation. Inverted internal control signal P
A wiring material other than the metal wiring layer can be used for the signal wiring for transmitting the APB and the internal control signal PAN. The memory mats MAT0 to MATF can be divided into two parts on both sides with the corresponding X address decoders XD0 to XDF sandwiched therebetween, and the specific layout of the multiport memory can take various embodiments.

【００４０】図３において、センスアンプ駆動回路ＳＤ
Ｐ０〜ＳＤＰＦならびにＳＤＮ０〜ＳＤＮＦを構成する
駆動ＭＯＳＦＥＴは、例えば並列結合される複数の駆動
ＭＯＳＦＥＴによって構成することができる。この場
合、これらの駆動ＭＯＳＦＥＴは、そのゲートに共通の
反転内部制御信号又は内部制御信号を受け実質的に１個
の駆動ＭＯＳＦＥＴとして作用する必要がある。メモリ
マットＭＡＴ０〜ＭＡＴＦは、冗長用のメモリセルを含
むことができるし、いわゆるシェアドセンス方式を採る
こともできる。メモリマットＭＡＴ０〜ＭＡＴＦ，セン
スアンプＳＡ０〜ＳＡＦ，センスアンプ駆動回路ＳＤＰ
０〜ＳＤＰＦならびにＳＤＮ０〜ＳＤＮＦ等の具体的な
構成やＭＯＳＦＥＴの導電型ならびに電源電圧の極性及
び絶対値等は、この実施例による制約を受けない。In FIG. 3, the sense amplifier drive circuit SD
The drive MOSFETs configuring P0 to SDPF and SDN0 to SDNF can be configured by a plurality of drive MOSFETs connected in parallel, for example. In this case, these drive MOSFETs need to receive a common inverted internal control signal or internal control signal at their gates and substantially act as one drive MOSFET. The memory mats MAT0 to MATF can include redundant memory cells, and can adopt a so-called shared sense method. Memory mats MAT0 to MATF, sense amplifiers SA0 to SAF, sense amplifier drive circuit SDP
The specific configurations of 0 to SDPF and SDN0 to SDNF, the conductivity type of the MOSFET, the polarity and absolute value of the power supply voltage, etc. are not restricted by this embodiment.

【００４１】図４において、金属配線層の配線抵抗ＲＰ
０〜ＲＰＦならびにＲＮ０〜ＲＮＦとして充分な抵抗値
が得られない場合には、例えば拡散抵抗等のような集中
定数によって遅延回路を構成してもよい。図５では、反
転内部制御信号ＰＡＰ０Ｂ〜ＰＡＰＦＢと対応する内部
制御信号ＰＡＮ０〜ＰＡＮＦの遅延時間が同一であるも
のとしているが、必ずしも同じである必要はない。In FIG. 4, the wiring resistance RP of the metal wiring layer
When a sufficient resistance value cannot be obtained as 0 to RPF and RN0 to RNF, the delay circuit may be configured by a lumped constant such as a diffusion resistance. In FIG. 5, the delay times of the inverted internal control signals PAP0B to PAPFB and the corresponding internal control signals PAN0 to PANF are assumed to be the same, but they are not necessarily the same.

【００４２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマル
チポートメモリに適用した場合について説明したが、そ
れに限定されるものではなく、例えば、通常のダイナミ
ック型ＲＡＭやダイナミック型ＲＡＭを基本構成とする
擬似スタティック型ＲＡＭならびにこのようなメモリ集
積回路を内蔵するディジタル集積回路装置等にも適用で
きる。この発明は、少なくともダイナミック型メモリセ
ルが格子状に配置されてなる複数のメモリマットとこれ
らのメモリマットに対応して設けられる複数のセンスア
ンプとを具備する半導体記憶装置に広く適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the multiport memory which is the field of application which is the background of the invention has been described. However, the invention is not limited to this and, for example, a normal The present invention can also be applied to a dynamic RAM, a pseudo static RAM having a dynamic RAM as a basic configuration, a digital integrated circuit device having such a memory integrated circuit built therein, and the like. The present invention can be widely applied to a semiconductor memory device including at least a plurality of memory mats in which dynamic memory cells are arranged in a grid and a plurality of sense amplifiers provided corresponding to these memory mats.

【００４３】[0043]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、多ビット構成とされ複数の
メモリマットとこれらのメモリマットに対応して設けら
れる複数のセンスアンプとを備えるマルチポートメモリ
等において、各センスアンプを選択的に動作状態するた
めの駆動ＭＯＳＦＥＴをそれぞれ実質的に１個のＭＯＳ
ＦＥＴにより構成し、これらの駆動ＭＯＳＦＥＴをそれ
ぞれ異なるタイミングで順次オン状態とする。また、駆
動ＭＯＳＦＥＴを選択的にオン状態とするための内部制
御信号を、共通のセンスアンプ制御回路により形成し、
センスアンプ制御回路に近接するものから順次駆動ＭＯ
ＳＦＥＴのゲートに供給する。このとき、各駆動ＭＯＳ
ＦＥＴがオン状態とされるタイミングを設定するための
遅延回路を、各駆動ＭＯＳＦＥＴのゲート容量と内部制
御信号を伝達する信号配線の配線抵抗とにより構成す
る。これにより、各メモリマットに対応して複数の駆動
ＭＯＳＦＥＴや駆動ＭＯＳＦＥＴ制御回路等を設けるこ
となく、センスアンプの動作タイミングをシフトし、セ
ンスアンプが選択的に動作状態とされることにともなう
動作電流の変化を抑制して、電源ノイズを抑制すること
ができる。この結果、特に多ビット構成とされるマルチ
ポートメモリ等の回路素子数及び信号配線数を削減し、
チップサイズを縮小して、その低コスト化を推進するこ
とができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, in a multi-port memory or the like having a plurality of memory mats and a plurality of memory mats and a plurality of sense amplifiers provided corresponding to these memory mats, a driving MOSFET for selectively operating each sense amplifier is provided. Substantially one MOS each
It is constituted by FETs, and these drive MOSFETs are sequentially turned on at different timings. Further, an internal control signal for selectively turning on the drive MOSFET is formed by a common sense amplifier control circuit,
Sequential drive MO from the one closest to the sense amplifier control circuit
Supply to the gate of SFET. At this time, each drive MOS
The delay circuit for setting the timing at which the FET is turned on is composed of the gate capacitance of each drive MOSFET and the wiring resistance of the signal wiring for transmitting the internal control signal. This shifts the operation timing of the sense amplifier without providing a plurality of drive MOSFETs or drive MOSFET control circuits corresponding to each memory mat, and the operating current accompanying the selective operation of the sense amplifier. Power supply noise can be suppressed by suppressing the change of As a result, it is possible to reduce the number of circuit elements and the number of signal wirings such as a multiport memory having a multibit configuration,
It is possible to reduce the chip size and promote cost reduction.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明が適用されたマルチポートメモリの一
実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a multiport memory to which the present invention is applied.

【図２】図１のマルチポートメモリの一実施例を示す基
板配置図である。FIG. 2 is a board layout diagram showing an embodiment of the multiport memory of FIG.

【図３】図１のマルチポートメモリのメモリマット及び
周辺部の一実施例を示す部分的な回路図である。3 is a partial circuit diagram showing an embodiment of a memory mat and a peripheral portion of the multi-port memory of FIG.

【図４】図１のマルチポートメモリのセンスアンプ駆動
部の一実施例を示す部分的な等価回路図である。FIG. 4 is a partial equivalent circuit diagram showing an embodiment of a sense amplifier driving unit of the multiport memory of FIG.

【図５】図４のセンスアンプ駆動部の一実施例を示す信
号波形図である。5 is a signal waveform diagram showing an embodiment of the sense amplifier driving unit of FIG.

【図６】この発明に先立って本願発明者等が開発したマ
ルチポートメモリのセンスアンプ駆動部の一例を示す部
分的な回路図である。FIG. 6 is a partial circuit diagram showing an example of a sense amplifier driving section of a multiport memory developed by the inventors of the present application prior to the present invention.

【図７】図６のセンスアンプ駆動部の一例を示す信号波
形図である。FIG. 7 is a signal waveform diagram showing an example of a sense amplifier driving unit in FIG.

【符号の説明】[Explanation of symbols]

ＭＢ０〜ＭＢ７・・・メモリブロック、ＭＡＴ０〜ＭＡ
ＴＦ・・・・メモリマット、ＸＤ０〜ＸＤＦ・・・Ｘア
ドレスデコーダ、ＸＢ・・・Ｘアドレスバッファ、ＳＡ
０〜ＳＡＦ・・・センスアンプ、ＳＡＤＰ，ＳＡＤＮ・
・・センスアンプ制御回路、ＳＤＰ０〜ＳＤＰＦ，ＳＤ
Ｎ０〜ＳＤＮＦ・・・センスアンプ駆動回路、ＲＹＤ０
〜ＲＹＤＦ・・・ＲＡＭポート用Ｙアドレスデコーダ、
ＳＹＤ０〜ＳＹＤ７・・・ＳＡＭポート用Ｙアドレスデ
コーダ、ＹＢ・・・Ｙアドレスバッファ、ＤＲ０〜ＤＲ
７・・・データレジスタ、ＲＩＯ０〜ＲＩＯＦ・・・Ｒ
ＡＭポート用データ入出力回路、ＳＩＯ０〜ＳＩＯＦ・
・・ＳＡＭポート用データ入出力回路、ＴＧ・・・タイ
ミング発生回路。 ＳＵＢ・・・半導体基板。 ＱＰ０〜ＱＰＦ・・・Ｐチャンネル駆動ＭＯＳＦＥＴ、
ＱＮ０〜ＱＮＦ・・・Ｎチャンネル駆動ＭＯＳＦＥＴ。 ＲＰ０〜ＲＰＦ・・・配線抵抗、ＣＰ０〜ＣＰＦ・・・
ゲート容量。 ＭＰＣ０〜ＭＰＣＦ，ＭＮＣ０〜ＭＮＣＦ・・・駆動Ｍ
ＯＳＦＥＴ制御回路、ＱＰ０ａ〜ＱＰ０ｄないしＱＰＦ
ａ〜ＱＰＦｄ・・・Ｐチャンネル駆動ＭＯＳＦＥＴ、Ｑ
Ｎ０ａ〜ＱＮ０ｄないしＱＮＦａ〜ＱＮＦｄ・・・Ｎチ
ャンネル駆動ＭＯＳＦＥＴ。MB0 to MB7 ... Memory block, MAT0 to MA
TF ... Memory mat, XD0 to XDF ... X address decoder, XB ... X address buffer, SA
0-SAF: Sense amplifier, SADP, SADN
..Sense amplifier control circuits, SDP0 to SDPF, SD
N0 to SDNF ... Sense amplifier drive circuit, RYD0
~ RYDF ... Y address decoder for RAM port,
SYD0 to SYD7 ... Y address decoder for SAM port, YB ... Y address buffer, DR0 to DR
7 ... Data register, RIO0 to RIOF ... R
Data input / output circuit for AM port, SIO0-SIOF
..Data input / output circuit for SAM port, TG ... Timing generation circuit SUB: Semiconductor substrate. QP0 to QPF ... P-channel drive MOSFET,
QN0 to QNF ... N-channel drive MOSFET. RP0-RPF ... Wiring resistance, CP0-CPF ...
Gate capacity. MPC0 to MPCF, MNC0 to MNCF ... Driving M
OSFET control circuit, QP0a to QP0d to QPF
a to QPFd ... P-channel drive MOSFET, Q
N0a to QN0d to QNFa to QNFd ... N-channel drive MOSFETs.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 それぞれダイナミック型メモリセルが格
子状に配置されてなる複数のメモリマットと、上記メモ
リマットに対応して設けられる複数のセンスアンプと、
上記センスアンプに対応して実質的に１対ずつ設けられ
る複数対の駆動ＭＯＳＦＥＴとを具備し、上記駆動ＭＯ
ＳＦＥＴがそれぞれ異なるタイミングでオン状態とされ
ることを特徴とする半導体記憶装置。1. A plurality of memory mats each having dynamic memory cells arranged in a grid, and a plurality of sense amplifiers provided corresponding to the memory mats.
A plurality of pairs of drive MOSFETs, each of which is provided substantially one pair corresponding to the sense amplifier.
A semiconductor memory device, wherein the SFETs are turned on at different timings. 【請求項２】 上記駆動ＭＯＳＦＥＴをオン状態とする
ための内部制御信号は、共通のセンスアンプ制御回路に
より形成され、かつ上記センスアンプ制御回路に近接す
るものから順次上記駆動ＭＯＳＦＥＴのゲートに伝達さ
れるものであることを特徴とする請求項１の半導体記憶
装置。2. An internal control signal for turning on the drive MOSFET is formed by a common sense amplifier control circuit, and is sequentially transmitted to the gate of the drive MOSFET from those adjacent to the sense amplifier control circuit. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a device. 【請求項３】 上記駆動ＭＯＳＦＥＴがオン状態とされ
るタイミングは、実質的に上記駆動ＭＯＳＦＥＴのゲー
ト容量と上記内部制御信号を伝達する信号配線の配線抵
抗とからなる遅延回路によって順次設定されるものであ
ることを特徴とする請求項１又は請求項２の半導体記憶
装置。3. The timing at which the drive MOSFET is turned on is sequentially set by a delay circuit which is substantially composed of a gate capacitance of the drive MOSFET and a wiring resistance of a signal wiring for transmitting the internal control signal. The semiconductor memory device according to claim 1 or 2, wherein 【請求項４】 上記半導体記憶装置は、多ビット構成の
マルチポートメモリであることを特徴とする請求項１，
請求項２又は請求項３の半導体記憶装置。4. The semiconductor memory device is a multi-port memory having a multi-bit structure.
The semiconductor memory device according to claim 2 or 3.