JP2913713B2 - Decoder circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にデコーダ回路を
含む半導体集積回路に関する。Description: TECHNICAL FIELD The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit including a decoder circuit.
従来のデコーダ回路について第3,4図を用いて説明す
る。第３図（ａ）〜（ｃ）は16本のワード線をもつメモ
リのロウデコーダ回路を示す回路図であり、WORD1〜WOR
D16はワード線である。第４図（ａ）〜（ｃ）はアドレ
スバッファ回路とデコード信号発生回路を示す回路図
で、Xiはアドレス入力信号、XiDはXiと同相，▲
▼はXiと逆相の内部アドレス信号、A1〜A4,B1〜B4は各
々デコード信号であり、それぞれ第３図のA1〜A4,B1〜B
4に対応する。A conventional decoder circuit will be described with reference to FIGS. FIGS. 3A to 3C are circuit diagrams showing row decoder circuits of a memory having 16 word lines.
D16 is a word line. 4 (a) to 4 (c) are circuit diagrams showing an address buffer circuit and a decode signal generating circuit, where Xi is an address input signal, XiD is in phase with Xi,
▼ is an internal address signal having a phase opposite to that of Xi, A1 to A4, B1 to B4 are decode signals, respectively, and A1 to A4, B1 to B in FIG.
Corresponds to 4.
まず、２入力NANDで構成されるロウデコーダ回路につ
いて説明する。この場合、第３図（ａ）に示す31の回路
が第３図（ｂ）に示す32の回路となり、第４図（ａ）に
示す41,42の回路は共に第４図（ｂ）に示す43の回路と
なっている。第３図（ｂ）の回路においてQ31,Q32はＰ
チャンネルMOSトランジスタQ33,Q34はＮチャンネルMOS
トランジスタであり、Q31〜Q34で２入力NANDを構成して
いる。I31,I41はインバータ回路、NA41はNAND回路であ
る。First, a row decoder circuit composed of a two-input NAND will be described. In this case, the circuit 31 shown in FIG. 3A becomes the circuit 32 shown in FIG. 3B, and the circuits 41 and 42 shown in FIG. There are 43 circuits shown. In the circuit of FIG. 3 (b), Q31 and Q32 are P
Channel MOS transistors Q33 and Q34 are N-channel MOS
It is a transistor, and Q31 to Q34 constitute a two-input NAND. I31 and I41 are inverter circuits, and NA41 is a NAND circuit.
メモリにあるアドレスが入力されると、第４図に示す
回路により、A1〜A4,B1〜B4のうち各々１本が“H"レベ
ルとなり他は全て“L"レベルとなる。例えば、アドレス
入力信号X1〜X4が全て“L"レベルの場合、▲▼，
▲▼が入力となっている回路の出力信号A1と▲
▼，▲▼が入力となっている回路の出力信号
B1が“H"レベルとなり、他の信号A2〜A4,B2〜B4はすべ
て“L"となる。第３図（ｂ）に示す32の回路は２つの入
力Ai,Biが共に“H"レベルの時のみ出力WORDkが“H"レベ
ルとなる。従って、第３図（ａ）に示す31の回路16個の
うち、Ai,Bi共に“H"レベルとなるのは１つだけである
から、16本のワード線のうち１本だけが“H"レベルとな
り他は全て“L"レベルとなる。つまり16本のワード線の
うち１本が選択されたことになる。When an address in the memory is inputted, one of A1 to A4 and B1 to B4 becomes "H" level and all others become "L" level by the circuit shown in FIG. For example, when the address input signals X1 to X4 are all at “L” level, ▲ ▼,
The output signals A1 and ▲ of the circuit where ▲ ▼ is the input
Output signal of the circuit where ▼ and ▲ ▼ are input
B1 becomes “H” level, and all the other signals A2 to A4 and B2 to B4 become “L”. In the circuit 32 shown in FIG. 3 (b), the output WORD k is at "H" level only when the two inputs Ai and Bi are both at "H" level. Therefore, of the 31 circuits shown in FIG. 3A, only one of the Ai and Bi is at the "H" level, so that only one of the 16 word lines is at the "H" level. "L" level and everything else becomes "L" level. That is, one of the 16 word lines is selected.
次に２入力NOR回路で構成されるロウデコーダ回路に
ついて説明する。この場合、第３図（ａ）に示す31の回
路が第３図（ｃ）に示す33の回路となり、第４図（ａ）
に示す41,42の回路は共に第４図（ｃ）に示す44の回路
となっている。第３図（ｃ）の回路において、Q35,Q36
はＰチャンネルMOSトランジスタ、Q37,Q38はＮチャンネ
ルMOSトランジスタであり、Q35〜Q38で２入力NORを構成
している。I32,I33はインバータ回路、NA42はNAND回路
である。Next, a row decoder circuit composed of a two-input NOR circuit will be described. In this case, the circuit 31 shown in FIG. 3A becomes the circuit 33 shown in FIG. 3C, and the circuit 31 shown in FIG.
The circuits 41 and 42 shown in FIG. 4 are both 44 circuits shown in FIG. 4 (c). In the circuit of FIG. 3 (c), Q35 and Q36
Is a P-channel MOS transistor, Q37 and Q38 are N-channel MOS transistors, and Q35 to Q38 constitute a two-input NOR. I32 and I33 are inverter circuits, and NA42 is a NAND circuit.
メモリにあるアドレスが入力されると、第４図に示す
回路によりA1〜A4,B1〜B4のうち各々１本が“L"レベル
となり他は全て“H"レベルとなる。第３図（ｃ）に示す
33の回路は２つの入力Ai,Biが共に“L"レベルの時のみ
出力WORDkが“H"レベルとなる。従って、第３図（ａ）
に示す回路16のうちAi,Bi共に“L"レベルとなるのは１
つだけであるから16本のワード線のうち１本だけが“H"
レベルとなり他は全て“L"レベルとなる。つまり16本の
ワード線のうち１本が選択されたことになる。When an address in the memory is input, one of A1 to A4 and B1 to B4 becomes "L" level and all others become "H" level by the circuit shown in FIG. As shown in FIG.
In the circuit 33, the output WORD k becomes "H" level only when the two inputs Ai and Bi are both at "L" level. Therefore, FIG.
1 of the circuit 16 shown in FIG.
Only one of the 16 word lines is "H"
Level and all others are at "L" level. That is, one of the 16 word lines is selected.
上述した従来のロウデコーダ回路は、NAND型の場合、
ワード線１本あたり６つのトランジスタ、NOR型の場
合、８つのトランジスタで成っており、例えば、第３図
では16本のワード線があるので、合計６×16＝96 又は
8×16＝128 のトランジスタで構成される。The above-described conventional row decoder circuit, in the case of a NAND type,
Each word line has six transistors, and in the case of the NOR type, it is composed of eight transistors. For example, in FIG. 3, since there are 16 word lines, a total of 6 × 16 = 96 or
It is composed of 8 × 16 = 128 transistors.
実際のメモリの場合、ワード線の本数は256本や512本
や1024本と多く、例えば256本のワード線をもつメモリ
のロウデコーダ回路を従来例の様に構成した場合、６×
256＝1536 又は 8×256＝2048 のトランジスタで構成さ
れる。この様に従来の回路では素子数が多く広いマスク
面積を必要とするという欠点がある。In the case of an actual memory, the number of word lines is as large as 256, 512, or 1024. For example, when a row decoder circuit of a memory having 256 word lines is configured as in the conventional example, 6 ×
It is composed of 256 = 1536 or 8 × 256 = 2048 transistors. As described above, the conventional circuit has a disadvantage that the number of elements is large and a large mask area is required.
又、従来のロウデコーダ回路では、16本のワード線を
持つメモリの場合、各デコード信号は４つの回路に入力
される。Ｐチャンネルトランジスタのチャネル長をLP
チャネル幅をWP,Nチャンネルトランジスタのチャネル長
をLN，チャネル幅をWN単位当たりのゲート容量をCGとし
た場合、デコード信号配線の負荷容量はＰチャンネルト
ランジスタとＮチャンネルトランジスタのゲート容量
で、４×CG×（LP×WP＋LN×WN）となる。実際のメモ
リ、例えば256本のワード線を持つメモリの場合は、16
×CG×（LP×WP＋LN×WN）となり大きな負荷容量がつく
こととなる。In a conventional row decoder circuit, in the case of a memory having 16 word lines, each decode signal is input to four circuits. The channel length of the P-channel transistor is L P
If the channel width W P, the channel length L N of the N-channel transistor, the gate capacitance per W N unit channel width is C G, the load capacity of the decode signal lines gate capacitance of the P-channel transistor and N-channel transistor in, the 4 × C G × (L P × W P + L N × W N). For an actual memory, for example a memory with 256 word lines, 16
× C G × (L P × W P + L N × W N ), resulting in a large load capacity.
この様に従来の回路では、デコード信号配線の負荷容
量が大きい為、波形のなまり等によりワード線の選択が
遅れさらにはメモリのアクセス遅れが生じるという欠点
がある。As described above, in the conventional circuit, since the load capacitance of the decode signal wiring is large, there is a disadvantage that the selection of the word line is delayed due to the rounding of the waveform or the like, and the access delay of the memory occurs.
本発明の目的は、マスク面積が小さくてすみ、しかも
負荷容量が小さいデコーダ回路を提供することにある。An object of the present invention is to provide a decoder circuit which requires a small mask area and has a small load capacitance.
本発明のデコーダ回路は、入力されたアドレスデータ
に応答して複数の第１の端子群のうち１つだけ一論理レ
ベルとすると共に複数の第２の端子群のうち１つだけ逆
論理レベルとする手段と、前記第１の端子群及び前記第
２の端子群のうちそれぞれ対応した１つの端子を第１の
入力及び第２の入力とし前記第１の入力が一論理レベル
でかつ前記第２の入力が逆論理レベルの時に出力信号を
アクティブとする出力回路群とを有することを特徴とす
る。According to the decoder circuit of the present invention, only one of the plurality of first terminal groups is set to one logic level in response to the input address data, and only one of the plurality of second terminal groups is set to the opposite logic level. Means for setting one terminal corresponding to each of the first terminal group and the second terminal group as a first input and a second input, wherein the first input is at one logical level and the second terminal is And an output circuit group for activating the output signal when the input of the input signal is at the reverse logic level.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例を説明するための回路
図である。２入力の論理素子11を含む回路12を第３図
（ａ）に示す回路31に適用したものが本発明のロウデコ
ーダ回路である。Ai,Biはデコード信号で第４図に示す
アドレスバッファ回路及びデコード信号発生回路により
発生される。本実施例の場合、第４図に示す回路41は第
４図（ｂ）に示す43の回路を用い、42の回路は第４図
（ｃ）に示す44の回路を用いる構成となっている。第１
図においてQ11はＰチャンネルMOSトランジスタ、Q12は
ＮチャンネルMOSトランジスタ、I11はインバータ回路で
ある。FIG. 1 is a circuit diagram for explaining a first embodiment of the present invention. A circuit in which the circuit 12 including the two-input logic element 11 is applied to the circuit 31 shown in FIG. 3A is a row decoder circuit of the present invention. Ai and Bi are decode signals generated by the address buffer circuit and the decode signal generation circuit shown in FIG. In the case of this embodiment, the circuit 41 shown in FIG. 4 uses the circuit 43 shown in FIG. 4 (b), and the circuit 42 uses the circuit 44 shown in FIG. 4 (c). . First
In the figure, Q11 is a P-channel MOS transistor, Q12 is an N-channel MOS transistor, and I11 is an inverter circuit.
次に、回路の動作について説明する。メモリにあるア
ドレスが入力されると、第４図（ａ）の回路に示す回路
41が第４図（ｂ）に示す回路43であるため、A1〜A4のう
ち１本が“H"レベルとなり、他は全て“L"レベルとな
る。又、回路42は第４図（ｃ）に示す回路44であるため
B1〜B4のうち１本は“L"レベルとなり、他は全て“H"レ
ベルとなる。Next, the operation of the circuit will be described. When an address in the memory is input, a circuit shown in the circuit of FIG.
Since 41 is the circuit 43 shown in FIG. 4 (b), one of A1 to A4 is at "H" level and all others are at "L" level. Also, since the circuit 42 is the circuit 44 shown in FIG.
One of B1 to B4 is at "L" level, and all others are at "H" level.
第１図に示すＰチャンネルトランジスタQ11がゲート
がGNDに接続されているので、常にオン状態となってい
る。従って、トランジスタQ11とQ12の能力をQ11＜Q12と
すると、Q12がオン状態で、かつBiすなわちQ12のソース
が“L"レベルである時のみ節点N11が“L"レベルとなりW
ORDkが“H"レベルとなる。他の場合節点N11は“H"レベ
ルであるのでWORDkは“L"レベルとなる。Since the gate of the P-channel transistor Q11 shown in FIG. 1 is connected to GND, it is always on. Therefore, assuming that the abilities of the transistors Q11 and Q12 are Q11 <Q12, the node N11 becomes the "L" level only when the Q12 is in the ON state and Bi, that is, the source of the Q12 is the "L" level.
ORD k becomes “H” level. In other cases, the node N11 is at the “H” level, so that WORD k is at the “L” level.
上述したように第３図示す回路31群のうち、入力信号
であるAiが“H"レベルでかつBiが“L"レベルとなるのは
１つだけであるから、16本のワード線のうち１本だけが
“H"レベルとなり他は全て“L"レベルとなり、16本ワー
ド線のうち１本が選択されたことになる。As described above, among the group of circuits 31 shown in FIG. 3, only one of the input signals Ai is at the "H" level and Bi is at the "L" level. Only one becomes "H" level and all others become "L" level, which means that one of the 16 word lines has been selected.
第２図は本発明の第２の実施例を説明するための回路
図である。第２図に示す回路21は２入力論理素子であ
り、第３図（ａ）に示す回路31を第２図に示す回路22と
したロウデコーダ回路である。Ai,Biはデコード信号で
第１の実施例と同様な構成となっている第４図の回路に
より発生される。第２図に示すQ21はＰチャンネルMOSト
ランジスタ、Q22はＮチャンネルMOSトランジスタ、I21,
I22はインバータ回路である。FIG. 2 is a circuit diagram for explaining a second embodiment of the present invention. The circuit 21 shown in FIG. 2 is a two-input logic element, and is a row decoder circuit in which the circuit 31 shown in FIG. 3A is replaced by the circuit 22 shown in FIG. Ai and Bi are decode signals generated by the circuit shown in FIG. 4 having the same configuration as in the first embodiment. In FIG. 2, Q21 is a P-channel MOS transistor, Q22 is an N-channel MOS transistor, and I21,
I22 is an inverter circuit.
回路の動作について説明する。メモリにあるアドレス
が入力されると、第４図の回路によりA1〜A4のうち１本
が“H"レベル他は全て“L"レベルとなり、又B1〜B4のう
ち１本が“L"レベル他は全て“H"レベルとなる。第２図
に示すＮチャンネルトランジスタQ22はゲートが電源に
接続されているので、常にオン状態となっている。トラ
ンジスタQ21とQ22のトランジスタ能力をQ21＞Q22とする
と、Q21がオン状態でかつAiすなわち、Q21のソースが
“H"レベルである時のみ節点N21が“H"レベルとなり、W
ORDkが“H"レベルとなる。他の場合節点21は“L"レベル
でWORDkは“L"レベルとなる。The operation of the circuit will be described. When an address in the memory is input, one of the A1 to A4 is at the "H" level and the others are at the "L" level by the circuit of FIG. 4, and one of the B1 to B4 is at the "L" level. All others are at “H” level. Since the gate of the N-channel transistor Q22 shown in FIG. 2 is connected to the power supply, it is always on. Assuming that the transistor capability of the transistors Q21 and Q22 is Q21> Q22, only when the transistor Q21 is on and Ai, that is, when the source of the transistor Q21 is at the "H" level, the node N21 is at the "H" level.
ORD k becomes “H” level. In other cases, the node 21 is at the “L” level and the word k is at the “L” level.
第１の実施例と同様、第３図に示す回路31群のうち入
力信号であるAiが“H"レベルBiが“L"レベルとなるのは
１つだけであるから、16本のワード線のうち１本だけが
“H"レベルとなり、16本のワード線のうち１本が選択さ
れたことになる。As in the first embodiment, among the group of circuits 31 shown in FIG. 3, since only one input signal Ai is at "H" level and Bi is at "L" level, 16 word lines are provided. Out of the 16 word lines has been selected, and only one of the 16 word lines has been selected.
以上説明したように従来の２入力NAND回路や２入力NO
R回路で構成されるデコーダ回路を本発明の２入力の論
理素子により構成することにより従来ワード線１本あた
り、NAND型で６つ又はNOR型で８つのトランジスタで成
っていたものを４つ又は６つのトランジスタと少ない素
子で構成でき、例えば256本のワード線をもつメモリの
場合、従来の1536又は2048のトランジスタに比べ、４×
256＝1024 又は６×256＝1536 のトランジスタで構成で
きマスク上少ない面積で実現できる。As described above, the conventional two-input NAND circuit and two-input NO
The decoder circuit constituted by the R circuit is constituted by the two-input logic element according to the present invention, so that one word line conventionally has four NAND or six NOR transistors or four transistors. It can be composed of six transistors and a small number of elements. For example, in the case of a memory having 256 word lines, 4 ×
It can be composed of 256 = 1024 or 6 × 256 = 1536 transistors and can be realized with a small area on a mask.
又、デコード信号配線の負荷容量は、256本のワード
線をもつメモリの場合第１の実施例の場合、Aiが16×CG
×LN×WNである。又、あるサイズのトランジスタの拡散
層容量はゲート容量の1.1倍程度であるからBiがAiの1.1
倍程度であり、従来の16×CG×（LN×WN＋LP×WP）に比
べて大幅に小さい。これにより、ワード線選択の高速
化、さらにはメモリの高速アクセスが実現できる。The load capacity of the decode signal lines, in the first embodiment case of the memory having 256 word lines, Ai is 16 × C G
× L N × W N. Also, the diffusion layer capacitance of a transistor of a certain size is about 1.1 times the gate capacitance, so Bi is 1.1 times that of Ai.
Is about doubled, significantly smaller than the conventional 16 × C G × (L N × W N + L P × W P). Thereby, high-speed word line selection and high-speed memory access can be realized.
もちろん本発明は、ロウデコーダ回路のみならず、カ
ラムデコーダ回路や、２入力NAND回路,2入力NOR回路で
構成される他の回路にも採用でき同様の効果を得られる
ことは明らかである。Of course, it is apparent that the present invention can be applied not only to the row decoder circuit but also to other circuits including a column decoder circuit, a two-input NAND circuit, and a two-input NOR circuit, and similar effects can be obtained.
第１図は本発明の第１の実施例を説明するための回路
図、第２図は本発明の第２の実施例を説明するための回
路図、第３図（ａ）はロウデコーダ回路を示す回路図、
第３図（ｂ），（ｃ）は従来例を説明するための回路
図、第４図（ａ）乃至（ｃ）アドレスバッファ及びデコ
ード信号発生回路を示す回路図である。 Xi……アドレス入力信号、A1〜A4,B1〜B4……デコード
信号、WORDk……ワード線。FIG. 1 is a circuit diagram for explaining a first embodiment of the present invention, FIG. 2 is a circuit diagram for explaining a second embodiment of the present invention, and FIG. 3 (a) is a row decoder circuit. Showing a circuit diagram,
FIGS. 3 (b) and 3 (c) are circuit diagrams for explaining a conventional example, and FIGS. 4 (a) to 4 (c) are circuit diagrams showing an address buffer and a decode signal generating circuit. Xi: Address input signal, A1 to A4, B1 to B4: Decode signal, WORD k: Word line.
Claims (1)
の第１の端子群のうち１つだけ一論理レベルとすると共
に複数の第２の端子群のうち１つだけ逆論理レベルとす
る手段と、前記第１の端子群及び前記第２の端子群のう
ちそれぞれ対応した１つの端子を第１の入力及び第２の
入力とし前記第１の入力が一論理レベルでかつ前記第２
の入力が逆論理レベルの時に出力信号をアクティブとす
る複数の出力回路を有し、前記複数の出力回路はそれぞ
れソース・ドレイン路第１の電源と出力端に接続されゲ
ートが第２の電源に接続された一導電型トランジスタ
と、前記一導電型トランジスタよりも能力が大きくソー
ス・ドレイン路が前記出力端と前記第２の入力の端子間
に接続されゲートが前記第１の入力の端子に接続された
逆導電型トランジスタとを有し、前記複数の出力回路の
うち１つだけが前記アドレスデータに応じて選択される
ことを特徴とするデコーダ回路。1. A means for setting only one of a plurality of first terminal groups to one logic level and setting only one of a plurality of second terminal groups to a reverse logic level in response to input address data. One terminal corresponding to each of the first terminal group and the second terminal group as a first input and a second input, wherein the first input is at one logical level and the second terminal is
Has a plurality of output circuits for activating an output signal when the input is at a reverse logic level. The plurality of output circuits are respectively connected to a first power supply and an output terminal of a source / drain path, and a gate is connected to a second power supply. A connected one-conductivity-type transistor, and a source / drain path having a higher capacity than the one-conductivity-type transistor is connected between the output terminal and the second input terminal, and a gate is connected to the first input terminal. A reverse conductivity type transistor, and only one of the plurality of output circuits is selected according to the address data.
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| JPH03198293A JPH03198293A (en) | 1991-08-29 |
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