JPH06162765A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To accelerate the operation speed by providing a switch means to set the transmission timing of a write signal, thereby shortening the cycle time in the write mode of a dynamic RAM (DRAM) or the like. CONSTITUTION:In the DRAM or the like of the address non-multiplex system P-channel MOSFETs P1 and P2 are provided between unit amplifying circuits USA0 to USAn of a sense amplifier SA and corresponding complimentary bit lines B0T to BnT and B0B to BnB of a memory array MARY. Then, they are selectively turned off when a write signal is transmitted from a write amplifier WA through common data lines W10B and W10T for write. Therefore, the write signal transmission timing can be set just before unit amplifying circuits USA are set to the operating state. Thus, the time in which the write signal supplied to the common data line W10 reaches a desired level is shortened to accelerate the operation speed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、例えば、アドレスノンマルチプレックス方
式を採るダイナミック型ＲＡＭ（ランダムアクセスメモ
リ）等に利用して特に有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a technique which is particularly effective when used for a dynamic RAM (random access memory) adopting an address non-multiplex system.

【０００２】[0002]

【従来の技術】直交して配置される複数のワード線及び
相補ビット線ならびにこれらのワード線及び相補ビット
線の交点に格子状に配置される複数のダイナミック型メ
モリセルを含むメモリアレイを具備し、Ｘアドレス信号
及びＹアドレス信号をそれぞれ個別のアドレス入力端子
から入力するいわゆるアドレスノンマルチプレックス方
式を採るダイナミック型ＲＡＭがある。2. Description of the Related Art A memory array including a plurality of orthogonally arranged word lines and complementary bit lines and a plurality of dynamic memory cells arranged in a lattice at intersections of the word lines and complementary bit lines is provided. , A dynamic RAM adopting a so-called address non-multiplex system in which an X address signal and a Y address signal are input from individual address input terminals, respectively.

【０００３】アドレスノンマルチプレックス方式を採る
ダイナミック型ＲＡＭについては、例えば、特願平１−
６５８４１号等に記載されている。A dynamic RAM adopting the address non-multiplex system is described in, for example, Japanese Patent Application No.
No. 65841 and the like.

【０００４】[0004]

【発明が解決しようとする課題】上記に記載されるダイ
ナミック型ＲＡＭは、図６に例示されるように、メモリ
アレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊（ここ
で、例えば非反転ビット線Ｂ０Ｔと反転ビット線Ｂ０Ｂ
とをあわせて相補ビット線Ｂ０＊のように＊を付して表
す。また、それが有効とされるとき選択的にハイレベル
とされるいわゆる非反転信号等についてはその名称の末
尾にＴを付して表し、それが有効とされるとき選択的に
ロウレベルとされるいわゆる反転信号等についてはその
名称の末尾にＢを付して表す。以下同様）に対応して設
けられるｎ＋１個の単位増幅回路ＵＳＡ０〜ＵＳＡｎを
含むセンスアンプＳＡを具備し、さらに相補ビット線Ｂ
０＊〜Ｂｎ＊がＮチャンネル型のセンスＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）Ｎ８及びＮ９ならびにスイッチ
ＭＯＳＦＥＴＮ６及びＮ７を介して選択的に接続される
読み出し用共通データ線ＲＩＯ＊と、Ｎチャンネル型の
スイッチＭＯＳＦＥＴＮ１及びＮ２を介して選択的に接
続される書き込み用共通データ線ＷＩＯ＊とを備える。
読み出し用共通データ線ＲＩＯ＊は、リードアンプＲＡ
の入力端子に結合され、書き込み用共通データ線ＷＩＯ
＊は、ライトアンプＷＡの出力端子に結合される。ま
た、スイッチＭＯＳＦＥＴＮ６及びＮ７は、Ｙアドレス
デコーダＹＤから供給される読み出し用ビット線選択信
号ＲＹＳ０〜ＲＹＳｎに従って選択的にオン状態とさ
れ、スイッチＭＯＳＦＥＴＮ１及びＮ２は、同じくＹア
ドレスデコーダＹＤから供給される書き込み用ビット線
選択信号ＷＹＳ０〜ＷＹＳｎに従って選択的にオン状態
とされる。The dynamic RAM described above has, as illustrated in FIG. 6, complementary bit lines B0 * to Bn * (here, for example, non-inverted bit line B0T) of the memory array MARY. And inverted bit line B0B
In addition, is represented by adding * like complementary bit line B0 *. Further, a so-called non-inverted signal or the like which is selectively set to high level when it is validated is represented by adding T to the end of the name, and is selectively set to low level when it is validated. A so-called inverted signal or the like is represented by adding B to the end of its name. The same holds true for the following) and a sense amplifier SA including n + 1 unit amplifier circuits USA0 to USAAn, and a complementary bit line B
0 * to Bn * are N-channel sense MOSFETs
(Metal oxide semiconductor field effect transistor. In this specification, MOSFET is a generic term for an insulated gate field effect transistor) N8 and N9, and a common read transistor selectively connected through switch MOSFETs N6 and N7 The data line RIO * and the write common data line WIO * selectively connected via the N-channel type switch MOSFETs N1 and N2 are provided.
The read common data line RIO * is a read amplifier RA.
Common data line WIO for writing connected to the input terminal of
* Is coupled to the output terminal of the write amplifier WA. Further, the switch MOSFETs N6 and N7 are selectively turned on in accordance with the read bit line selection signals RYS0 to RYSn supplied from the Y address decoder YD, and the switch MOSFETs N1 and N2 are also write supplied from the Y address decoder YD. The bit line select signals WYS0 to WYSn are selectively turned on.

【０００５】ところが、その高集積化・大規模化が進む
にしたがって、上記のような従来のダイナミック型ＲＡ
Ｍには次のような問題点が生じることが本願発明者等に
よって明らかとなった。すなわち、上記ダイナミック型
ＲＡＭのライトモードにおける書き込み動作は、図７に
例示されるように、選択されたワード線Ｗ０に結合され
るｎ＋１個のメモリセルから対応する相補ビット線Ｂ０
＊〜Ｂｎ＊に出力される微小読み出し信号がセンスアン
プＳＡの対応する単位増幅回路ＵＳＡ０〜ＵＳＡｎによ
りハイレベル又はロウレベルの２値読み出し信号として
増幅された後実行される。このとき、指定された相補ビ
ット線にその読み出し信号の反転信号が書き込まれる場
合、ライトアンプＷＡから書き込み用共通データ線ＷＩ
Ｏ＊に供給される書き込み信号のレベルは、センスアン
プＳＡの対応する単位増幅回路の駆動能力に打ち勝って
相補ビット線Ｂ０＊〜Ｂｎ＊に確立された２値読み出し
信号を反転しうるだけのレベルに達する必要がある。However, as the higher integration and larger scale have been achieved, the conventional dynamic RA as described above is used.
It has been clarified by the inventors of the present application that M has the following problems. That is, the write operation in the write mode of the dynamic RAM is performed by the corresponding complementary bit line B0 from n + 1 memory cells coupled to the selected word line W0, as illustrated in FIG.
The minute read signal output to * to Bn * is executed after being amplified as a high level or low level binary read signal by the corresponding unit amplifier circuits USA0 to USAAn of the sense amplifier SA. At this time, when the inverted signal of the read signal is written to the designated complementary bit line, the write common data line WI is written from the write amplifier WA.
The level of the write signal supplied to O * is a level at which the binary read signal established on the complementary bit lines B0 * to Bn * can be inverted by overcoming the drive capability of the corresponding unit amplifier circuit of the sense amplifier SA. Need to reach.

【０００６】周知のように、相補ビット線Ｂ０＊〜Ｂｎ
＊には、比較的大きな負荷容量が結合され、書き込み用
共通データ線ＷＩＯ＊には、さらに大きな負荷容量が結
合される。このため、書き込み用共通データ線ＷＩＯ＊
における書き込み信号のレベルが所望のレベルに達する
までには比較的長い時間が必要となり、さらにセンスア
ンプＳＡの対応する単位増幅回路の駆動能力に打ち勝っ
て指定された相補ビット線のレベルが反転し終わるまで
には比較的長い時間が必要となる。この結果、ダイナミ
ック型ＲＡＭのライトモードのサイクルタイムが遅くな
り、ダイナミック型ＲＡＭの高速化が制約を受けるもの
である。As is well known, complementary bit lines B0 * to Bn
A relatively large load capacitance is coupled to *, and a larger load capacitance is coupled to the write common data line WIO *. Therefore, the write common data line WIO *
It takes a relatively long time until the level of the write signal reaches the desired level, and the level of the designated complementary bit line is completely inverted by overcoming the driving capability of the corresponding unit amplifier circuit of the sense amplifier SA. It takes a relatively long time. As a result, the cycle time of the write mode of the dynamic RAM is delayed, and the speedup of the dynamic RAM is restricted.

【０００７】この発明の目的は、ダイナミック型ＲＡＭ
等のライトモードのサイクルタイムを短縮し、ダイナミ
ック型ＲＡＭ等の高速化を推進することにある。The object of the present invention is to provide a dynamic RAM.
It is intended to shorten the cycle time of the write mode such as, and to accelerate the speed of the dynamic RAM and the like.

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００９】[0009]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、アドレスノンマルチプレック
ス方式を採るダイナミック型ＲＡＭ等において、例えば
センスアンプの各単位増幅回路とメモリアレイの対応す
る相補ビット線との間に、ライトアンプから書き込み用
共通データ線を介して書き込み信号が伝達されるとき選
択的にオフ状態とされるスイッチ手段をそれぞれ設ける
とともに、書き込み信号が伝達されるタイミングを、セ
ンスアンプの各単位増幅回路が動作状態とされる直前に
設定し、この書き込み信号をセンスアンプの対応する単
位増幅回路によって増幅する。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, in a dynamic RAM or the like adopting the address non-multiplex system, for example, a write signal from a write amplifier via a write common data line between each unit amplifier circuit of a sense amplifier and a corresponding complementary bit line of a memory array. And a switch means that is selectively turned off when the write signal is transmitted, and the timing at which the write signal is transmitted is set immediately before each unit amplifier circuit of the sense amplifier is activated. Is amplified by the corresponding unit amplifier circuit of the sense amplifier.

【００１０】[0010]

【作用】上記手段によれば、選択されたワード線に結合
されるメモリセルから対応する相補ビット線に出力され
る微小読み出し信号やセンスアンプの各単位増幅回路の
駆動能力による影響を排除できるため、書き込み用共通
データ線を介して伝達される書き込み信号のレベルを相
補ビット線の微小読み出し信号程度に小さくできるとと
もに、指定された相補ビット線に伝達された書き込み信
号をセンスアンプの対応する単位増幅回路によって増幅
した後、他の相補ビット線の再書き込み動作と同時に対
応するメモリセルに書き込むことができる。この結果、
特にアドレスノンマルチプレックス方式を採るダイナミ
ック型ＲＡＭ等のライトモードのサイクルタイムを短縮
し、その高速化を推進することができる。According to the above means, it is possible to eliminate the influence of the minute read signal output from the memory cell coupled to the selected word line to the corresponding complementary bit line and the driving capability of each unit amplifier circuit of the sense amplifier. , The level of the write signal transmitted via the write common data line can be reduced to about the minute read signal of the complementary bit line, and the write signal transmitted to the specified complementary bit line is amplified by the corresponding unit amplifier of the sense amplifier. After being amplified by the circuit, it can be written in the corresponding memory cell at the same time as another complementary bit line is rewritten. As a result,
In particular, it is possible to shorten the cycle time of the write mode of the dynamic RAM adopting the address non-multiplex system and promote its speedup.

【００１１】[0011]

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のダイナミック型ＲＡＭの
構成及び動作の概要について説明する。なお、図１の各
ブロックを構成する回路素子は、特に制限されないが、
公知の半導体集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上に形成される。1 is a block diagram of an embodiment of a dynamic RAM to which the present invention is applied. First, the outline of the configuration and operation of the dynamic RAM of this embodiment will be described with reference to FIG. The circuit elements forming each block in FIG. 1 are not particularly limited,
It is formed on a single semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique.

【００１２】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、同図の垂直方向に平行して配置され
るｍ＋１本のワード線Ｗ０〜Ｗｍと、水平方向に平行し
て配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊と
を含み、さらにこれらのワード線及び相補ビット線の交
点に格子状に配置される（ｍ＋１）×（ｎ＋１）個のダ
イナミック型メモリセルを含む。メモリアレイＭＡＲＹ
の具体的構成については、後で詳細に説明する。In FIG. 1, the dynamic RAM of this embodiment has a memory array MARY, which occupies most of the surface of the semiconductor substrate, as its basic constituent element. The memory array MARY includes m + 1 word lines W0 to Wm arranged in parallel in the vertical direction in the figure and n + 1 sets of complementary bit lines B0 * to Bn * arranged in parallel in the horizontal direction. Further, it includes (m + 1) × (n + 1) dynamic memory cells arranged in a lattice at intersections of these word lines and complementary bit lines. Memory array MARY
The specific configuration of will be described in detail later.

【００１３】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生回路
ＴＧから内部制御信号ＸＧが供給される。また、Ｘアド
レスバッファＸＢには、アドレス入力端子ＡＸ０〜ＡＸ
ｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給され、
タイミング発生回路ＴＧから内部制御信号ＡＬが供給さ
れる。特に制限されないが、この実施例のダイナミック
型ＲＡＭは、アドレスノンマルチプレックス方式を採
り、Ｙアドレス信号ＡＹ０〜ＡＹｊを入力するためのア
ドレス入力端子ＡＹ０〜ＡＹｊを別個に備える。The word lines W0 to Wm forming the memory array MARY are coupled to the X address decoder XD and are alternatively selected. The X address decoder XD is supplied with the internal address signals X0 to Xi of i + 1 bits from the X address buffer XB and the internal control signal XG from the timing generation circuit TG. The X address buffer XB has address input terminals AX0 to AX.
X address signals AX0 to AXi are supplied via i,
The internal control signal AL is supplied from the timing generation circuit TG. Although not particularly limited, the dynamic RAM of this embodiment adopts an address non-multiplex system and separately includes address input terminals AY0 to AYj for inputting Y address signals AY0 to AYj.

【００１４】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＸアドレス信号をもとに内
部アドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコ
ーダＸＤに供給する。また、ＸアドレスデコーダＸＤ
は、内部制御信号ＸＧがハイレベルとされることで選択
的に動作状態とされ、内部アドレス信号Ｘ０〜Ｘｉをデ
コードして、メモリアレイＭＡＲＹの対応するワード線
Ｗ０〜Ｗｍを択一的にハイレベルの選択状態とする。The X address buffer XB fetches the X address signals AX0 to AXi supplied via the address input terminals AX0 to AXi in accordance with the internal control signal AL,
The internal address signals X0 to Xi are formed based on these X address signals while being held, and are supplied to the X address decoder XD. Also, the X address decoder XD
Is selectively activated by the internal control signal XG being set to the high level, the internal address signals X0 to Xi are decoded, and the corresponding word lines W0 to Wm of the memory array MARY are selectively set to the high level. Select a level.

【００１５】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、その一方においてビット
線プリチャージ回路ＢＰの対応する単位回路に結合さ
れ、その他方においてセンスアンプＳＡの対応する単位
回路に結合される。ビット線プリチャージ回路ＢＰに
は、図示されない電圧発生回路から所定の定電圧ＨＶＣ
Ｃが供給され、タイミング発生部ＴＧから内部制御信号
ＰＣが供給される。また、センスアンプＳＡには、Ｙア
ドレスデコーダＹＤから読み出し用ビット線選択信号Ｒ
ＹＳ０〜ＲＹＳｎならびに書き込み用ビット線選択信号
ＷＹＳ０〜ＷＹＳｎが供給され、タイミング発生部ＴＧ
から相補内部制御信号ＰＡ＊が供給される。さらに、Ｙ
アドレスデコーダＹＤには、ＹアドレスバッファＹＢか
らｊ＋１ビットの内部アドレス信号Ｙ０〜Ｙｊが供給さ
れ、タイミング発生部ＴＧから内部制御信号ＹＧが供給
される。また、ＹアドレスバッファＹＢには、アドレス
入力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０
〜ＡＹｊが供給され、タイミング発生部ＴＧから内部制
御信号ＡＬが供給される。なお、定電圧ＨＶＣＣは、回
路の電源電圧及び接地電位間のほぼ中間レベルとされ
る。Next, the complementary bit lines B0 * to Bn * forming the memory array MARY are coupled to the corresponding unit circuits of the bit line precharge circuit BP on one side and the corresponding units of the sense amplifier SA on the other side. Coupled to the circuit. The bit line precharge circuit BP receives a predetermined constant voltage HVC from a voltage generation circuit (not shown).
C is supplied, and the internal control signal PC is supplied from the timing generator TG. The sense amplifier SA also has a read bit line selection signal R from the Y address decoder YD.
YS0 to RYSn and write bit line selection signals WYS0 to WYSn are supplied, and the timing generator TG is supplied.
From the complementary internal control signal PA *. Furthermore, Y
The address decoder YD is supplied with the j + 1-bit internal address signals Y0 to Yj from the Y address buffer YB and the internal control signal YG from the timing generator TG. Further, the Y address buffer YB is supplied to the Y address signal AY0 via the address input terminals AY0 to AYj.
To AYj are supplied, and the internal control signal AL is supplied from the timing generation unit TG. The constant voltage HVCC is set to an approximately intermediate level between the power supply voltage of the circuit and the ground potential.

【００１６】ビット線プリチャージ回路ＢＰは、メモリ
アレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応し
て設けられるｎ＋１個の単位回路を備える。これらの単
位回路のそれぞれは、相補ビット線Ｂ０＊〜Ｂｎ＊の非
反転及び反転信号線と定電圧ＨＶＣＣとの間にそれぞれ
設けられ内部制御信号ＰＣに従って選択的にオン状態と
される２個のＮチャンネルＭＯＳＦＥＴと、相補ビット
線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線間にそれぞれ
設けられ内部制御信号ＰＣに従って選択的にオン状態と
されるもう１個のＮチャンネルＭＯＳＦＥＴとを含む。
ビット線プリチャージ回路ＢＰの各単位回路を構成する
３個のＮチャンネルＭＯＳＦＥＴは、ダイナミック型Ｒ
ＡＭが非選択状態とされるとき、内部制御信号ＰＣのハ
イレベルを受けて一斉にオン状態とされ、メモリアレイ
ＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反
転及び反転信号線を定電圧ＨＶＣＣつまりは回路の電源
電圧及び接地電位間のほぼ中間レベルにプリチャージす
る。The bit line precharge circuit BP includes n + 1 unit circuits provided corresponding to the complementary bit lines B0 * to Bn * of the memory array MARY. Each of these unit circuits is provided between the non-inverted and inverted signal lines of the complementary bit lines B0 * to Bn * and the constant voltage HVCC and is selectively turned on in accordance with the internal control signal PC. It includes an N-channel MOSFET and another N-channel MOSFET provided between the non-inverted and inverted signal lines of the complementary bit lines B0 * to Bn * and selectively turned on according to the internal control signal PC.
The three N-channel MOSFETs forming each unit circuit of the bit line precharge circuit BP are dynamic R
When AM is in a non-selected state, it is simultaneously turned on in response to the high level of the internal control signal PC, and the non-inverted and inverted signal lines of the corresponding complementary bit lines B0 * to Bn * of the memory array MARY are fixed. The voltage HVCC, that is, the circuit is precharged to an approximately intermediate level between the power supply voltage of the circuit and the ground potential.

【００１７】一方、センスアンプＳＡは、メモリアレイ
ＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設け
られるｎ＋１個の単位回路を備える。これらの単位回路
のそれぞれは、一対のＣＭＯＳインバータが交差結合さ
れてなる単位増幅回路ＵＳＡ０〜ＵＳＡｎを含み、さら
に対応する相補ビット線Ｂ０＊〜Ｂｎ＊と読み出し用共
通データ線ＲＩＯ＊及び書き込み用共通データ線ＷＩＯ
＊との間にそれぞれ設けられるＮチャンネル型の２対の
スイッチＭＯＳＦＥＴを含む。このうち、単位増幅回路
ＵＳＡ０〜ＵＳＡｎは、相補内部制御信号ＰＡ＊に従っ
て選択的にかつ一斉に動作状態とされ、メモリアレイＭ
ＡＲＹの選択されたワード線に結合されるｎ＋１個のメ
モリセルから対応する相補ビット線Ｂ０＊〜Ｂｎ＊を介
して出力される微小読み出し信号を増幅して、ハイレベ
ル又はロウレベルの２値読み出し信号とする。また、２
対のスイッチＭＯＳＦＥＴは、読み出し用ビット線選択
信号ＲＹＳ０〜ＲＹＳｎあるいは書き込み用ビット線選
択信号ＷＹＳ０〜ＷＹＳｎが択一的にハイレベルとされ
ることでそれぞれ選択的にオン状態とされ、メモリアレ
イＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊と読
み出し用共通データ線ＲＩＯ＊又は書き込み用共通デー
タ線ＷＩＯ＊とを選択的に接続状態とする。センスアン
プＳＡの具体的構成については、後で詳細に説明する。On the other hand, the sense amplifier SA includes n + 1 unit circuits provided corresponding to the complementary bit lines B0 * to Bn * of the memory array MARY. Each of these unit circuits includes a unit amplifier circuit USA0-USAn in which a pair of CMOS inverters are cross-coupled, and further, corresponding complementary bit lines B0 * -Bn *, a read common data line RIO *, and a write common. Data line WIO
Includes two pairs of N-channel type switch MOSFETs respectively provided between and. Of these, the unit amplifier circuits USA0-USAn are selectively and simultaneously operated according to the complementary internal control signal PA *, and the memory array M
A high level or low level binary read signal is amplified by amplifying a minute read signal output from the n + 1 memory cells coupled to the selected word line of ARY via the corresponding complementary bit lines B0 * to Bn *. And Also, 2
The pair of switch MOSFETs are selectively turned on by selectively setting the read bit line selection signals RYS0 to RYSn or the write bit line selection signals WYS0 to WYSn to the high level, and the pair of switch MOSFETs are selectively turned on. The corresponding complementary bit lines B0 * to Bn * are selectively connected to the read common data line RIO * or the write common data line WIO *. The specific configuration of the sense amplifier SA will be described in detail later.

【００１８】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを内部制御信号ＡＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｊを形成して、Ｙアドレスデコ
ーダＹＤに供給する。また、ＹアドレスデコーダＹＤ
は、内部制御信号ＹＧがハイレベルとされることで選択
的に動作状態とされ、内部アドレス信号Ｙ０〜Ｙｊをデ
コードして、読み出し用ビット線選択信号ＲＹＳ０〜Ｒ
ＹＳｎあるいは書き込み用ビット線選択信号ＷＹＳ０〜
ＷＹＳｎを択一的にハイレベルとする。言うまでもな
く、読み出し用ビット線選択信号ＲＹＳ０〜ＲＹＳｎ
は、ダイナミック型ＲＡＭがリードモードとされるとき
択一的にハイレベルとされ、書き込み用ビット線選択信
号ＷＹＳ０〜ＷＹＳｎは、ダイナミック型ＲＡＭがライ
トモードとされるとき択一的にハイレベルとされる。The Y address buffer YB fetches the Y address signals AY0 to AYj supplied through the address input terminals AY0 to AYj in accordance with the internal control signal AL,
The internal address signals Y0 to Yj are formed based on these Y address signals while being held and supplied to the Y address decoder YD. In addition, the Y address decoder YD
Is selectively activated by the internal control signal YG being set to a high level, the internal address signals Y0 to Yj are decoded, and the read bit line selection signals RYS0 to RYS are read.
YSn or write bit line selection signal WYS0
WYSn is alternatively set to the high level. Needless to say, the read bit line selection signals RYS0 to RYSn
Are selectively set to high level when the dynamic RAM is set to the read mode, and the write bit line selection signals WYS0 to WYSn are alternatively set to high level when the dynamic RAM is set to the write mode. It

【００１９】読み出し用共通データ線ＲＩＯ＊は、リー
ドアンプＲＡの入力端子に結合される。リードアンプＲ
Ａの出力端子は、データ出力バッファＯＢの入力端子に
結合され、データ出力バッファＯＢの出力端子は、デー
タ出力端子Ｄｏｕｔに結合される。一方、書き込み用共
通データ線ＷＩＯ＊は、ライトアンプＷＡの出力端子に
結合される。ライトアンプＷＡの入力端子は、データ入
力バッファＩＢの出力端子に結合され、データ入力バッ
ファＩＢの入力端子は、データ入力端子Ｄｉｎに結合さ
れる。リードアンプＲＡ及びライトアンプＷＡには、タ
イミング発生部ＴＧから内部制御信号ＲＰ及びＷＰがそ
れぞれ供給される。The common read data line RIO * is coupled to the input terminal of the read amplifier RA. Read amplifier R
The output terminal of A is coupled to the input terminal of the data output buffer OB, and the output terminal of the data output buffer OB is coupled to the data output terminal Dout. On the other hand, the write common data line WIO * is coupled to the output terminal of the write amplifier WA. The input terminal of the write amplifier WA is coupled to the output terminal of the data input buffer IB, and the input terminal of the data input buffer IB is coupled to the data input terminal Din. Internal control signals RP and WP are supplied from the timing generator TG to the read amplifier RA and the write amplifier WA, respectively.

【００２０】データ入力バッファＩＢは、ダイナミック
型ＲＡＭがライトモードで選択状態とされるとき、デー
タ入力端子Ｄｉｎを介して供給される書き込みデータを
取り込み、ライトアンプＷＡに伝達する。ライトアンプ
ＷＡは、内部制御信号ＷＰのハイレベルを受けて選択的
に動作状態とされ、データ入力バッファＩＢから伝達さ
れる書き込みデータを所定の相補書き込み信号とした
後、書き込み用共通データ線ＷＩＯ＊を介してメモリア
レイＭＡＲＹの選択された１個のメモリセルに書き込
む。一方、リードアンプＲＡは、ダイナミック型ＲＡＭ
がリードモードで選択状態とされるとき、内部制御信号
ＲＰのハイレベルを受けて選択的に動作状態とされ、メ
モリアレイＭＡＲＹの選択された１個のメモリセルから
読み出し用共通データ線ＲＩＯ＊を介して出力される読
み出し信号をさらに増幅して、データ出力バッファＯＢ
に伝達する。この読み出し信号は、データ出力バッファ
ＯＢからデータ出力端子Ｄｏｕｔを介して外部に送出さ
れる。The data input buffer IB fetches the write data supplied through the data input terminal Din and transfers it to the write amplifier WA when the dynamic RAM is selected in the write mode. The write amplifier WA is selectively activated by receiving the high level of the internal control signal WP, sets the write data transmitted from the data input buffer IB into a predetermined complementary write signal, and then writes the write common data line WIO *. Write to one selected memory cell of the memory array MARY via. On the other hand, the read amplifier RA is a dynamic RAM.
Is set to the selected state in the read mode, it is selectively operated in response to the high level of the internal control signal RP, and the common data line RIO * for reading is read from one selected memory cell of the memory array MARY. The read signal output via the data output buffer OB is further amplified.
Communicate to. This read signal is sent to the outside from the data output buffer OB via the data output terminal Dout.

【００２１】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ，ライトイネーブル信号ＷＥＢ，出力イネーブル信号
ＯＥＢ及びリフレッシュ制御信号ＲＦＢをもとに上記各
種の内部制御信号を選択的に形成して、ダイナミック型
ＲＡＭの各部に供給する。The timing generation circuit TG is provided with a chip enable signal CE which is externally supplied as a start control signal.
Based on B, the write enable signal WEB, the output enable signal OEB and the refresh control signal RFB, the above various internal control signals are selectively formed and supplied to each part of the dynamic RAM.

【００２２】図２には、図１のダイナミック型ＲＡＭに
含まれるセンスアンプＳＡの第１の実施例の回路図が示
されている。また、図３には、図１のダイナミック型Ｒ
ＡＭのリードモードの一実施例の信号波形図が示され、
図４には、そのライトモードの一実施例の信号波形図が
示されている。これらの図をもとに、センスアンプＳＡ
の具体的構成とダイナミック型ＲＡＭの読み出し及び書
き込み動作ならびにその特徴について説明する。なお、
以下の回路図において、そのチャンネル（バックゲー
ト）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型
であって、矢印の付されないＮチャンネルＭＯＳＦＥＴ
と区別して示される。FIG. 2 shows a circuit diagram of a first embodiment of the sense amplifier SA included in the dynamic RAM of FIG. Further, in FIG. 3, the dynamic type R of FIG.
A signal waveform diagram of one embodiment of an AM read mode is shown,
FIG. 4 shows a signal waveform diagram of an example of the write mode. Based on these figures, the sense amplifier SA
The specific configuration, the read / write operation of the dynamic RAM, and the features thereof will be described. In addition,
In the following circuit diagrams, the MOSFET with an arrow added to its channel (back gate) part is a P-channel type and is an N-channel MOSFET without an arrow.
Is shown separately.

【００２３】図２において、メモリアレイＭＡＲＹは、
前述のように、同図の垂直方向に平行して配置されるｍ
＋１本のワード線Ｗ０〜Ｗｍと、水平方向に平行して配
置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊とを含
む。これらのワード線及び相補ビット線の交点には、情
報蓄積キャパシタＣｓ及びアドレス選択ＭＯＳＦＥＴＱ
ａからなる（ｍ＋１）×（ｎ＋１）個のダイナミック型
メモリセルが格子状に配置される。メモリアレイＭＡＲ
Ｙの同一の行に配置されるｎ＋１個のメモリセルのアド
レス選択ＭＯＳＦＥＴＱａのゲートは、対応するワード
線Ｗ０〜Ｗｍに共通結合される。また、同一の列に配置
されるｍ＋１個のメモリセルのアドレス選択ＭＯＳＦＥ
ＴＱａのドレインは、対応する相補ビット線Ｂ０＊〜Ｂ
ｎ＊の非反転又は反転信号線に所定の規則性をもって交
互に結合される。メモリアレイＭＡＲＹを構成するすべ
てのメモリセルの情報蓄積キャパシタＣｓの他方の電極
には、所定のプレート電圧ＨＶが共通に供給される。In FIG. 2, the memory array MARY is
As described above, m arranged in parallel with the vertical direction in FIG.
It includes +1 word lines W0 to Wm and n + 1 sets of complementary bit lines B0 * to Bn * arranged in parallel in the horizontal direction. An information storage capacitor Cs and an address selection MOSFETQ are provided at the intersections of these word lines and complementary bit lines.
(m + 1) × (n + 1) dynamic memory cells of a are arranged in a grid. Memory array MAR
The gates of the address selection MOSFETs Qa of the n + 1 memory cells arranged in the same row of Y are commonly coupled to the corresponding word lines W0 to Wm. In addition, the address selection MOSFE of the m + 1 memory cells arranged in the same column
The drains of TQa have corresponding complementary bit lines B0 * to B0.
The n * non-inverted or inverted signal lines are alternately coupled with a predetermined regularity. A predetermined plate voltage HV is commonly supplied to the other electrodes of the information storage capacitors Cs of all the memory cells forming the memory array MARY.

【００２４】次に、センスアンプＳＡは、前述のよう
に、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ
＊に対応して設けられるｎ＋１個の単位回路を備える。
これらの単位回路のそれぞれは、図２に例示されるよう
に、ＰチャンネルＭＯＳＦＥＴＰ３及びＮチャンネルＭ
ＯＳＦＥＴＮ３ならびにＰチャンネルＭＯＳＦＥＴＰ４
及びＮチャンネルＭＯＳＦＥＴＮ４からなる一対のＣＭ
ＯＳインバータが交差結合されてなる単位増幅回路ＵＳ
Ａ０〜ＵＳＡｎを含む。ＭＯＳＦＥＴＰ３及びＮ３の共
通結合されたドレインは、対応する単位増幅回路の非反
転入出力ノードとされ、ＭＯＳＦＥＴＰ４及びＮ４の共
通結合されたドレインは、対応する単位増幅回路の反転
入出力ノードとされる。また、ＭＯＳＦＥＴＰ３及びＰ
４のソースは、対応する単位増幅回路の電源電圧供給ノ
ードとしてコモンソース線ＳＰに共通結合され、ＭＯＳ
ＦＥＴＮ３及びＮ４のソースは、対応する単位増幅回路
の接地電位供給ノードとしてコモンソース線ＳＮに共通
結合される。コモンソース線ＳＰは、そのゲートに反転
内部制御信号ＰＡＢを受けるＰチャンネル型の駆動ＭＯ
ＳＦＥＴＰ５を介して回路の電源電圧に結合され、コモ
ンソース線ＳＮは、そのゲートに非反転内部制御信号Ｐ
ＡＴを受けるＮチャンネル型の駆動ＭＯＳＦＥＴＮ５を
介して回路の接地電位に結合される。これにより、単位
増幅回路ＵＳＡ０〜ＵＳＡｎは、相補内部制御信号ＰＡ
＊が論理“１”とされることで、つまりは非反転内部制
御信号ＰＡＴがハイレベルとされ反転内部制御信号ＰＡ
Ｂがロウレベルとされることで選択的にかつ一斉に動作
状態とされる。Next, the sense amplifier SA, as described above, includes the complementary bit lines B0 * to Bn of the memory array MARY.
It has n + 1 unit circuits provided corresponding to *.
Each of these unit circuits has a P-channel MOSFET P3 and an N-channel M, as illustrated in FIG.
OSFET N3 and P-channel MOSFET P4
And a pair of CMs composed of N-channel MOSFET N4
Unit amplifier circuit US in which OS inverters are cross-coupled
Includes A0-USAn. The commonly coupled drains of the MOSFETs P3 and N3 are non-inverting input / output nodes of the corresponding unit amplifier circuit, and the commonly coupled drains of the MOSFETs P4 and N4 are inverting input / output nodes of the corresponding unit amplifier circuit. Also, MOSFETs P3 and P
The source of 4 is commonly coupled to the common source line SP as a power supply voltage supply node of the corresponding unit amplifier circuit,
The sources of the FETs N3 and N4 are commonly coupled to the common source line SN as the ground potential supply node of the corresponding unit amplifier circuit. The common source line SP is a P-channel drive MO receiving the inverted internal control signal PAB at its gate.
The common source line SN is coupled to the power supply voltage of the circuit through the SFET P5, and the common source line SN has a non-inverting internal control signal P at its gate.
It is coupled to the ground potential of the circuit through an N-channel drive MOSFET N5 that receives AT. As a result, the unit amplifier circuits USA0 to USAn are connected to the complementary internal control signal PA.
When * is set to logic "1", that is, the non-inverted internal control signal PAT is set to the high level and the inverted internal control signal PA is set.
When B is set to the low level, it is selectively and simultaneously activated.

【００２５】センスアンプＳＡを構成する単位増幅回路
ＵＳＡ０〜ＵＳＡｎの非反転及び反転入出力ノードは、
その一方において、Ｐチャンネル型の一対のスイッチＭ
ＯＳＦＥＴＰ１及びＰ２（第１のスイッチ手段）を介し
てメモリアレイＭＡＲＹの対応する相補ビット線Ｂ０＊
〜Ｂｎ＊に結合され、その他方において、一対のＮチャ
ンネル型のスイッチＭＯＳＦＥＴＮ１及びＮ２を介して
書き込み用共通データ線ＷＩＯ＊に結合される。スイッ
チＭＯＳＦＥＴＰ１及びＰ２ならびにＮ１及びＮ２のゲ
ートには、ＹアドレスデコーダＹＤから対応する書き込
み用ビット線選択信号ＷＹＳ０〜ＷＹＳｎが共通に供給
される。これにより、スイッチＭＯＳＦＥＴＮ１及びＮ
２は、対応する書き込み用ビット線選択信号ＷＹＳ０〜
ＷＹＳｎがハイレベルとされることで選択的にオン状態
とされ、スイッチＭＯＳＦＥＴＰ１及びＰ２は、対応す
る書き込み用ビット線選択信号ＷＹＳ０〜ＷＹＳｎがハ
イレベルとされることで選択的にオフ状態とされる。The non-inverted and inverted input / output nodes of the unit amplifier circuits USA0 to USAAn forming the sense amplifier SA are
On the other hand, a pair of P-channel type switches M
Corresponding complementary bit line B0 * of the memory array MARY via OSFETs P1 and P2 (first switch means)
To Bn * and, on the other side, to the write common data line WIO * via a pair of N-channel switch MOSFETs N1 and N2. Corresponding write bit line selection signals WYS0 to WYSn are commonly supplied from the Y address decoder YD to the gates of the switch MOSFETs P1 and P2 and N1 and N2. This allows the switch MOSFETs N1 and N
2 is the corresponding write bit line selection signal WYS0-
When WYSn is set to the high level, it is selectively turned on, and the switch MOSFETs P1 and P2 are selectively turned off when the corresponding write bit line selection signals WYS0 to WYSn are set to the high level. .

【００２６】センスアンプＳＡの各単位回路は、さら
に、そのソースが回路の接地電位に結合される一対のＮ
チャンネルＭＯＳＦＥＴＮ８及びＮ９と、これらのＭＯ
ＳＦＥＴのドレインと読み出し用共通データ線ＲＩＯ＊
の非反転及び反転信号線との間に設けられるＮチャンネ
ル型の一対のスイッチＭＯＳＦＥＴＮ６及びＮ７とをそ
れぞれ含む。このうち、ＭＯＳＦＥＴＮ８及びＮ９のゲ
ートは、対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転
及び反転信号線にそれぞれ結合され、スイッチＭＯＳＦ
ＥＴＮ６及びＮ７のゲートには、ＹアドレスデコーダＹ
Ｄから対応する読み出し用ビット線選択信号ＲＹＳ０〜
ＲＹＳｎが供給される。これにより、ＭＯＳＦＥＴＮ８
及びＮ９は、いわゆるセンスＭＯＳＦＥＴとして作用
し、スイッチＭＯＳＦＥＴＮ６及びＮ７は、対応する読
み出し用ビット線選択信号ＲＹＳ０〜ＲＹＳｎがハイレ
ベルとされることで択一的にオン状態とされる。Each unit circuit of the sense amplifier SA further includes a pair of N whose sources are coupled to the ground potential of the circuit.
Channel MOSFETs N8 and N9 and their MO
Drain of SFET and common data line for reading RIO *
And a pair of N-channel type switch MOSFETs N6 and N7 provided between the non-inverted and inverted signal lines of the switch MOSFETs N6 and N7, respectively. Of these, the gates of the MOSFETs N8 and N9 are coupled to the non-inverted and inverted signal lines of the corresponding complementary bit lines B0 * to Bn *, respectively, and are connected to the switch MOSF.
The Y address decoder Y is connected to the gates of ETN6 and N7.
A corresponding read bit line selection signal RYS0 from D
RYSn is supplied. This allows MOSFET N8
, And N9 act as so-called sense MOSFETs, and the switch MOSFETs N6 and N7 are alternatively turned on by setting the corresponding read bit line selection signals RYS0 to RYSn to high level.

【００２７】ところで、この実施例のダイナミック型Ｒ
ＡＭは、特に制限されないが、３層の金属配線層を備え
る。このうち、相補ビット線Ｂ０＊〜Ｂｎ＊には、例え
ば第１層の金属配線層が用いられる。また、読み出し用
ビット線選択信号ＲＹＳ０〜ＲＹＳｎならびに書き込み
用ビット線選択信号ＷＹＳ０〜ＷＹＳｎには、第２層の
金属配線層が用いられ、読み出し用共通データ線ＲＩＯ
＊及び書き込み用共通データ線ＷＩＯ＊には、第３層の
金属配線層が用いられる。これらの結果、この実施例の
ダイナミック型ＲＡＭでは、相補ビット線Ｂ０＊〜Ｂｎ
＊に対応して読み出し用ビット線選択信号ＲＹＳ０〜Ｒ
ＹＳｎならびに書き込み用ビット線選択信号ＷＹＳ０〜
ＷＹＳｎが設けられるにもかかわらず、これらのビット
線選択信号のレイアウトを比較的容易に実現できるもの
となる。By the way, the dynamic type R of this embodiment
The AM includes, but is not particularly limited to, three metal wiring layers. Of these, for the complementary bit lines B0 * to Bn *, for example, a first metal wiring layer is used. A second metal wiring layer is used for the read bit line selection signals RYS0 to RYSn and the write bit line selection signals WYS0 to WYSn, and the read common data line RIO is used.
A third metal wiring layer is used for * and the write common data line WIO *. As a result, in the dynamic RAM of this embodiment, complementary bit lines B0 * to Bn
Corresponding to *, read bit line selection signals RYS0-R
YSn and write bit line selection signals WYS0-
Despite the provision of WYSn, the layout of these bit line selection signals can be realized relatively easily.

【００２８】ダイナミック型ＲＡＭがリードモードで選
択状態とされるとき、ＸアドレスデコーダＸＤでは、図
３に示されるように、Ｘアドレス信号ＡＸ０〜ＡＸｉに
よって指定されるワード線Ｗ０が択一的にハイレベルの
選択状態とされ、ＹアドレスデコーダＹＤでは、Ｙアド
レス信号ＡＹ０〜ＡＹｊによって指定される読み出し用
ビット線選択信号ＲＹＳ０が択一的にハイレベルとされ
る。また、タイミング発生部ＴＧでは、やや遅れて相補
内部制御信号ＰＡ＊が論理“１”とされ、内部制御信号
ＲＰがハイレベルとされる。When the dynamic RAM is selected in the read mode, in the X address decoder XD, as shown in FIG. 3, the word line W0 designated by the X address signals AX0 to AXi is alternatively high. The level is selected, and in the Y address decoder YD, the read bit line selection signal RYS0 designated by the Y address signals AY0 to AYj is alternatively set to the high level. In the timing generator TG, the complementary internal control signal PA * is set to logic “1” and the internal control signal RP is set to high level with a slight delay.

【００２９】メモリアレイＭＡＲＹでは、選択されたワ
ード線Ｗ０に結合されるｎ＋１個のメモリセルから対応
する相補ビット線Ｂ０＊〜Ｂｎ＊に対して、各メモリセ
ルの保持データに従った微小読み出し信号が出力され
る。これらの微小読み出し信号は、相補内部制御信号Ｐ
Ａ＊が論理“１”とされ駆動ＭＯＳＦＥＴＰ５及びＮ５
がオン状態とされることで、センスアンプＳＡの対応す
る単位増幅回路ＵＳＡ０〜ＵＳＡｎによって増幅され、
対応するメモリセルに再書き込みされる。また、このう
ち相補ビット線Ｂ０＊に出力された読み出し信号は、読
み出し用ビット線選択信号ＲＹＳ０がハイレベルとされ
ることで、センスＭＯＳＦＥＴＮ８及びＮ９ならびにス
イッチＭＯＳＦＥＴＮ６及びＮ７を介して読み出し用共
通データ線ＲＩＯ＊に電流信号として伝達され、さらに
内部制御信号ＲＡがハイレベルとされることでリードア
ンプＲＡによる増幅を受けた後、データ出力バッファＯ
Ｂからデータ出力端子Ｄｏｕｔを介して外部に送出され
る。In the memory array MARY, a minute read signal in accordance with the data held in each memory cell from the n + 1 memory cells coupled to the selected word line W0 to the corresponding complementary bit lines B0 * to Bn *. Is output. These minute read signals are complementary internal control signals P.
A * is set to logic "1" to drive MOSFETs P5 and N5
Is turned on, it is amplified by the corresponding unit amplifier circuits USA0-USAAn of the sense amplifier SA,
The corresponding memory cell is rewritten. The read signal output to the complementary bit line B0 * is read common data line through the sense MOSFETs N8 and N9 and the switch MOSFETs N6 and N7 when the read bit line selection signal RYS0 is set to the high level. After being transmitted as a current signal to RIO * and further amplified by the read amplifier RA by the internal control signal RA being set to a high level, the data output buffer O
It is sent to the outside from B via the data output terminal Dout.

【００３０】一方、ダイナミック型ＲＡＭがライトモー
ドで選択状態とされるとき、ＸアドレスデコーダＸＤで
は、図４に示されるように、Ｘアドレス信号ＡＸ０〜Ａ
Ｘｉによって指定されるワード線Ｗ０が択一的にハイレ
ベルの選択状態とされ、ＹアドレスデコーダＹＤでは、
Ｙアドレス信号ＡＹ０〜ＡＹｊによって指定される書き
込み用ビット線選択信号ＷＹＳ０が択一的にかつ所定期
間だけ一時的にハイレベルとされる。また、タイミング
発生部ＴＧでは、特に制限されないが、書き込み用ビッ
ト線選択信号ＷＹＳ０に同期して内部制御信号ＷＰが一
時的にハイレベルとされ、やや遅れて相補内部制御信号
ＰＡ＊が論理“１”とされる。On the other hand, when the dynamic RAM is selected in the write mode, the X address decoder XD, as shown in FIG.
The word line W0 designated by Xi is alternatively set to a high level selected state, and the Y address decoder YD
The write bit line selection signal WYS0 designated by the Y address signals AY0 to AYj is alternatively and temporarily set to the high level for a predetermined period. In the timing generator TG, although not particularly limited, the internal control signal WP is temporarily set to the high level in synchronization with the write bit line selection signal WYS0, and the complementary internal control signal PA * is set to the logic "1" with a slight delay. It is said that.

【００３１】メモリアレイＭＡＲＹでは、選択されたワ
ード線Ｗ０に結合されるｎ＋１個のメモリセルから対応
する相補ビット線Ｂ０＊〜Ｂｎ＊に対して、各メモリセ
ルの保持データに従った微小読み出し信号が出力され
る。また、書き込み用共通データ線ＷＩＯ＊には、内部
制御信号ＷＰがハイレベルとされることで、ライトアン
プＷＡから書き込みデータに従った所定の相補書き込み
信号が出力される。この相補書き込み信号は、書き込み
用ビット線選択信号ＷＹＳ０がハイレベルとされること
で、センスアンプＳＡのスイッチＭＯＳＦＥＴＮ１及び
Ｎ２を介して単位増幅回路ＵＳＡ０の非反転入出力ノー
ドＵ０Ｔ及び反転入出力ノードＵ０Ｂに伝達される。こ
のとき、対応するスイッチＭＯＳＦＥＴＰ１及びＰ２が
書き込み用ビット線選択信号ＷＹＳ０のハイレベルを受
けて択一的にオフ状態とされ、単位増幅回路ＵＳＡ０と
相補ビット線Ｂ０＊との間が遮断される。なお、この実
施例において、書き込み用共通データ線ＷＩＯ＊を介し
て伝達される相補書き込み信号のレベルは、選択された
ワード線に結合されるメモリセルから対応する相補ビッ
ト線に出力される微小読み出し信号とほぼ同一のレベル
とされる。In the memory array MARY, a minute read signal according to the data held in each memory cell from the n + 1 memory cells coupled to the selected word line W0 to the corresponding complementary bit lines B0 * to Bn *. Is output. Further, when the internal control signal WP is set to the high level, the write common data line WIO * outputs a predetermined complementary write signal according to the write data from the write amplifier WA. When the write bit line selection signal WYS0 is set to the high level, the complementary write signal is passed through the switch MOSFETs N1 and N2 of the sense amplifier SA to the non-inverting input / output node U0T and the inverting input / output node U0B of the unit amplifier circuit USA0. Be transmitted to. At this time, the corresponding switch MOSFETs P1 and P2 are selectively turned off in response to the high level of the write bit line selection signal WYS0, and the unit amplifier circuit USA0 and the complementary bit line B0 * are cut off. In this embodiment, the level of the complementary write signal transmitted via the write common data line WIO * is such that the minute read output from the memory cell coupled to the selected word line to the corresponding complementary bit line is performed. The level is almost the same as the signal.

【００３２】次に、相補内部制御信号ＰＡ＊が論理
“１”とされると、センスアンプＳＡでは、単位増幅回
路ＵＳＡ０〜ＵＳＡｎが一斉に動作状態とされる。この
ため、ワード線Ｗ０に結合されるｎ個のメモリセルから
相補ビット線Ｂ０＊を除くｎ組の相補ビット線Ｂ１＊〜
Ｂｎ＊に出力された微小読み出し信号が対応する単位増
幅回路ＵＳＡ０〜ＵＳＡｎによって２値読み出し信号に
増幅された後、もとのｎ個のメモリセルに再書き込みさ
れる。また、書き込み用共通データ線ＷＩＯ＊から相補
入出力ノードＵ０＊に伝達された相補書き込み信号は、
対応する単位増幅回路ＵＳＡ０によって２値信号に増幅
された後、書き込み用ビット線選択信号ＷＹＳ０がロウ
レベルに戻されスイッチＭＯＳＦＥＴＰ１及びＰ２がオ
ン状態とされるのを待って、指定された１個のメモリセ
ルすなわちワード線Ｗ０と相補ビット線Ｂ０＊の交点に
配置されるメモリセルに書き込まれる。Next, when the complementary internal control signal PA * is set to logic "1", in the sense amplifier SA, the unit amplifier circuits USA0 to USAAn are simultaneously activated. Therefore, n sets of complementary bit lines B1 * to B1 * -excluding the complementary bit line B0 * from the n memory cells coupled to the word line W0.
The minute read signal output to Bn * is amplified into a binary read signal by the corresponding unit amplifier circuits USA0 to USAAn, and then rewritten in the original n memory cells. The complementary write signal transmitted from the write common data line WIO * to the complementary input / output node U0 * is
After being amplified by the corresponding unit amplifier circuit USA0 into a binary signal, the write bit line selection signal WYS0 is returned to the low level and the switch MOSFETs P1 and P2 are turned on, and then one designated memory is waited for. The data is written in the memory cell arranged at the intersection of the cell, that is, the word line W0 and the complementary bit line B0 *.

【００３３】つまり、この実施例のダイナミック型ＲＡ
Ｍでは、書き込みデータに従った相補書き込み信号がラ
イトアンプＷＡから書き込み用共通データ線ＷＩＯ＊に
出力されるタイミングが、センスアンプＳＡの単位増幅
回路ＵＳＡ０〜ＵＳＡｎが動作状態とされる直前に設定
されるとともに、単位増幅回路ＵＳＡ０〜ＵＳＡｎとメ
モリアレイＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂ
ｎ＊との間に、書き込み用ビット線選択信号ＷＹＳ０〜
ＷＹＳｎが択一的にハイレベルとされるとき、言い換え
るならばライトアンプＷＡから書き込み用共通データ線
ＷＩＯ＊を介して相補書き込み信号が伝達されるとき選
択的にオフ状態とされるスイッチＭＯＳＦＥＴＰ１及び
Ｐ２が設けられる。これにより、相補書き込み信号は、
選択されたワード線に結合されるメモリセルから対応す
る相補ビット線Ｂ０＊〜Ｂｎ＊に出力される微小読み出
し信号の影響を受けることなく、センスアンプＳＡの指
定された単位増幅回路の相補入出力ノードに伝達される
とともに、対応する単位増幅回路の駆動能力による影響
を受けることなく、言い換えるならば対応する単位増幅
回路の駆動能力を利用して、指定されたメモリセルに書
き込まれる。これらのことから、この実施例では、比較
的大きな負荷容量が結合される書き込み用共通データ線
ＷＩＯ＊を介して伝達される相補書き込み信号のレベル
を、選択されたメモリセルから対応する相補ビット線に
出力される微小読み出し信号と同様な微小レベルとし、
その伝達時間を短縮できるとともに、センスアンプＳＡ
の単位増幅回路の駆動能力を利用してその書き込み時間
を短縮することができる。これらの結果、ダイナミック
型ＲＡＭのライトモードのサイクルタイムを短縮し、そ
の高速化を推進することができるものとなる。That is, the dynamic RA of this embodiment
In M, the timing at which the complementary write signal according to the write data is output from the write amplifier WA to the write common data line WIO * is set immediately before the unit amplifier circuits USA0 to USAAn of the sense amplifier SA are activated. And unit complementary circuits USA0 to USAn and corresponding complementary bit lines B0 * to B of the memory array MARY.
Between n * and n *, write bit line selection signals WYS0-
When WYSn is alternatively set to a high level, in other words, when complementary write signals are transmitted from the write amplifier WA via the write common data line WIO *, the switch MOSFETs P1 and P2 are selectively turned off. Is provided. As a result, the complementary write signal becomes
Complementary input / output of the designated unit amplifier circuit of the sense amplifier SA without being affected by the minute read signal output from the memory cell coupled to the selected word line to the corresponding complementary bit line B0 * to Bn *. While being transmitted to the node, the data is written in the designated memory cell without being affected by the driving capability of the corresponding unit amplifying circuit, in other words, utilizing the driving capability of the corresponding unit amplifying circuit. From these facts, in this embodiment, the level of the complementary write signal transmitted through the write common data line WIO * to which a relatively large load capacitance is coupled is set to the corresponding complementary bit line from the selected memory cell. To the same minute level as the minute read signal output to
The transmission time can be shortened and the sense amplifier SA
It is possible to shorten the writing time by utilizing the driving ability of the unit amplifier circuit. As a result, the cycle time of the write mode of the dynamic RAM can be shortened and its speed can be promoted.

【００３４】以上の本実施例に示されるように、この発
明をアドレスノンマルチプレックス方式を採るダイナミ
ック型ＲＡＭ等の半導体記憶装置に適用することで、次
のような作用効果が得られる。すなわち、 （１）アドレスノンマルチプレックス方式を採るダイナ
ミック型ＲＡＭ等において、センスアンプの各単位増幅
回路とメモリアレイの対応する相補ビット線との間に、
ライトアンプから書き込み用共通データ線を介して書き
込み信号が伝達されるとき選択的にオフ状態とされるス
イッチ手段をそれぞれ設けるとともに、書き込み信号が
伝達されるタイミングを、センスアンプの各単位増幅回
路が動作状態とされる直前に設定し、この書き込み信号
をセンスアンプの対応する単位増幅回路によって増幅す
ることで、選択されたワード線に結合されるメモリセル
から対応する相補ビット線に出力される微小読み出し信
号やセンスアンプの各単位増幅回路の駆動能力による影
響を排除できるという効果が得られる。As shown in the above-mentioned embodiment, by applying the present invention to a semiconductor memory device such as a dynamic RAM adopting an address non-multiplex system, the following operational effects can be obtained. That is, (1) in a dynamic RAM adopting the address non-multiplex system, between each unit amplifier circuit of the sense amplifier and the corresponding complementary bit line of the memory array,
Each of the unit amplifying circuits of the sense amplifier is provided with a switch means that is selectively turned off when a write signal is transmitted from the write amplifier via the write common data line, and a timing of transmitting the write signal. It is set just before the operating state, and the write signal is amplified by the corresponding unit amplifier circuit of the sense amplifier to output the minute signal output from the memory cell coupled to the selected word line to the corresponding complementary bit line. The effect of eliminating the influence of the read signal and the driving capability of each unit amplifier circuit of the sense amplifier can be obtained.

【００３５】（２）上記（１）項により、書き込み用共
通データ線を介して伝達される書き込み信号のレベル
を、選択されたメモリセルから対応する相補ビット線に
出力される微小読み出し信号と同様な微小レベルとする
ことができるとともに、指定された相補ビット線に伝達
された書き込み信号をセンスアンプの対応する単位増幅
回路によって増幅した後、他の相補ビット線の再書き込
み動作と同時に対応するメモリセルに書き込むことがで
きるという効果が得られる。 （３）上記（１）項及び（２）項により、特にアドレス
ノンマルチプレックス方式を採るダイナミック型ＲＡＭ
等のライトモードのサイクルタイムを短縮し、その高速
化を推進することができるという効果が得られる。(2) According to the above item (1), the level of the write signal transmitted through the write common data line is the same as that of the minute read signal output from the selected memory cell to the corresponding complementary bit line. The memory level can be made extremely small, and after the write signal transmitted to the designated complementary bit line is amplified by the corresponding unit amplifier circuit of the sense amplifier, the corresponding memory is simultaneously rewritten to the other complementary bit line. The effect of being able to write to the cell is obtained. (3) According to the above items (1) and (2), the dynamic RAM adopting the address non-multiplex system in particular.
It is possible to obtain the effect that the cycle time of the write mode such as the above can be shortened and the speeding up can be promoted.

【００３６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、複数のサブメモリアレイに分割すること
ができるし、複数ビットの記憶データを同時に入力又は
出力するいわゆる多ビット構成を採ることもできる。ま
た、ダイナミック型ＲＡＭは、シェアドセンス方式を採
ることができるし、アドレスノンマルチプレックス方式
を採ることを必須条件ともしない。ダイナミック型ＲＡ
Ｍのブロック構成や起動制御信号及び内部制御信号の組
み合わせ等、種々の実施形態を採りうる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in FIG. 1, the memory array MARY of the dynamic RAM can be divided into a plurality of sub memory arrays, or can have a so-called multi-bit configuration in which a plurality of bits of storage data are simultaneously input or output. Further, the dynamic RAM can adopt the shared sense method, and does not require the address non-multiplex method. Dynamic RA
Various embodiments such as a block configuration of M and a combination of a start control signal and an internal control signal can be adopted.

【００３７】図２において、スイッチＭＯＳＦＥＴＮ１
及びＮ２，Ｐ１及びＰ２ならびにＮ６及びＮ７は、Ｐチ
ャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴが
並列結合されてなる相補スイッチＭＯＳＦＥＴに置き換
えることができる。また、書き込み用共通データ線ＷＩ
Ｏ＊を介して伝達される相補書き込み信号のレベルを相
補ビット線における微小読み出し信号の２倍とすること
で、スイッチＭＯＳＦＥＴＰ１及びＰ２を省略すること
ができる。この場合、図５に示されるように、単位増幅
回路ＵＳＡ０〜ＵＳＡｎの電源電圧供給ノード及び接地
電位供給ノードとコモンソース線ＳＰ（第１のコモンソ
ース線）及びＳＮ（第２のコモンソース線）との間にス
イッチＭＯＳＦＥＴＮ１及びＮ２と相補的にオン状態と
される一対のスイッチＭＯＳＦＥＴＰ６及びＮ１０（第
２のスイッチ手段）を設け、指定された相補ビット線に
対応する単位増幅回路の動作を択一的に遅らせること
で、他の相補ビット線の再書き込み動作を先行して行う
ことができる。In FIG. 2, the switch MOSFET N1
And N2, P1 and P2 and N6 and N7 can be replaced with complementary switch MOSFETs in which a P-channel MOSFET and an N-channel MOSFET are connected in parallel. In addition, the write common data line WI
The switch MOSFETs P1 and P2 can be omitted by making the level of the complementary write signal transmitted via O * twice the level of the minute read signal on the complementary bit line. In this case, as shown in FIG. 5, the power supply voltage supply node and the ground potential supply node of the unit amplifier circuits USA0 to USAn, the common source lines SP (first common source line) and SN (second common source line). And a pair of switch MOSFETs P6 and N10 (second switch means) which are turned on in a complementary manner with the switch MOSFETs N1 and N2, are provided to selectively operate the unit amplifier circuit corresponding to the designated complementary bit line. By delaying the delay, the rewriting operation of other complementary bit lines can be performed in advance.

【００３８】書き込み用ビット線選択信号ＷＹＳ０〜Ｗ
ＹＳｎならびに読み出し用ビット線選択信号ＲＹＳ０〜
ＲＹＳｎのタイミングを個別に制御できる場合、書き込
み用共通データ線ＷＩＯ＊及び読み出し用共通データ線
ＲＩＯ＊を共有化することができる。また、すべての共
通データ線について一斉に書き込み動作を行いあるいは
書き込み用ビット線選択信号をビット線ごとに形成する
ことができるならば、複数の共通データ線を設けること
も可能となる。ダイナミック型ＲＡＭは、２層あるいは
４層以上の金属配線層を備えることができる。Write bit line selection signals WYS0 to WYS
YSn and read bit line selection signals RYS0 to
When the timing of RYSn can be controlled individually, the write common data line WIO * and the read common data line RIO * can be shared. Further, if the write operation can be performed on all the common data lines at once or the write bit line selection signal can be formed for each bit line, it is possible to provide a plurality of common data lines. The dynamic RAM can include two or four or more metal wiring layers.

【００３９】図４において、内部制御信号ＷＰがハイレ
ベルとされる期間は、書き込み用ビット線選択信号ＷＹ
Ｓ０〜ＷＹＳｎのハイレベル期間を包含する形で、長く
することができる。また、書き込み用ビット線選択信号
ＷＹＳ０〜ＷＹＳｎは、ワード線Ｗ０〜Ｗｍが択一的に
選択状態とされる以前にハイレベルとすることができ
る。書き込み用共通データ線ＷＩＯ＊を介して伝達され
る相補書き込み信号のレベルは、最終的に回路の電源電
圧及び接地電位間をフルスィングするものであってよ
い。この場合、相補書き込み信号のレベルがフルスィン
グされる前に書き込み用ビット線選択信号ＷＹＳ０〜Ｗ
ＹＳｎを択一的にハイレベルとすることができるため、
ライトアンプＷＡの駆動能力は比較的小さくて済む。さ
らに、図２及び図５に示されるセンスアンプＳＡの具体
的な回路構成や図３及び図４に示される内部制御信号等
の組み合わせ及び論理レベルならびに電源電圧の極性及
びＭＯＳＦＥＴの導電型等は、種々の実施形態を採りう
る。In FIG. 4, during the period in which the internal control signal WP is at the high level, the write bit line selection signal WY.
The period can be lengthened to include the high level period of S0 to WYSn. In addition, the write bit line selection signals WYS0 to WYSn can be set to the high level before the word lines W0 to Wm are alternatively selected. The level of the complementary write signal transmitted via the write common data line WIO * may finally be the one that fully swings between the power supply voltage and the ground potential of the circuit. In this case, the write bit line select signals WYS0 to WYS0 to WY are generated before the levels of the complementary write signals are fully swung.
Since YSn can be alternatively set to the high level,
The drive capability of the write amplifier WA can be relatively small. Further, the specific circuit configuration of the sense amplifier SA shown in FIGS. 2 and 5, the combination of internal control signals and the like shown in FIGS. 3 and 4, the logic level, the polarity of the power supply voltage, the conductivity type of the MOSFET, etc. Various embodiments can be adopted.

【００４０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする擬似スタティック型ＲＡＭや
これらのメモリを内蔵する各種のディジタル集積回路装
置にも適用できる。この発明は、少なくともダイナミッ
ク型メモリセルが格子状に配置されてなるメモリアレイ
とビット線に対応して設けられる複数の単位増幅回路を
含むセンスアンプとを具備する半導体記憶装置ならびに
このような半導体記憶装置を内蔵する半導体装置に広く
適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the dynamic RAM which is the field of application which is the background of the invention has been described.
The present invention is not limited to this, and can be applied to, for example, a pseudo static RAM having a dynamic RAM as a basic configuration and various digital integrated circuit devices including these memories. The present invention relates to a semiconductor memory device including at least a memory array in which dynamic memory cells are arranged in a lattice and a sense amplifier including a plurality of unit amplifier circuits provided corresponding to bit lines, and a semiconductor memory device such as this. It can be widely applied to semiconductor devices incorporating the device.

【００４１】[0041]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、アドレスノンマルチプレッ
クス方式を採るダイナミック型ＲＡＭ等において、例え
ばセンスアンプの各単位増幅回路とメモリアレイの対応
する相補ビット線との間に、ライトアンプから書き込み
用共通データ線を介して書き込み信号が伝達されるとき
選択的にオフ状態とされるスイッチ手段をそれぞれ設け
るとともに、書き込み信号が伝達されるタイミングを、
センスアンプの各単位増幅回路が動作状態とされる直前
に設定し、この書き込み信号をセンスアンプの対応する
単位増幅回路によって増幅することで、選択されたワー
ド線に結合されるメモリセルから対応する相補ビット線
に出力される微小読み出し信号やセンスアンプの各単位
増幅回路の駆動能力による影響を排除できるため、書き
込み用共通データ線を介して伝達される書き込み信号の
レベルを相補ビット線の微小読み出し信号程度に小さく
できるとともに、指定された相補ビット線に伝達された
書き込み信号をセンスアンプの対応する単位増幅回路に
よって増幅した後、他の相補ビット線の再書き込み動作
と同時に対応するメモリセルに書き込むことができる。
この結果、特にアドレスノンマルチプレックス方式を採
るダイナミック型ＲＡＭ等のライトモードのサイクルタ
イムを短縮し、その高速化を推進することができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, in a dynamic RAM or the like adopting the address non-multiplex system, for example, a write signal from a write amplifier via a write common data line between each unit amplifier circuit of a sense amplifier and a corresponding complementary bit line of a memory array. Is provided with switch means that are selectively turned off when transmitted, and the timing at which the write signal is transmitted,
It is set immediately before each unit amplifier circuit of the sense amplifier is activated, and this write signal is amplified by the corresponding unit amplifier circuit of the sense amplifier, so that the corresponding memory cell connected to the selected word line is processed. Since the influence of the minute read signal output to the complementary bit line and the drive capability of each unit amplifier circuit of the sense amplifier can be eliminated, the level of the write signal transmitted via the common data line for writing can be minutely read on the complementary bit line. The signal can be made as small as a signal, and the write signal transmitted to the designated complementary bit line is amplified by the corresponding unit amplifier circuit of the sense amplifier and then written to the corresponding memory cell at the same time as the rewriting operation of the other complementary bit line. be able to.
As a result, it is possible to shorten the cycle time of the write mode of the dynamic RAM adopting the address non-multiplex method, and to promote the speedup.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a dynamic RAM to which the present invention is applied.

【図２】図１のダイナミック型ＲＡＭに含まれるセンス
アンプの第１の実施例を示す回路図である。FIG. 2 is a circuit diagram showing a first embodiment of a sense amplifier included in the dynamic RAM of FIG.

【図３】図１のダイナミック型ＲＡＭのリードモードの
一実施例を示す信号波形図である。FIG. 3 is a signal waveform diagram showing an example of a read mode of the dynamic RAM of FIG.

【図４】図１のダイナミック型ＲＡＭのライトモードの
一実施例を示す信号波形図である。FIG. 4 is a signal waveform diagram showing an example of a write mode of the dynamic RAM of FIG.

【図５】図１のダイナミック型ＲＡＭに含まれるセンス
アンプの第２の実施例を示す回路図である。5 is a circuit diagram showing a second embodiment of the sense amplifier included in the dynamic RAM of FIG.

【図６】従来のダイナミック型ＲＡＭに含まれるセンス
アンプの一例を示す回路図である。FIG. 6 is a circuit diagram showing an example of a sense amplifier included in a conventional dynamic RAM.

【図７】図６のダイナミック型ＲＡＭのライトモードの
一例を示す信号波形図である。7 is a signal waveform diagram showing an example of a write mode of the dynamic RAM of FIG.

【符号の説明】[Explanation of symbols]

ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＢＰ・・・ビット線プリチャージ回路、ＸＤ・・・
Ｘアドレスデコーダ、ＹＤ・・・Ｙアドレスデコーダ、
ＸＢ・・・Ｘアドレスバッファ、ＹＢ・・・Ｙアドレス
バッファ、ＷＡ・・・ライトアンプ、ＲＡ・・・リード
アンプ、ＩＢ・・・データ入力バッファ、ＯＢ・・・デ
ータ出力バッファ、ＴＧ・・・タイミング発生回路。 Ｗ０〜Ｗｍ・・・ワード線、Ｂ０＊〜Ｂｎ＊・・・相補
ビット線、Ｃｓ・・・情報蓄積キャパシタ、Ｑａ・・・
アドレス選択ＭＯＳＦＥＴ。 ＵＳＡ０〜ＵＳＡｎ・・・単位増幅回路。 Ｐ１〜Ｐ７・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ
９・・・ＮチャンネルＭＯＳＦＥＴ。MARY ... memory array, SA ... sense amplifier, BP ... bit line precharge circuit, XD ...
X address decoder, YD ... Y address decoder,
XB ... X address buffer, YB ... Y address buffer, WA ... Write amplifier, RA ... Read amplifier, IB ... Data input buffer, OB ... Data output buffer, TG ... Timing generator circuit. W0 to Wm ... Word line, B0 * to Bn * ... Complementary bit line, Cs ... Information storage capacitor, Qa ...
Address selection MOSFET. USA0 to USAn ... Unit amplifier circuit. P1 to P7 ... P channel MOSFET, N1 to N
9 ... N-channel MOSFET.

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 直交して配置される複数のワード線及び
ビット線ならびにこれらのワード線及びビット線の交点
に格子状に配置されるメモリセルを含むメモリアレイ
と、指定される上記ビット線が選択的に接続される共通
データ線と、上記ビット線のそれぞれに対応して設けら
れる複数の単位増幅回路を含むセンスアンプとを具備
し、書き込み動作時、書き込み信号が上記共通データ線
を介して指定される上記ビット線に伝達された後、対応
する上記単位増幅回路を動作状態とすることを特徴とす
る半導体記憶装置。1. A memory array including a plurality of word lines and bit lines arranged orthogonally, and memory cells arranged in a grid pattern at intersections of the word lines and bit lines, and the designated bit line. A common data line that is selectively connected and a sense amplifier that includes a plurality of unit amplifier circuits that are provided corresponding to the bit lines are provided, and a write signal is transmitted through the common data line during a write operation. A semiconductor memory device characterized in that, after being transmitted to the designated bit line, the corresponding unit amplifier circuit is brought into an operating state. 【請求項２】 直交して配置される複数のワード線及び
ビット線ならびにこれらのワード線及びビット線の交点
に格子状に配置されるメモリセルを含むメモリアレイ
と、指定される上記ビット線が選択的に接続される共通
データ線と、上記ビット線のそれぞれに対応して設けら
れる複数の単位増幅回路を含むセンスアンプとを具備
し、書き込み動作時、上記共通データ線を介して指定さ
れる上記ビット線に伝達される書き込み信号を対応する
上記単位増幅回路によって増幅することを特徴とする半
導体記憶装置。2. A memory array including a plurality of word lines and bit lines arranged orthogonally, and memory cells arranged in a grid at intersections of the word lines and bit lines, and the designated bit line. It is provided with a common data line that is selectively connected and a sense amplifier that includes a plurality of unit amplifier circuits provided corresponding to each of the bit lines, and is specified via the common data line during a write operation. A semiconductor memory device, wherein a write signal transmitted to the bit line is amplified by the corresponding unit amplifier circuit. 【請求項３】 上記書き込み信号の振幅は、上記ビット
線における読み出し信号の振幅又はその２倍に相当する
ものとされることを特徴とする請求項１又は請求項２の
半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the amplitude of the write signal is equivalent to or twice the amplitude of the read signal on the bit line. 【請求項４】 上記センスアンプの各単位増幅回路の入
出力ノードと対応する上記ビット線との間には、少なく
とも上記書き込み信号が伝達される当初において選択的
にオフ状態とされる第１のスイッチ手段が設けられるも
のであることを特徴とする請求項１，請求項２又は請求
項３の半導体記憶装置。4. A first off-state that is selectively turned off at least at the beginning of transmission of the write signal between the input / output node of each unit amplifier circuit of the sense amplifier and the corresponding bit line. 4. The semiconductor memory device according to claim 1, wherein switch means is provided. 【請求項５】 上記センスアンプの各単位増幅回路の電
源電圧供給ノード及び接地電位供給ノードと第１及び第
２のコモンソース線との間には、少なくとも上記書き込
み信号が対応する上記ビット線に伝達される当初におい
て選択的にオフ状態とされる第２のスイッチ手段がそれ
ぞれ設けられるものであることを特徴とする請求項１，
請求項２又は請求項３の半導体記憶装置。5. The bit line corresponding to at least the write signal is provided between the power supply voltage supply node and the ground potential supply node of each unit amplifier circuit of the sense amplifier and the first and second common source lines. The second switch means which are selectively turned off at the beginning of transmission are provided respectively.
The semiconductor memory device according to claim 2 or 3. 【請求項６】 上記半導体記憶装置は、３層以上の金属
配線層を備えるものであることを特徴とする請求項１，
請求項２，請求項３，請求項４又は請求項５の半導体記
憶装置。6. The semiconductor memory device according to claim 1, comprising three or more metal wiring layers.
The semiconductor memory device according to claim 2, claim 3, claim 4, or claim 5. 【請求項７】 上記半導体記憶装置は、アドレスノンマ
ルチプレックス方式を採りかつ書き込み用共通データ線
及び読み出し用共通データ線を別個に備えるダイナミッ
ク型ＲＡＭであることを特徴とする請求項１，請求項
２，請求項３，請求項４，請求項５又は請求項６の半導
体記憶装置。7. The semiconductor memory device is a dynamic RAM adopting an address non-multiplex system and separately provided with a write common data line and a read common data line. 2. A semiconductor memory device according to claim 3, claim 4, claim 5, or claim 6.