JPH06260899A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06260899A JPH06260899A JP4426693A JP4426693A JPH06260899A JP H06260899 A JPH06260899 A JP H06260899A JP 4426693 A JP4426693 A JP 4426693A JP 4426693 A JP4426693 A JP 4426693A JP H06260899 A JPH06260899 A JP H06260899A
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- drain
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Abstract
(57)【要約】 （修正有）
【目的】発振回路を含む半導体集積回路のテスト時に、
電流制限用抵抗による入出力信号間の遅延歪を低減する
ことにより、当該テスト環境条件を改善する。 【構成】ソースが電源に接続され、ドレインが反転増幅
器５の高電位側に接続されるＰＭＯＳトランジスタ１
と、ゲートが制御信号入力端子５２にされるＮＭＯＳト
ランジスタ８と、ＮＭＯＳトランジスタ８のドレインと
ソース間に並列接続される電流制限用抵抗９と、ＰＭＯ
Ｓ側ゲートが制御信号入力端子５２に接続され、ＮＭＯ
Ｓ側ゲートがＰＭＯＳトランジスタ１のゲートに接続さ
れて、信号入力端子５１と出力端子５３との間に挿入接
続されるトランスファーゲート４と、トランスファーゲ
ート４のＰＭＯＳ側ゲート及びＮＭＯＳ側ゲートに接続
されるインバータ３を備える。
電流制限用抵抗による入出力信号間の遅延歪を低減する
ことにより、当該テスト環境条件を改善する。 【構成】ソースが電源に接続され、ドレインが反転増幅
器５の高電位側に接続されるＰＭＯＳトランジスタ１
と、ゲートが制御信号入力端子５２にされるＮＭＯＳト
ランジスタ８と、ＮＭＯＳトランジスタ８のドレインと
ソース間に並列接続される電流制限用抵抗９と、ＰＭＯ
Ｓ側ゲートが制御信号入力端子５２に接続され、ＮＭＯ
Ｓ側ゲートがＰＭＯＳトランジスタ１のゲートに接続さ
れて、信号入力端子５１と出力端子５３との間に挿入接
続されるトランスファーゲート４と、トランスファーゲ
ート４のＰＭＯＳ側ゲート及びＮＭＯＳ側ゲートに接続
されるインバータ３を備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関す
る。
る。
【０００２】
【従来の技術】従来の発振回路を形成する半導体集積回
路は、図４（ａ）に回路図が示されるように、外部入力
端子５１、制御信号入力端子５２および出力端子５３に
対応して、電流制限用抵抗３２および３８と、インバー
タ３３と、トランスファーゲート３４と、ＰＭＯＳトラ
ンジスタ３６およびＮＭＯＳトランジスタ３７を含む反
転増幅器３５とを備えて構成されている。
路は、図４（ａ）に回路図が示されるように、外部入力
端子５１、制御信号入力端子５２および出力端子５３に
対応して、電流制限用抵抗３２および３８と、インバー
タ３３と、トランスファーゲート３４と、ＰＭＯＳトラ
ンジスタ３６およびＮＭＯＳトランジスタ３７を含む反
転増幅器３５とを備えて構成されている。
【０００３】図４（ａ）において、当該半導体集積回路
の動作テストを行う際には、発振回路の発振動作を停止
させ、外部より安定したクロック信号波形が入力され
る。この場合には、発振回路の発振を停止させるため
に、帰還抵抗として用いられているトランスファーゲー
ト３４を、制御信号入力端子５２より入力されるテスト
モード信号により遮断状態とする。これにより、反転増
幅器３５は単なるインバータとしての機能を有する状態
となり、外部入力端子５１より入力されるクロック信号
は、この反転増幅器３５により反転されて出力端子５３
より出力される。
の動作テストを行う際には、発振回路の発振動作を停止
させ、外部より安定したクロック信号波形が入力され
る。この場合には、発振回路の発振を停止させるため
に、帰還抵抗として用いられているトランスファーゲー
ト３４を、制御信号入力端子５２より入力されるテスト
モード信号により遮断状態とする。これにより、反転増
幅器３５は単なるインバータとしての機能を有する状態
となり、外部入力端子５１より入力されるクロック信号
は、この反転増幅器３５により反転されて出力端子５３
より出力される。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、外部から入力されるテスト用のク
ロック信号が、反転増幅器３５における電流制限用抵抗
３２、３８およびＰＭＯＳトランジスタ３６およびＮＭ
ＯＳトランジスタ３７を含む抵抗成分と、配線容量等と
により、下記の式に見られように、比較的に大きい時定
数を有する状態となる。
集積回路においては、外部から入力されるテスト用のク
ロック信号が、反転増幅器３５における電流制限用抵抗
３２、３８およびＰＭＯＳトランジスタ３６およびＮＭ
ＯＳトランジスタ３７を含む抵抗成分と、配線容量等と
により、下記の式に見られように、比較的に大きい時定
数を有する状態となる。
【０００５】 τ1 ＝Ｃ・ｒ1 …………………………………(1) ｒ1 ：電流制限用抵抗を含む抵抗成分 Ｃ：抵抗の持つ容量成分＋ＭＯＳトランジスタのドレイ
ン容量 図４（ｂ）に示されるのは、上記の時間遅延τ1 による
入力信号と出力信号との動作波形を示している。即ち、
当該時定数の影響による時間遅延τ1 の値が大きいため
に、半導体集積回路の動作テストを行う場合に、当該テ
ストを正常に実施することが困難であるという欠点があ
る。
ン容量 図４（ｂ）に示されるのは、上記の時間遅延τ1 による
入力信号と出力信号との動作波形を示している。即ち、
当該時定数の影響による時間遅延τ1 の値が大きいため
に、半導体集積回路の動作テストを行う場合に、当該テ
ストを正常に実施することが困難であるという欠点があ
る。
【０００６】
【課題を解決するための手段】第１の発明の半導体集積
回路は、ソースが高電位側電源に接続され、ドレインが
所定の反転増幅器の高電位側に接続される第１のＰＭＯ
Ｓトランジスタと、前記第１のＰＭＯＳトランジスタの
ソースとドレイン間に並列接続される第１の電流制限用
抵抗と、ソースが前記第１のＰＭＯＳトランジスタのド
レインに接続され、ゲートが信号入力端子に接続され
て、ドレインが出力端子に接続される第２のＰＭＯＳト
ランジスタと、ドレインが前記出力端子に接続され、ゲ
ートが前記信号入力端子に接続されて、前記第２のＰＭ
ＯＳトランジスタとともに前記反転増幅器を形成する第
１のＮＭＯＳトランジスタと、ドレインが前記第１のＮ
ＭＯＳトランジスタのソースに接続され、ゲートが制御
信号入力端子に接続されて、ソースが低電位側電源に接
続される第２のＮＭＯＳトランジスタと、前記第２のＮ
ＭＯＳトランジスタのドレインとソース間に並列接続さ
れる第２の電流制限用抵抗と、ＰＭＯＳ側ゲートが前記
制御信号入力端子に接続され、ＮＭＯＳ側ゲートが前記
第１のＰＭＯＳトランジスタのゲートに接続されて、前
記信号入力端子と前記出力端子との間に挿入接続される
トランスファーゲートと、入力側が前記トランスファー
ゲートのＰＭＯＳ側ゲートに接続され、出力側が前記ト
ランスファーゲートのＮＭＯＳ側ゲートに接続されるイ
ンバータとを備えて構成されることを特徴としている。
回路は、ソースが高電位側電源に接続され、ドレインが
所定の反転増幅器の高電位側に接続される第１のＰＭＯ
Ｓトランジスタと、前記第１のＰＭＯＳトランジスタの
ソースとドレイン間に並列接続される第１の電流制限用
抵抗と、ソースが前記第１のＰＭＯＳトランジスタのド
レインに接続され、ゲートが信号入力端子に接続され
て、ドレインが出力端子に接続される第２のＰＭＯＳト
ランジスタと、ドレインが前記出力端子に接続され、ゲ
ートが前記信号入力端子に接続されて、前記第２のＰＭ
ＯＳトランジスタとともに前記反転増幅器を形成する第
１のＮＭＯＳトランジスタと、ドレインが前記第１のＮ
ＭＯＳトランジスタのソースに接続され、ゲートが制御
信号入力端子に接続されて、ソースが低電位側電源に接
続される第２のＮＭＯＳトランジスタと、前記第２のＮ
ＭＯＳトランジスタのドレインとソース間に並列接続さ
れる第２の電流制限用抵抗と、ＰＭＯＳ側ゲートが前記
制御信号入力端子に接続され、ＮＭＯＳ側ゲートが前記
第１のＰＭＯＳトランジスタのゲートに接続されて、前
記信号入力端子と前記出力端子との間に挿入接続される
トランスファーゲートと、入力側が前記トランスファー
ゲートのＰＭＯＳ側ゲートに接続され、出力側が前記ト
ランスファーゲートのＮＭＯＳ側ゲートに接続されるイ
ンバータとを備えて構成されることを特徴としている。
【０００７】また、第２の発明の半導体集積回路は、ソ
ースが高電位側電源に接続され、ゲートが信号入力端子
に接続される第１のＰＭＯＳトランジスタと、ソースが
前記第１のＰＭＯＳトランジスタのドレインに接続さ
れ、ドレインが出力端子に接続される第２のＰＭＯＳト
ランジスタと、前記第２のＰＭＯＳトランジスタのソー
スとドレイン間に並列接続される第１の電流制限用抵抗
と、ドレインが前記出力端子に接続され、ゲートが制御
信号入力端子に接続される第１のＮＭＯＳトランジスタ
と、前記第１のＮＭＯＳトランジスタのドレインとソー
ス間に並列接続される第２の電流制限用抵抗と、ドレイ
ンが前記第１のＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが前記信号入力端子に接続されて、ソースが
低電位側電源に接続される第２のＮＭＯＳトランジスタ
と、ＰＭＯＳ側ゲートが前記制御信号入力端子に接続さ
れ、ＮＭＯＳ側ゲートが前記第２のＰＭＯＳトランジス
タのゲートに接続されて、前記信号入力端子と前記出力
端子との間に挿入接続されるトランスファーゲートと、
入力側が前記トランスファーゲートのＰＭＯＳ側ゲート
に接続され、出力側が前記トランスファーゲートのＮＭ
ＯＳ側ゲートに接続されるインバータとを備えて構成さ
れることを特徴としている。
ースが高電位側電源に接続され、ゲートが信号入力端子
に接続される第１のＰＭＯＳトランジスタと、ソースが
前記第１のＰＭＯＳトランジスタのドレインに接続さ
れ、ドレインが出力端子に接続される第２のＰＭＯＳト
ランジスタと、前記第２のＰＭＯＳトランジスタのソー
スとドレイン間に並列接続される第１の電流制限用抵抗
と、ドレインが前記出力端子に接続され、ゲートが制御
信号入力端子に接続される第１のＮＭＯＳトランジスタ
と、前記第１のＮＭＯＳトランジスタのドレインとソー
ス間に並列接続される第２の電流制限用抵抗と、ドレイ
ンが前記第１のＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが前記信号入力端子に接続されて、ソースが
低電位側電源に接続される第２のＮＭＯＳトランジスタ
と、ＰＭＯＳ側ゲートが前記制御信号入力端子に接続さ
れ、ＮＭＯＳ側ゲートが前記第２のＰＭＯＳトランジス
タのゲートに接続されて、前記信号入力端子と前記出力
端子との間に挿入接続されるトランスファーゲートと、
入力側が前記トランスファーゲートのＰＭＯＳ側ゲート
に接続され、出力側が前記トランスファーゲートのＮＭ
ＯＳ側ゲートに接続されるインバータとを備えて構成さ
れることを特徴としている。
【０００８】更に、第３の発明の半導体集積回路は、ソ
ースが高電位側電源に接続され、ドレインが所定の反転
増幅器の高電位側に接続される第１のＰＭＯＳトランジ
スタと、前記第１のＰＭＯＳトランジスタのソースとド
レイン間に並列接続される第１の電流制限用抵抗と、ソ
ースが前記第１のＰＭＯＳトランジスタのドレインに接
続され、ゲートが信号入力端子に接続される第２のＰＭ
ＯＳトランジスタと、ソースが前記第２のＰＭＯＳトラ
ンジスタのドレインに接続され、ゲートが前記第１のＰ
ＭＯＳトランジスタのゲートに接続されて、ドレインが
出力端子に接続される第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのソースとドレイン間
に並列接続される第２の電流制限用抵抗と、ドレイン前
記出力端子に接続され、ゲートが制御信号入力端子に接
続される第１のＮＭＯＳトランジスタと、前記第１のＮ
ＭＯＳトランジスタのドレインとソース間に並列接続さ
れる第３の電流制限用抵抗と、ドレインが前記第１のＮ
ＭＯＳトランジスタのソースに接続され、ゲートが前記
信号入力端子に接続される第２のＮＭＯＳトランジスタ
と、ドレインが前記第２のＮＭＯＳトランジスタのソー
スに接続され、ゲートが 前記制御信号入力端子に接続
されて、ソースが低電位側電源に接続される第３のＮＭ
ＯＳトランジスタと、前記第３のＮＭＯＳトランジスタ
のドレインとソース間に並列接続される第４の電流制限
用抵抗と、ＰＭＯＳ側ゲートが前記制御信号入力端子に
接続され、ＮＭＯＳ側ゲートが前記第１および第２のＰ
ＭＯＳトランジスタのゲートに接続されて、前記信号入
力端子と前記出力端子との間に挿入接続されるトランス
ファーゲートと、入力側が前記トランスファーゲートの
ＰＭＯＳ側ゲートに接続され、出力側が前記トランスフ
ァーゲートのＮＭＯＳ側ゲートに接続されるインバータ
とを備えて構成されることを特徴としている。
ースが高電位側電源に接続され、ドレインが所定の反転
増幅器の高電位側に接続される第１のＰＭＯＳトランジ
スタと、前記第１のＰＭＯＳトランジスタのソースとド
レイン間に並列接続される第１の電流制限用抵抗と、ソ
ースが前記第１のＰＭＯＳトランジスタのドレインに接
続され、ゲートが信号入力端子に接続される第２のＰＭ
ＯＳトランジスタと、ソースが前記第２のＰＭＯＳトラ
ンジスタのドレインに接続され、ゲートが前記第１のＰ
ＭＯＳトランジスタのゲートに接続されて、ドレインが
出力端子に接続される第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのソースとドレイン間
に並列接続される第２の電流制限用抵抗と、ドレイン前
記出力端子に接続され、ゲートが制御信号入力端子に接
続される第１のＮＭＯＳトランジスタと、前記第１のＮ
ＭＯＳトランジスタのドレインとソース間に並列接続さ
れる第３の電流制限用抵抗と、ドレインが前記第１のＮ
ＭＯＳトランジスタのソースに接続され、ゲートが前記
信号入力端子に接続される第２のＮＭＯＳトランジスタ
と、ドレインが前記第２のＮＭＯＳトランジスタのソー
スに接続され、ゲートが 前記制御信号入力端子に接続
されて、ソースが低電位側電源に接続される第３のＮＭ
ＯＳトランジスタと、前記第３のＮＭＯＳトランジスタ
のドレインとソース間に並列接続される第４の電流制限
用抵抗と、ＰＭＯＳ側ゲートが前記制御信号入力端子に
接続され、ＮＭＯＳ側ゲートが前記第１および第２のＰ
ＭＯＳトランジスタのゲートに接続されて、前記信号入
力端子と前記出力端子との間に挿入接続されるトランス
ファーゲートと、入力側が前記トランスファーゲートの
ＰＭＯＳ側ゲートに接続され、出力側が前記トランスフ
ァーゲートのＮＭＯＳ側ゲートに接続されるインバータ
とを備えて構成されることを特徴としている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１（ａ）は本発明の第１の実施例を示す
回路図である。図１（ａ）に示されるように、本実施例
は、外部入力端子５１、制御信号入力端子５２および出
力端子５３に対応して、ＰＭＯＳトランジスタ１および
６と、電流制限用抵抗２および９と、インバータ３と、
トランスファーゲート４と、ＰＭＯＳトランジスタ６お
よびＮＭＯＳトランジスタ７を含む反転増幅器５と、Ｎ
ＭＯＳトランジスタ８とを備えて構成される。
回路図である。図１（ａ）に示されるように、本実施例
は、外部入力端子５１、制御信号入力端子５２および出
力端子５３に対応して、ＰＭＯＳトランジスタ１および
６と、電流制限用抵抗２および９と、インバータ３と、
トランスファーゲート４と、ＰＭＯＳトランジスタ６お
よびＮＭＯＳトランジスタ７を含む反転増幅器５と、Ｎ
ＭＯＳトランジスタ８とを備えて構成される。
【００１１】図１（ａ）において、当該半導体集積回路
の動作テストを行う際には、発振回路の発振動作を停止
させるために、制御信号入力端子５２よりハイレベルの
テストモード信号が入力される。これにより、トランス
ファーゲート４はインアクティブとなり回路が遮断され
る。これによりトランスファーゲート４の帰還抵抗とし
ての役割りが停止されて、ＰＭＯＳトランジスタ６およ
びＮＭＯＳトランジスタ７を含む反転増幅器５は単なる
インバータとしての役割りを果す状態となる。また、上
記テストモード信号入力により、ＰＭＯＳトランジスタ
１およびＮＭＯＳトランジスタ８は共にアクティブとな
り、オンの状態となる。従ってＰＭＯＳトランジスタ１
およびＮＭＯＳトランジスタ８がオンの状態になること
により、電流制限用抵抗２および９は、これらのＭＯＳ
トランジスタによりバイパスされて、その合成抵抗は比
較的小さい数値となり、本実施例においては、下記(2)
式に示される時定数τ2 が介在する状態となる。
の動作テストを行う際には、発振回路の発振動作を停止
させるために、制御信号入力端子５２よりハイレベルの
テストモード信号が入力される。これにより、トランス
ファーゲート４はインアクティブとなり回路が遮断され
る。これによりトランスファーゲート４の帰還抵抗とし
ての役割りが停止されて、ＰＭＯＳトランジスタ６およ
びＮＭＯＳトランジスタ７を含む反転増幅器５は単なる
インバータとしての役割りを果す状態となる。また、上
記テストモード信号入力により、ＰＭＯＳトランジスタ
１およびＮＭＯＳトランジスタ８は共にアクティブとな
り、オンの状態となる。従ってＰＭＯＳトランジスタ１
およびＮＭＯＳトランジスタ８がオンの状態になること
により、電流制限用抵抗２および９は、これらのＭＯＳ
トランジスタによりバイパスされて、その合成抵抗は比
較的小さい数値となり、本実施例においては、下記(2)
式に示される時定数τ2 が介在する状態となる。
【００１２】 τ2 ＝Ｃ・ｒ1 ・ｒ2 ／（ｒ1 ＋ｒ2 ）…………(2) ｒ1 ：ＰＭＯＳトランジスタ１と電流制限用抵抗２を含
む抵抗成分 ｒ2 ：ＮＭＯＳトランジスタ８と電流制限用抵抗９を含
む抵抗成分 Ｃ：抵抗の持つ容量成分＋ＭＯＳトランジスタのドレイ
ン容量 (1) 式における時定数τ1 の値と、(2) 式における時定
数τ2 の値とを対比して明らかなように、時定数τ2 の
値の方が時定数τ1 の値よりも遥かに十分に小さい値で
あり、従って、当該時定数τ2 による時間遅延は、前述
の従来例に比較して極めて小さい値となる。図１（ｂ）
に示されるのは、上記の時間遅延τ2 による入力信号と
出力信号との動作波形を示しており、当該時定数τ2 の
影響による時間遅延は極めて小さい量に抑制されて、回
路の動作テストを行う際の障害は回避される。
む抵抗成分 ｒ2 ：ＮＭＯＳトランジスタ８と電流制限用抵抗９を含
む抵抗成分 Ｃ：抵抗の持つ容量成分＋ＭＯＳトランジスタのドレイ
ン容量 (1) 式における時定数τ1 の値と、(2) 式における時定
数τ2 の値とを対比して明らかなように、時定数τ2 の
値の方が時定数τ1 の値よりも遥かに十分に小さい値で
あり、従って、当該時定数τ2 による時間遅延は、前述
の従来例に比較して極めて小さい値となる。図１（ｂ）
に示されるのは、上記の時間遅延τ2 による入力信号と
出力信号との動作波形を示しており、当該時定数τ2 の
影響による時間遅延は極めて小さい量に抑制されて、回
路の動作テストを行う際の障害は回避される。
【００１３】次に、本発明の第２の実施例について説明
する。
する。
【００１４】図２は本発明の第２の実施例を示す回路図
である。図２に示されるように、本実施例は、外部入力
端子５１、制御信号入力端子５２および出力端子５３に
対応して、インバータ１０と、ＰＭＯＳトランジスタ１
１と、電流制限用抵抗１２および１５と、トランスファ
ーゲート１３と、ＮＭＯＳトランジスタ１４と、ＰＭＯ
Ｓトランジスタ１７およびＮＭＯＳトランジスタ１８を
含む反転増幅器１６とを備えて構成される。
である。図２に示されるように、本実施例は、外部入力
端子５１、制御信号入力端子５２および出力端子５３に
対応して、インバータ１０と、ＰＭＯＳトランジスタ１
１と、電流制限用抵抗１２および１５と、トランスファ
ーゲート１３と、ＮＭＯＳトランジスタ１４と、ＰＭＯ
Ｓトランジスタ１７およびＮＭＯＳトランジスタ１８を
含む反転増幅器１６とを備えて構成される。
【００１５】図１（ａ）との対比により明らかなよう
に、本実施例と第１の実施例との相違点は、図２におけ
るＰＭＯＳトランジスタ１１と電流制限用抵抗１２の並
列回路と、ＮＭＯＳトランジスタ１４と電流制限用抵抗
１５の並列回路とが挿入接続される位置が異なるのみで
ある。従って、制御信号入力端子５２より入力されるハ
イレベルのテストモード信号により、トランスファーゲ
ート１３の帰還抵抗としての役割りが停止されて反転増
幅器１６が単なるインバータとなり、また、上記テスト
モード信号入力により、ＰＭＯＳトランジスタ１１およ
びＮＭＯＳトランジスタ１４が共にオンの状態となり、
電流制限用抵抗１２および１５がＭＯＳトランジスタに
よりバイパスされて、等価的な時定数が小さい値となっ
て遅延時間が小さい量に抑制され、これにより、回路の
動作テストを行う際の障害が回避される作用について
は、第１の実施例の場合と全く同様であり、その説明は
省略する。
に、本実施例と第１の実施例との相違点は、図２におけ
るＰＭＯＳトランジスタ１１と電流制限用抵抗１２の並
列回路と、ＮＭＯＳトランジスタ１４と電流制限用抵抗
１５の並列回路とが挿入接続される位置が異なるのみで
ある。従って、制御信号入力端子５２より入力されるハ
イレベルのテストモード信号により、トランスファーゲ
ート１３の帰還抵抗としての役割りが停止されて反転増
幅器１６が単なるインバータとなり、また、上記テスト
モード信号入力により、ＰＭＯＳトランジスタ１１およ
びＮＭＯＳトランジスタ１４が共にオンの状態となり、
電流制限用抵抗１２および１５がＭＯＳトランジスタに
よりバイパスされて、等価的な時定数が小さい値となっ
て遅延時間が小さい量に抑制され、これにより、回路の
動作テストを行う際の障害が回避される作用について
は、第１の実施例の場合と全く同様であり、その説明は
省略する。
【００１６】次に、図３は本発明の第３の実施例を示す
回路図である。図３に示されるように、本実施例は、外
部入力端子５１、制御信号入力端子５２および出力端子
５３に対応して、ＰＭＯＳトランジスタ１９および２２
と、電流制限用抵抗２０、２３，２６および３１と、イ
ンバータ２１と、トランスファーゲート２４と、ＮＭＯ
Ｓトランジスタ２５および３０と、ＰＭＯＳトランジス
タ２８およびＮＭＯＳトランジスタ２９を含む反転増幅
器２７とを備えて構成される。
回路図である。図３に示されるように、本実施例は、外
部入力端子５１、制御信号入力端子５２および出力端子
５３に対応して、ＰＭＯＳトランジスタ１９および２２
と、電流制限用抵抗２０、２３，２６および３１と、イ
ンバータ２１と、トランスファーゲート２４と、ＮＭＯ
Ｓトランジスタ２５および３０と、ＰＭＯＳトランジス
タ２８およびＮＭＯＳトランジスタ２９を含む反転増幅
器２７とを備えて構成される。
【００１７】図２との対比により明らかなように、本実
施例と第２の実施例との相違点は、図３においては、反
転増幅器２７の電源側に、新たにＰＭＯＳトランジスタ
１９と電流制限抵抗２０の並列回路が挿入接続され、ま
た当該反転増幅器２７の接地側に、同様にＮＭＯＳトラ
ンジスタ３０と電流制限抵抗３１の並列回路が挿入接続
されていることである。この第３の実施例においても、
第２の実施例の場合と同様に、制御信号入力端子５２よ
り入力されるハイレベルのテストモード信号により、ト
ランスファーゲート２４の帰還抵抗としての役割りが停
止されて反転増幅器２７が単なるインバータとなり、ま
た、上記テストモード信号入力により、ＰＭＯＳトラン
ジスタ１９および２２と、ＮＭＯＳトランジスタ２５お
よび３０が全てオンの状態となり、電流制限用抵抗２
０、２３、２６および３１が、それぞれ並列に接続され
るＭＯＳトランジスタによりバイパスされて、等価的な
時定数が小さい値となって遅延時間が小さい量に抑制さ
れ、これにより、回路の動作テストを行う際の障害が回
避される作用については、第１および第２の実施例の場
合と全く同様である。
施例と第２の実施例との相違点は、図３においては、反
転増幅器２７の電源側に、新たにＰＭＯＳトランジスタ
１９と電流制限抵抗２０の並列回路が挿入接続され、ま
た当該反転増幅器２７の接地側に、同様にＮＭＯＳトラ
ンジスタ３０と電流制限抵抗３１の並列回路が挿入接続
されていることである。この第３の実施例においても、
第２の実施例の場合と同様に、制御信号入力端子５２よ
り入力されるハイレベルのテストモード信号により、ト
ランスファーゲート２４の帰還抵抗としての役割りが停
止されて反転増幅器２７が単なるインバータとなり、ま
た、上記テストモード信号入力により、ＰＭＯＳトラン
ジスタ１９および２２と、ＮＭＯＳトランジスタ２５お
よび３０が全てオンの状態となり、電流制限用抵抗２
０、２３、２６および３１が、それぞれ並列に接続され
るＭＯＳトランジスタによりバイパスされて、等価的な
時定数が小さい値となって遅延時間が小さい量に抑制さ
れ、これにより、回路の動作テストを行う際の障害が回
避される作用については、第１および第２の実施例の場
合と全く同様である。
【００１８】
【発明の効果】以上説明したように、本発明は、電流制
限抵抗に並列にＭＯＳトランジスタを接続し、回路動作
のテスト時に、所定のテストモード信号を介して発振回
路の帰還抵抗を形成するトランスファーゲートを遮断し
て発振を停止させるとともに、前記並列接続されるＭＯ
Ｓトランジスタをオンの状態に設定して等価的な抵抗値
を低減させ、テスト時における入出力信号間の歪ならび
に遅延時間を低減して、半導体集積回路に対する良好な
テスト環境条件を得ることができるという効果がある。
限抵抗に並列にＭＯＳトランジスタを接続し、回路動作
のテスト時に、所定のテストモード信号を介して発振回
路の帰還抵抗を形成するトランスファーゲートを遮断し
て発振を停止させるとともに、前記並列接続されるＭＯ
Ｓトランジスタをオンの状態に設定して等価的な抵抗値
を低減させ、テスト時における入出力信号間の歪ならび
に遅延時間を低減して、半導体集積回路に対する良好な
テスト環境条件を得ることができるという効果がある。
【図１】本発明の第１の実施例を示す回路図および入出
力信号波形図である。
力信号波形図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】従来例を示す回路図および入出力信号波形図で
ある。
ある。
１、６、１１、１７、１９、２２、２８、３６ ＰＭ
ＯＳトランジスタ ２、９、１２、１５、２０、２３、２６、３１、３２、
３８ 電流制限用抵抗 ３、１０、２１ インバータ ４、１３、２４、３４ トランスファーゲート ５、１６、２７、３５ 反転増幅器 ７、８、１４、１８、２５、２９、３０、３７ ＮＭ
ＯＳトランジスタ
ＯＳトランジスタ ２、９、１２、１５、２０、２３、２６、３１、３２、
３８ 電流制限用抵抗 ３、１０、２１ インバータ ４、１３、２４、３４ トランスファーゲート ５、１６、２７、３５ 反転増幅器 ７、８、１４、１８、２５、２９、３０、３７ ＮＭ
ＯＳトランジスタ
Claims (3)
- 【請求項１】 ソースが高電位側電源に接続され、ドレ
インが所定の反転増幅器の高電位側に接続される第１の
ＰＭＯＳトランジスタと、 前記第１のＰＭＯＳトランジスタのソースとドレイン間
に並列接続される第１の電流制限用抵抗と、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが信号入力端子に接続されて、ドレイ
ンが出力端子に接続される第２のＰＭＯＳトランジスタ
と、 ドレインが前記出力端子に接続され、ゲートが前記信号
入力端子に接続されて、前記第２のＰＭＯＳトランジス
タとともに前記反転増幅器を形成する第１のＮＭＯＳト
ランジスタと、 ドレインが前記第１のＮＭＯＳトランジスタのソースに
接続され、ゲートが制御信号入力端子に接続されて、ソ
ースが低電位側電源に接続される第２のＮＭＯＳトラン
ジスタと、 前記第２のＮＭＯＳトランジスタのドレインとソース間
に並列接続される第２の電流制限用抵抗と、 ＰＭＯＳ側ゲートが前記制御信号入力端子に接続され、
ＮＭＯＳ側ゲートが前記第１のＰＭＯＳトランジスタの
ゲートに接続されて、前記信号入力端子と前記出力端子
との間に挿入接続されるトランスファーゲートと、 入力側が前記トランスファーゲートのＰＭＯＳ側ゲート
に接続され、出力側が前記トランスファーゲートのＮＭ
ＯＳ側ゲートに接続されるインバータと、 を備えて構成されることを特徴とする半導体集積回路。 - 【請求項２】 ソースが高電位側電源に接続され、ゲー
トが信号入力端子に接続される第１のＰＭＯＳトランジ
スタと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ドレインが出力端子に接続される第２のＰＭ
ＯＳトランジスタと、 前記第２のＰＭＯＳトランジスタのソースとドレイン間
に並列接続される第１の電流制限用抵抗と、 ドレインが前記出力端子に接続され、ゲートが制御信号
入力端子に接続される第１のＮＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタのドレインとソース間
に並列接続される第２の電流制限用抵抗と、 ドレインが前記第１のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記信号入力端子に接続されて、ソ
ースが低電位側電源に接続される第２のＮＭＯＳトラン
ジスタと、 ＰＭＯＳ側ゲートが前記制御信号入力端子に接続され、
ＮＭＯＳ側ゲートが前記第２のＰＭＯＳトランジスタの
ゲートに接続されて、前記信号入力端子と前記出力端子
との間に挿入接続されるトランスファーゲートと、 入力側が前記トランスファーゲートのＰＭＯＳ側ゲート
に接続され、出力側が前記トランスファーゲートのＮＭ
ＯＳ側ゲートに接続されるインバータと、 を備えて構成されることを特徴とする半導体集積回路。 - 【請求項３】 ソースが高電位側電源に接続され、ドレ
インが所定の反転増幅器の高電位側に接続される第１の
ＰＭＯＳトランジスタと、 前記第１のＰＭＯＳトランジスタのソースとドレイン間
に並列接続される第１の電流制限用抵抗と、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが信号入力端子に接続される第２のＰ
ＭＯＳトランジスタと、 ソースが前記第２のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記第１のＰＭＯＳトランジスタの
ゲートに接続されて、ドレインが出力端子に接続される
第３のＰＭＯＳトランジスタと、 前記第３のＰＭＯＳトランジスタのソースとドレイン間
に並列接続される第２の電流制限用抵抗と、 ドレイン前記出力端子に接続され、ゲートが制御信号入
力端子に接続される第１のＮＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタのドレインとソース間
に並列接続される第３の電流制限用抵抗と、 ドレインが前記第１のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記信号入力端子に接続される第２
のＮＭＯＳトランジスタと、 ドレインが前記第２のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記制御信号入力端子に接続され
て、ソースが低電位側電源に接続される第３のＮＭＯＳ
トランジスタと、 前記第３のＮＭＯＳトランジスタのドレインとソース間
に並列接続される第４の電流制限用抵抗と、 ＰＭＯＳ側ゲートが前記制御信号入力端子に接続され、
ＮＭＯＳ側ゲートが前記第１および第２のＰＭＯＳトラ
ンジスタのゲートに接続されて、前記信号入力端子と前
記出力端子との間に挿入接続されるトランスファーゲー
トと、 入力側が前記トランスファーゲートのＰＭＯＳ側ゲート
に接続され、出力側が前記トランスファーゲートのＮＭ
ＯＳ側ゲートに接続されるインバータと、 を備えて構成されることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044266A JP3001341B2 (ja) | 1993-03-05 | 1993-03-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044266A JP3001341B2 (ja) | 1993-03-05 | 1993-03-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260899A true JPH06260899A (ja) | 1994-09-16 |
| JP3001341B2 JP3001341B2 (ja) | 2000-01-24 |
Family
ID=12686714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5044266A Expired - Lifetime JP3001341B2 (ja) | 1993-03-05 | 1993-03-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001341B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107728042A (zh) * | 2017-11-13 | 2018-02-23 | 睿力集成电路有限公司 | 具有保护测试的集成电路及其测试方法 |
| CN115001303A (zh) * | 2022-08-03 | 2022-09-02 | 广东汇芯半导体有限公司 | 半导体电路 |
-
1993
- 1993-03-05 JP JP5044266A patent/JP3001341B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107728042A (zh) * | 2017-11-13 | 2018-02-23 | 睿力集成电路有限公司 | 具有保护测试的集成电路及其测试方法 |
| CN107728042B (zh) * | 2017-11-13 | 2023-08-22 | 长鑫存储技术有限公司 | 具有保护测试的集成电路及其测试方法 |
| CN115001303A (zh) * | 2022-08-03 | 2022-09-02 | 广东汇芯半导体有限公司 | 半导体电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3001341B2 (ja) | 2000-01-24 |
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Legal Events
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