JPH0514171A - 入力バツフア回路 - Google Patents
入力バツフア回路Info
- Publication number
- JPH0514171A JPH0514171A JP3158839A JP15883991A JPH0514171A JP H0514171 A JPH0514171 A JP H0514171A JP 3158839 A JP3158839 A JP 3158839A JP 15883991 A JP15883991 A JP 15883991A JP H0514171 A JPH0514171 A JP H0514171A
- Authority
- JP
- Japan
- Prior art keywords
- buffer circuit
- input buffer
- gate
- channel transistor
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 電源やグランドのレベル変動に対して誤動作
を生じない入力バッファ回路を提供することを目的とす
る。 【構成】 CMOS構成の入力バッファ回路の初段イン
バータに抵抗11、13および容量12、14が付加さ
れている。すなわち、pチャネルトランジスタ1のゲー
トは、抵抗11を介して入力パッド3に接続されると共
に容量12を介して電源4に接続されている。また、n
チャネルトランジスタ2のゲートは、抵抗13を介して
入力パッド3に接続されると共に容量14を介してグラ
ンド5に接続されている。このように構成されているの
で、電源4またはグランド5のレベル変動があると、p
チャネルトランジスタ1またはnチャネルトランジスタ
2のゲート電位もそれらに追従して変動するため、誤動
作しない。
を生じない入力バッファ回路を提供することを目的とす
る。 【構成】 CMOS構成の入力バッファ回路の初段イン
バータに抵抗11、13および容量12、14が付加さ
れている。すなわち、pチャネルトランジスタ1のゲー
トは、抵抗11を介して入力パッド3に接続されると共
に容量12を介して電源4に接続されている。また、n
チャネルトランジスタ2のゲートは、抵抗13を介して
入力パッド3に接続されると共に容量14を介してグラ
ンド5に接続されている。このように構成されているの
で、電源4またはグランド5のレベル変動があると、p
チャネルトランジスタ1またはnチャネルトランジスタ
2のゲート電位もそれらに追従して変動するため、誤動
作しない。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路におけ
る入力バッファ回路に関するものである。
る入力バッファ回路に関するものである。
【0002】
【従来の技術】図3は、従来の入力バッファ回路に用い
られているCMOS構成の初段インバータを示す回路図
である。pチャネルトランジスタ1とnチャネルトラン
ジスタ2が直列に接続され、両トランジスタ1、2のゲ
ートが共通に入力パッド3に接続されている。そして、
トランジスタ1、2の接続点が出力端子となる。なお、
符号4は電源を、符号5はグランドをそれぞれ示してい
る。
られているCMOS構成の初段インバータを示す回路図
である。pチャネルトランジスタ1とnチャネルトラン
ジスタ2が直列に接続され、両トランジスタ1、2のゲ
ートが共通に入力パッド3に接続されている。そして、
トランジスタ1、2の接続点が出力端子となる。なお、
符号4は電源を、符号5はグランドをそれぞれ示してい
る。
【0003】
【発明が解決しようとする課題】ところで、半導体集積
回路では、出力バッファ回路のスイッチング動作による
ノイズ等が電源線やグランド線を介して入力バッファ回
路の電源線やグランド線の電位を変動させ、その変動が
入力バッファ回路の誤動作を引き起こすことがある。図
4は、誤動作の様子を示すタイミングチャートである。
いま、入力信号レベルAがロー、したがって出力信号レ
ベルYがハイであり、グランドレベルGNDが出力バッ
ファ回路の影響で図示のように変動したとする。する
と、区間Lで示すように、グランドレベルが入力信号レ
ベルAに対して所定の電圧Vaよりも低くなると、この
インバータは、入力信号レベルAがあたかもハイレベル
になったように動作し、出力信号レベルYをローに落と
してしまう。すなわち、誤動作をする。
回路では、出力バッファ回路のスイッチング動作による
ノイズ等が電源線やグランド線を介して入力バッファ回
路の電源線やグランド線の電位を変動させ、その変動が
入力バッファ回路の誤動作を引き起こすことがある。図
4は、誤動作の様子を示すタイミングチャートである。
いま、入力信号レベルAがロー、したがって出力信号レ
ベルYがハイであり、グランドレベルGNDが出力バッ
ファ回路の影響で図示のように変動したとする。する
と、区間Lで示すように、グランドレベルが入力信号レ
ベルAに対して所定の電圧Vaよりも低くなると、この
インバータは、入力信号レベルAがあたかもハイレベル
になったように動作し、出力信号レベルYをローに落と
してしまう。すなわち、誤動作をする。
【0004】
【課題を解決するための手段】本発明の入力バッファ回
路は、このような問題点に鑑みて為されたものであり、
初段インバータのnチャネルトランジスタのゲートを、
抵抗を介して入力端子に接続すると共に容量を介して接
地したものである。また、初段インバータのpチャネル
トランジスタのゲートを、抵抗を介して入力端子に接続
すると共に容量を介して電源に接続したものである。
路は、このような問題点に鑑みて為されたものであり、
初段インバータのnチャネルトランジスタのゲートを、
抵抗を介して入力端子に接続すると共に容量を介して接
地したものである。また、初段インバータのpチャネル
トランジスタのゲートを、抵抗を介して入力端子に接続
すると共に容量を介して電源に接続したものである。
【0005】
【作用】nチャネルトランジスタのゲートを、抵抗を介
して入力端子に接続すると共に容量を介して接地する
と、グランドレベルの変動に追従してゲート電位も追従
するため、入力信号レベルがローのときにノイズの影響
でグランドレベルが下がっても、入力信号レベルとグラ
ンドレベルの電位差はほとんど変化しない。したがっ
て、グランドレベルの低下によって出力信号レベルが反
転することがない。
して入力端子に接続すると共に容量を介して接地する
と、グランドレベルの変動に追従してゲート電位も追従
するため、入力信号レベルがローのときにノイズの影響
でグランドレベルが下がっても、入力信号レベルとグラ
ンドレベルの電位差はほとんど変化しない。したがっ
て、グランドレベルの低下によって出力信号レベルが反
転することがない。
【0006】同様に、pチャネルトランジスタのゲート
を、抵抗を介して入力端子に接続すると共に容量を介し
て電源に接続すると、電源レベルの変動に追従してゲー
ト電位も追従するため、電源レベルの上昇によって出力
信号レベルが反転することはない。
を、抵抗を介して入力端子に接続すると共に容量を介し
て電源に接続すると、電源レベルの変動に追従してゲー
ト電位も追従するため、電源レベルの上昇によって出力
信号レベルが反転することはない。
【0007】
【実施例】図1は、本発明の一実施例である入力バッフ
ァ回路の初段インバータを示す回路図である。pチャネ
ルトランジスタ1とnチャネルトランジスタ2のドレイ
ン同士が接続され、pチャネルトランジスタ1のソース
が電源4に、nチャネルトランジスタ2のソースがグラ
ンド5にそれぞれ接続されている点は、従来のインバー
タと同様である。相違点は、抵抗11、13および容量
12、14が付加されている点である。すなわち、pチ
ャネルトランジスタ1のゲートは、抵抗11を介して入
力パッド3に接続されると共に容量12を介して電源4
に接続されている。また、nチャネルトランジスタ2の
ゲートは、抵抗13を介して入力パッド3に接続される
と共に容量14を介してグランド5に接続されている。
ァ回路の初段インバータを示す回路図である。pチャネ
ルトランジスタ1とnチャネルトランジスタ2のドレイ
ン同士が接続され、pチャネルトランジスタ1のソース
が電源4に、nチャネルトランジスタ2のソースがグラ
ンド5にそれぞれ接続されている点は、従来のインバー
タと同様である。相違点は、抵抗11、13および容量
12、14が付加されている点である。すなわち、pチ
ャネルトランジスタ1のゲートは、抵抗11を介して入
力パッド3に接続されると共に容量12を介して電源4
に接続されている。また、nチャネルトランジスタ2の
ゲートは、抵抗13を介して入力パッド3に接続される
と共に容量14を介してグランド5に接続されている。
【0008】ここで、入力信号レベルAがロー(TTL
レベルとすると0.8V)のときに、グランドレベルに
出力バッファ回路の影響によるノイズが乗った場合の動
作を図2のタイミングチャートを用いて説明する。グラ
ンド5のレベルが図2のレベルGNDのように変動する
と、nチャネルトランジスタ2のゲートの電位は、入力
パッド3の電位Aが一定(ロー)であっても、レベルA
1のようにレベルGNDに追従して変動する。そのた
め、nチャネルトランジスタ2のソース・ゲート間電圧
はほぼ一定に保たれ、カットオフ状態を維持する。した
がって、出力信号レベルYは、ハイレベルが維持され
る。もし、抵抗13および容量14がなければ、従来回
路で説明したように、ゲートには入力信号レベルAがそ
のまま与えられるため、区間Lにおいてソース・ゲート
間電圧が電圧Vaを越えnチャネルトランジスタ2を導
通させてしまう。そのため、出力信号レベルYがローに
反転してしまう。
レベルとすると0.8V)のときに、グランドレベルに
出力バッファ回路の影響によるノイズが乗った場合の動
作を図2のタイミングチャートを用いて説明する。グラ
ンド5のレベルが図2のレベルGNDのように変動する
と、nチャネルトランジスタ2のゲートの電位は、入力
パッド3の電位Aが一定(ロー)であっても、レベルA
1のようにレベルGNDに追従して変動する。そのた
め、nチャネルトランジスタ2のソース・ゲート間電圧
はほぼ一定に保たれ、カットオフ状態を維持する。した
がって、出力信号レベルYは、ハイレベルが維持され
る。もし、抵抗13および容量14がなければ、従来回
路で説明したように、ゲートには入力信号レベルAがそ
のまま与えられるため、区間Lにおいてソース・ゲート
間電圧が電圧Vaを越えnチャネルトランジスタ2を導
通させてしまう。そのため、出力信号レベルYがローに
反転してしまう。
【0009】同様の動作が、電源4の変動に対しても為
される。すなわち、もし、従来回路のように抵抗11お
よび容量12が付加されていないとすると、入力信号レ
ベルAがハイのときに電源4のレベルがノイズによって
上昇した場合、pチャネルトランジスタ1はカットオフ
状態から導通状態へと変化してしまう。そのために、出
力信号レベルYがローからハイへと変化するが、抵抗1
1および容量12が付加されているので、電源4のレベ
ル変動に追従してゲート電圧A2も変動するため、pチ
ャネルトランジスタ1のゲート・ソース間電位はほとん
ど変化せず、出力が安定している。
される。すなわち、もし、従来回路のように抵抗11お
よび容量12が付加されていないとすると、入力信号レ
ベルAがハイのときに電源4のレベルがノイズによって
上昇した場合、pチャネルトランジスタ1はカットオフ
状態から導通状態へと変化してしまう。そのために、出
力信号レベルYがローからハイへと変化するが、抵抗1
1および容量12が付加されているので、電源4のレベ
ル変動に追従してゲート電圧A2も変動するため、pチ
ャネルトランジスタ1のゲート・ソース間電位はほとん
ど変化せず、出力が安定している。
【0010】なお、本実施例は、pチャネルトランジス
タ1に対して抵抗11および容量12を付加し、nチャ
ネルトランジスタ2に対して抵抗13および容量14を
付加しているが、回路のよって、グランド側の変動のみ
が誤動作に影響する場合があり、その場合には、nチャ
ネルトランジスタ2に対して抵抗13および容量14を
付加するだけで十分である。逆に、電源側の変動のみが
誤動作に影響することが判っている場合には、pチャネ
ルトランジスタ1に対して抵抗11および容量12を付
加すればよい。
タ1に対して抵抗11および容量12を付加し、nチャ
ネルトランジスタ2に対して抵抗13および容量14を
付加しているが、回路のよって、グランド側の変動のみ
が誤動作に影響する場合があり、その場合には、nチャ
ネルトランジスタ2に対して抵抗13および容量14を
付加するだけで十分である。逆に、電源側の変動のみが
誤動作に影響することが判っている場合には、pチャネ
ルトランジスタ1に対して抵抗11および容量12を付
加すればよい。
【0011】
【発明の効果】以上説明したように、本発明の入力バッ
ファ回路によれば、電源またはグランドのレベルが、出
力バッファ回路のスイッチング動作等によって変動して
も、まったく誤動作をすることがない。
ファ回路によれば、電源またはグランドのレベルが、出
力バッファ回路のスイッチング動作等によって変動して
も、まったく誤動作をすることがない。
【図1】本発明の一実施例である入力バッファ回路の初
段インバータを示す回路図。
段インバータを示す回路図。
【図2】その動作を示すタイミングチャート。
【図3】従来の入力バッファ回路の初段インバータを示
す回路図。
す回路図。
【図4】その動作を示すタイミングチャート。
1…pチャネルMOSトランジスタ
2…nチャネルMOSトランジスタ
3…入力パッド
4…電源
5…グランド
11,13…抵抗
12,14…容量
Claims (3)
- 【請求項1】 CMOS構成の初段インバータを含む入
力バッファ回路において、 前記初段インバータのnチャネルトランジスタのゲート
は、抵抗を介して入力端子に接続されると共に容量を介
して接地されていることを特徴とする入力バッファ回
路。 - 【請求項2】 CMOS構成の初段インバータを含む入
力バッファ回路において、 前記初段インバータのpチャネルトランジスタのゲート
は、抵抗を介して入力端子に接続されると共に容量を介
して電源に接続されていることを特徴とする入力バッフ
ァ回路。 - 【請求項3】 請求項1に記載の入力バッファ回路にお
いて、初段インバータのpチャネルトランジスタのゲー
トは、抵抗を介して入力端子に接続されると共に容量を
介して電源に接続されていることを特徴とする入力バッ
ファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3158839A JPH0514171A (ja) | 1991-06-28 | 1991-06-28 | 入力バツフア回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3158839A JPH0514171A (ja) | 1991-06-28 | 1991-06-28 | 入力バツフア回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0514171A true JPH0514171A (ja) | 1993-01-22 |
Family
ID=15680532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3158839A Pending JPH0514171A (ja) | 1991-06-28 | 1991-06-28 | 入力バツフア回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0514171A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1067393A2 (en) * | 1999-07-09 | 2001-01-10 | Alcatel | Voltage level bus translator and safety interlock system for battery modules |
US7681154B2 (en) | 2006-09-14 | 2010-03-16 | Elpida Memory, Inc. | Method for designing device, system for aiding to design device, and computer program product therefor |
-
1991
- 1991-06-28 JP JP3158839A patent/JPH0514171A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1067393A2 (en) * | 1999-07-09 | 2001-01-10 | Alcatel | Voltage level bus translator and safety interlock system for battery modules |
EP1067393A3 (en) * | 1999-07-09 | 2001-11-07 | Alcatel | Voltage level bus translator and safety interlock system for battery modules |
US6411912B1 (en) | 1999-07-09 | 2002-06-25 | Alcatel | Voltage level bus translator and safety interlock system for battery modules |
US7681154B2 (en) | 2006-09-14 | 2010-03-16 | Elpida Memory, Inc. | Method for designing device, system for aiding to design device, and computer program product therefor |
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