KR100189740B1 - 어드레스 천이 검출 회로 - Google Patents

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Abstract

본 발명은 어드레스 천이 검출 회로에 관한 것으로서 입력되는 어드레스신호의 위상이 천이될 때 제1 및 제2 낸드게이트에서 출력되는 제1 및 제2 래치신호는 서로 다른 위상을 가져 어드레스천이검출신호출력부에서 출력되는 어드레스천이 검출신호가 '로우'로 천이되게 하여 메모리소자의 내부회로를 활성상태가 되도록 한다. 그리고, 이전 상태의 어드레스신호에 의한 제2 및 제1 지연부에서 출력되는 제2 및 제1 지연신호에 의해 제1 및 제2 래치신호가 모두 '하이' 상태가 되어 패스용 N모스트랜지스터를 제1 및 제2 지연부의 소정 지연시간(t) 동안 '턴-오프'시켜 노아게이트에서 출력되는 입력조합신호가 제1 및 제2 낸드게이트의 일측입력단으로 입력되는 것을 차단한다. 이에, 어드레스 천이 검출회로의 N모스트랜지스터는 패스용 N모스트랜지스터가 '턴-오프'되는 제1 및 제2 지연부의 지연 시간(t)과 패스용 N모스트랜지스터가 '턴-온'되어 노아게이트에서 출력되는 입력조합신호에 의한 제1 및 제2 래치신호가 제1 및 제2 지연부를 통과하는 지연 시간(t)을 합한 시간(2t) 동안 '턴-온' 상태를 유지한다. 따라서, 메모리소자에 입력되는 어드레스신호의 펄스폭과 무관하게 내부회로에서 필요로 최소한의 폭 또는 그 이상의 폭을 갖는 어드레스 천이 검출신호를 출력하므로 오동작을 방지할 수 있다.

Description

어드레스 천이 검출 회로
제1도는 종래 기술에 따른 어드레스 천이 검출 회로도
제2도는 본 발명에 따른 어드레스 천이 검출 회로도
제3도(a) 내지 (j)는 정상적인 어드레스신호(ADS)가 입력될 때의 제2도의 동작 파형도
제4도(a) 내지 (j)는 제1 및 제2 지연부의 지연시간 보다 짧은 펄스의 어드레스신호(ADS)가 입력될 때의 제2도의 동작 파형도
제5도(a) 내지 (j)는 제1 및 제2 지연부의 지연시간 보다 길고 어드레스 천이 검출신호(ATDS)의 최소 폭 보다 짧은 어드레스신호(ADS)가 입력될 때의 제2도의 동작 파형도
* 도면의 주요부분에 대한 부호의 설명
210 : 어드레스입력부 220 : 래치부
230 : 제1지연부 240 : 제2지연부
250 : 어드레스천이검출신호출력부 260 : 궤환부
/CS : 칩선택신호 ADS : 어드레스신호
ATDS : 어드레스 천이 검출신호
본 발명은 메모리소자의 어드레스 천이 검출 회로에 관한 것으로서, 특히, 메모리소자에 입력되는 어드레스신호의 펄스 폭 길이에 상관없이 내부회로에서 필요로 하는 펄스 폭을 갖는 어드레스 천이 신호를 검출하여 오동작을 방지할 수 있는 어드레스 천이 검출 회로에 관한 것이다.
어드레스 천이 검출(Address Transition Detection) 회로는 입력 어드레스가 변화될 때 마다 일정한 폭을 갖는 어드레스 천이 검출 펄스를 발생시켜 메모리소자의 데이터 버스선(data bus line)을 등화(equalization) 및 충전(precharge)시킨다. 어드레스 천이 검출 신호는 동기되는 데이터 버스선의 충분한 등화 및 충전에 의해 내부회로를 안정적으로 동작시키기 위해서는 항상 일정 이상의 폭을 가져야 한다.
제1도는 종래 기술에 따른 어드레스 천이 검출 회로도이다.
종래 기술에 따른 어드레스 천이 검출 회로는 입력되는 어드레스입력부(110), 래치부(120), 제1 및 제2 지연부(130)(140)와 어드레스천이검출신호출력부(150)로 구성된다.
어드레스입력부(110)는 입력되는 칩선택신호(/CS)와 어드레스신호(ADS)를 부논리합하는 노아게이트(NO1)로 이루어진다. 상기에서 칩선택신호(/CS)는 '로우(low)' 액티브(active)이므로 어드레스입력부(110)는 입력되는 어드레스신호(ADS)와 반대 위상의 신호를 출력한다.
래치부(120)는 인버터(I11)와 낸드게이트(NA11)(NA12)로 이루어진다. 낸드게이트(NA11)는 노아게이트(NO1)의 출려이 인버터(I11)에 의해 반전되어 일측입력단으로 입력되게 접속되고, 낸드게이트(NA12)는 노아게이트(NO1)의 출력이 직접 일측입력단으로 입력되게 접속된다. 그리고 낸드게이트(NA11)(NA12)는 타측입력단으로 낸드게이트(NA12)(NA11)의 출력이 입력되게 접속되어 각각의 일측입력단으로 입력되는 신호를 반전시켜 서로 반대 위상의 신호를 출력한다. 즉, 상기 낸드게이트(NA11)(NA12) 중 일측입력단에 '로우'로 입력되는 것은 타측 입력단의 신호와 무관하게 '하이'로 출력되며, 이에 의해 일측입력단에 '하이'로 입력되는 것은 타측 입력단도 '하이'가 입력되어 '로우'로 출력된다. 그리고 상기 낸드게이트(NA11)(NA12)는 입력되는 어드레스신호(ADS)가 변하지 않으면 출력 상태가 유지된다.
제1 및 제2 지연부(130)(140)는 각각 직렬 연결된 인버터(I12)(I13)와 인버터(I14)(I15)로 이루어진다. 상기 제1 지연부(130)는 낸드게이트(NA11)의 출력이, 제2 지연부(140)는 낸드게이트(NA12)의 출력이 입력되게 연결되어 입력되는 신호를 소정 시간동안 지연시켜 출력한다.
어드레스천이검출신호출력부(150)는 P모스트랜지스터(P11)(P12)(P13)(P14)와 N모스트랜지스터(N11)(N12)(N13)(N14)로 이루어지며 CMOS 플립-플롭 구성을 갖는다. 전원전압단(Vdd)과 접지 사이에 P모스트랜지스터(P11)(P12)와 N모스트랜지스터(N11)(N12)가, P모스트랜지스터(P13)(P14)와 N모스트랜지스터(N13)(N14)가 각각 직렬로 접속된다. 그리고 제1 지연부(130)의 출력이 P 및 N모스트랜지스터(P11)(N14)의 게이트에, 제2 지연부(140)의 출력이 P 및 N모스트랜지스터(P13)(N12)의 게이트에 입력되게 접속된다. 또한 낸드게이트(NA1)의 출력은 P 및 N모스트랜지스터(P12)(N11)의 게이트에, 낸드게이트(NA2)의 출력은 P 및 N모스트랜지스터(P14)(N13)의 게이트에 입력되게 접속된다. 상기 P 및 N모스트랜지스터(P12)(N11)와 P 및 N모스트랜지스터(P14)(N13)의 공통 드레인은 출력단으로 어드레스 천이 검출신호(ATDS)를 출력한다. 상기 어드레스 천이 검출신호(ATDS)는 '로우' 액티브 상태이며, 이때 내부회로를 구동시킨다.
상술한 구성의 어드레스 천이 검출회로의 동작을 설명한다.
노아게이트(NO1)에 칩선택신호(/CS)와 내부회로에서 필요로 하는 어드레스 천이 검출신호(ATDS) 보다 긴 펄스 폭을 갖는 어드레스신호(ADS)가 입력된다. 상기에서 어드레스신호(ADS)가 '하이(high)' 또는 '로우'로 입력되면 노아게이트(NO1)는 '로우'인 칩선택신호(/CS)에 의해 입력되는 어드레스신호(ADS)와 반대 위상인 '로우' 또는 '하이' 신호를 래치부(120)로 출력한다.
상기에서 노아게이트(NO1)는 어드레스신호(ADS)가 '로우'로 입력되면 '하이' 신호를 래치부(120)로 출력한다. 상기 노아게이트(NO1)에서 출력되는 '하이' 신호는 낸드게이트(NA1)의 일측입력단에 인버터(I1)를 통해 '로우'로 입력되고 낸드게이트(NA2)의 일측입력단에 직접 입력되므로, 낸드게이트(NA1)는 타측입력단의 신호와 무관하게 '하이' 신호를 출력한다. 상기 낸드게이트(NA1)에서 출력되는 '하이'신호는 낸드게이트(NA2)의 타측입력단으로 입력되며, 이에 의해 낸드게이트(NA1)는 '로우' 신호를 출력한다.
상기 낸드게이트(NA1)에서 출력되는 '하이' 신호는 어드레스천이 검출신호출력부(150)의 P 및 N모스트랜지스터(P12)(N11)의 게이트에, 낸드게이트(NA2)에서 출력되는 '로우'신호는 P 및 N모스트랜지스터(P14)(N13)의 게이트에 인가된다. 그리고, 낸드게이트(NA1)에서 출력되는 '하이' 신호는 제1 지연부(130)를 통해 소정시간 지연되어 P 및 N모스트랜지스터(P11)(N14)의 게이트에, 낸드게이트(NA2)에서 출력되는 '로우' 신호는 P 및 N모스트랜지스터(P13)(N12)의 게이트에 인가된다. 그러므로, P모스트랜지스터(P13)(P14)는 게이트에 인가되는 '로우' 신호에 의해 '온(on)'되어 '하이'의 어드레스 천이 검출 신호(ATDS)를 출력하며, 이에 의해 내부회로는 구동되지 않는다.
상기에서 어드레스신호(ADS)가 '하이'로 입력되면 노아게이트(NO1)는 '로우' 신호를 래치부(120)로 출력한다. 그러므로, 낸드게이트(NA2)는 타측입력단의 신호와 무관하게 '하이' 신호를 출력하며, 낸드게이트(NA1)는 '로우' 신호를 출력한다. 그리고 제1 및 제2 지연부(130)(140)는 소정 시간 지연되어 '로우' 신호 및 '하이' 신호를 출력하므로 P모스트랜지스터(P11)(P12)는 '온(on)'되어 '하이'의 어드레스 천이 검출 신호(ATDS)를 출력한다. 이때에도 내부회로는 구동되지 않는다.
그러나, 어드레스신호(ADS)가 '로우'에서 '하이' 또는 '하이'에서 '로우'로 천이(transition) 되면 노아게이트(NO1)는 어드레스신호(ADS)와 반대 위상인 '하이'에서 '로우' 또는 '로우'에서 '하이'로 천이하는 신호를 래치부(120)로 출력한다.
상기에서 어드레스신호(ADS)가 '로우'에서 '하이'로 천이한다면 노아게이트(NO1)는 '하이'에서 '로우'로 천이하는 신호를 래치부(120)로 출력한다. 상기 노아게이트(NO1)에서 출력되는 '하이'에서 '로우'로 천이하는 신호는 낸드게이트(NA1)의 일측입력단에 인버터(I1)를 통해 반전되어 입력되고 낸드게이트(NA2)의 일측입력단에 직접 입력되므로, 낸드게이트(NA2)는 타측입력단의 신호와 무관하게 '로우'에서 '하이'로 천이하는 신호를 출력한다. 상기 낸드게이트(NA2)에서 출력되는 '로우'에서 '하이'로 천이하는 신호는 낸드게이트(NA1)의 타측입력단으로 입력되며, 이에 의해 낸드게이트(NA1)는 '하이'에서 '로우'로 천이하는 신호를 출력한다.
상기 낸드게이트(NA1)에서 출력되는 '하이'에서 '로우'로 천이하는 신호는 어드레스천이검출신호출력부(150)의 P 및 N모스트랜지스터(P12)(N11)의 게이트에 인가되어 P모스트랜지스터(P12)를 '턴-온'시키고 N모스트랜지스터(N11)를 '턴-오프'시킨다. 그리고 낸드게이트(NA2)에서 출력되는 '로우'에서 '하이'로 천이하는 신호는 P 및 N모스트랜지스터(P14)(N13)의 게이트에 인가되어 P모스트랜지스터(P14)를 '턴-오프'시키고 N모스트랜지스터(N13)를 '턴-온'시킨다. 이때, 상기 제1 및 제2 지연부(130)(140)는 낸드게이트(NA1)와 낸드게이트(NA2)에서 출력되는 신호를 소정 시간 지연시키므로 이전 단계 즉, 어드레스신호(ADS)가 '로우'일 때의 '하이' 및 '로우'의 신호가 P 및 N모스트랜지스터(P11)(N14)의 게이트와 P 및 N모스트랜지스터(P13)(N12)의 게이트에 인가되므로, N모스트랜지스터(N14)와 P모스트랜지스터(P13)가 '온' 상태를 유지한다. 그러므로 어드레스 천이 검출 신호(ATDS)는 '로우'로 천이되어 출력되므로 내부회로를 구동시키게 된다.
그 후, 소정 시간이 지나면 제1 및 제2 지연부(130)(140)는 낸드게이트(NA1)에서 출력되는 '하이'에서 '로우'로 천이하는 신호와 낸드게이트(NA2)에서 출력되는 '로우'에서 '하이'로 천이하는 신호를 출력하여 P 및 N모스트랜지스터(P11)(N12)는 '턴-온'된다. 이때, 상기 P모스트랜지스터(P12)가 '온' 상태이고 N모스트랜지스터(N11)가 '오프' 상태이므로 어드레스 천이 검출 신호(ATDS)는 '하이'로 천이되어 출력되므로 내부회로의 구동을 중지시킨다.
상기에서 어드레스 천이 검출 신호(ATDS)는 상기 제1 및 제2 지연부(130)(140)의 소정 지연시간 동안만 '로우'로 유지되어 내부회로를 구동시킨다.
또한, 어드레스신호(ADS)가 '하이'에서 '로우'로 천이되면 노아게이트(NO1)는 '로우'에서 '하이'로 천이하는 신호를 래치부(120)로 출력한다. 그러므로, 상기 신호는 인버터(I1)를 통해 반전되어 '하이'에서 '로우'로 천이되어 낸드게이트(NA1)의 일측입력단으로 입력되므로, 이 낸드게이트(NA1)는 타측입력단의 신호와 무관하게 '로우'에서 '하이'로 천이하는 신호를 출력하며, 제2 낸드게이트(NA2)는 '하이'에서 '로우'로 천이하는 신호를 출력한다. 그러므로 P 및 N모스트랜지스터(P14)(N11)를 '턴-온'시킨다. 이때, 상기 제1 및 제2 지연부(130)(140)는 '로우'에서 '하이'로 천이하는 신호와 '하이'에서 '로우'로 천이하는 신호를 출력하지 않고 이전 단계, 즉, 어드레스신호(ADS)가 '하이'일 때의 '로우' 및 '하이' 신호를 출력하므로 P 및 N모스트랜지스터(P11)(N12)이 '온' 상태를 유지한다. 상기에서 N모스트랜지스터(N11)(N12)가 '온' 상태이므로 어드레스 천이 검출 신호(ATDS)는 '하이'로 천이되어 출력되므로 내부회로를 구동시키게 된다.
그후, 소정 시간이 지나면, 제1 및 제2 지연부(130)(140)는 낸드게이트(NA1)에서 출력되는 '로우'에서 '하이'로 천이하는 신호와 낸드게이트(NA2)에서 출력되는 '하이'에서 '로우'로 천이하는 신호를 출력하므로 P 및 N모스트랜지스터(P14)(N11)는 '턴-온'된다. 이때 상기 P모스트랜지스터(P13)가 '온' 상태이고 N모스트랜지스터(N12)가 '오프' 상태이므로 어드레스 천이 검출 신호(ATDS)는 '하이'로 천이되어 출력되므로 내부회로의 구동을 중지시킨다. 상기에서 어드레스 천이 검출신호(ATDS)는 상기 제1 및 제2 지연부(130)(140)의 소정 지연시간 동안만 '로우' 상태를 유지하여 내부회로를 구동시킨다.
한편, 메모리의 내부회로에서 필요로 하는 어드레스 천이 검출 신호(ATDS)의 펄스 폭, 즉 제1 및 제2 지연부(130)(140)의 소정 지연시간 보다 짧은 펄스 폭을 어드레스신호(ADS)가 입력되면, 어드레스천이검출신호출력부(150)는 래치부(120)의 낸드게이트(NA1)(NA2) 출력에 의해 동작하여 어드레스 천이 검출 신호(ATDS)를 출력한다. 그러므로 어드레스 천이 검출 신호(ATDS)는 입력되는 어드레스신호(ADS)의 펄스 폭과 동일한 메모리의 내부회로에서 필요로 하는 제1 및 제2 지연부(130)(140)의 소정 지연시간 보다 짧은 펄스 폭을 갖는다.
상술한 바와 같이 종래의 어드레스 천이 검출 회로는 내부회로에서 필요로 하는 어드레스 천이 검출 신호(ATDS), 즉 지연부의 소정 지연시간 보다 긴 펄스 폭을 갖는 어드레스신호(ADS)가 입력되면 지연부의 소정 지연시간과 동일한 펄스 폭을 가지며, 그리고 짧은 펄스 폭을 갖는 어드레스신호(ADS)가 입력되면 입력 어드레스신호(ADS)와 동일한 펄스 폭을 갖는 어드레스 어드레스 천이 검출 신호(ATDS)를 출력한다.
그러나, 내부회로에서 필요로 하는 어드레스 천이 검출신호보다 짧은 펄스 폭을 갖는 어드레스 천이 검출 신호는 데이터 버스선을 충분히 등화 및 충전시키지 못하므로 내부회로가 불안정하게 동작하는 문제점이 있었다.
따라서, 본 발명의 목적은 메모리에 입력되는 어드레스신호의 펄스 폭과 상관없이 메모리의 오동작을 방지하도록 내부회로에서 필요로 하는 펄스 폭을 갖는 어드레스 천이 검출신호를 출력할 수 있는 어드레스 천이 검출 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 어드레스 천이 검출 회로는 칩선택신호와 소정 폭을 가지며 위상이 천이되는 어드레스신호를 논리연산하여 상기 어드레스신호와 반대 위상을 갖는 입력논리연산신호를 출력하는 어드레스입력부와 상기 입력논리연산신호가 궤환신호에 의해 제1 및 제2 낸드게이트의 일측입력단에 동일 및 반대 위상으로 전달되거나 또는 차단되고 타측입력단에 제1 및 제2 지연신호가 입력되어 제1 및 제2 래치신호를 출력하는 래치부와, 상기 제1 및 제2 래치신호가 서로 반대 위상을 가지면 상기 입력논리연산신호를 상기 제1 및 제2 낸드게이트의 일측입력단으로 전달시키고 동일한 위상을 가지면 차단시키는 상기 궤환신호를 출력하는 궤환부와, 상기 제1 및 제2 래치신호를 소정 시간 지연시켜 상기 제1 및 제2 지연신호를 출력하는 제1 및 제2 지연부와, 상기 제1 및 제2 래치신호와 상기 제1 및 제2 지연신호가 입력되어 상기 어드레스 신호가 천이되면 펄스의 폭이 적어도 제1 또는 제2 지연부의 소정 지연시간 보다 2배 이상인 어드레스 천이 검출신호를 출력하는 어드레스천이검출신호출력부를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 따른 어드레스 천이 검출 회로도이다.
본 발명에 따른 어드레스 천이 검출 회로는 입력되는 어드레스입력부(210), 래치부(220), 제1 및 제2 지연부(230)(240), 어드레스천이검출신호출력부(250)와 궤환부(260)로 구성된다.
어드레스입력부(210)는 입력되는 칩선택신호(/CS)와 어드레스신호(ADS)를 부논리합하는 노아게이트(NO2)로 이루어진다. 상기에서 칩선택신호(/CS)는 '로우(low)' 액티브(active)이므로 어드레스입력부(210)는 입력되는 어드레스신호(ADS)와 반대 위상의 입력논리연산신호를 출력한다.
래치부(220)는 인버터(I21), 패스용 N모스트랜지스터(N21)(N22), 제1 및 제2낸드게이트(NA21)(NA22), 제1 낸드게이트(NA21)의 레벨을 조절하는 P 및 N모스트랜지스터(P21)(N23)(N24), 제2 낸드게이트(NA22)의 레벨을 조절하는 P 및 N모스트랜지스터(P22)(N25)(N26)로 이루어진다. 제1 낸드게이트(NA21)는 노아게이트(NO2)에서 출력되는 입력논리연산신호가 패스용 N모스트랜지스터(N21)를 통해 직접 일측입력단으로 입력되게 접속되고, 제2 낸드게이트(NA22)는 노아게이트(NO2)에서 출력되는 입력논리연산신호가 인버터(I21)에 의해 반전되어 패스용 N모스트랜지스터(N21)를 통해 일측입력단으로 입력되게 접속된다. 상기 제1 및 제2 낸드게이트(NA21)(NA22)의 타측입력단은 제2 및 제1 지연부(240)(230)에서 출력되는 제2 및 제1 지연신호가 입력되게 연결된다. 상기 제1 및 제2 낸드게이트(NA21)(NA22)는 각각의 타측입력단으로 입력되는 제2 및 제1 지연신호와 무관하게 일측입력단으로 입력되는 신호를 반전시켜 제1 래치신호를 출력하되, 이 일측입력단으로 입력되는 신호의 위상이 유지되는 동안 출력되는 제1 래치신호의 위상도 유지된다.
패스용 N모스트랜지스터(N21)(N22)는 궤환부(260)에서 출력되는 제2 궤환신호가 게이트에 인가되도록 접속되어 입력되는 노아게이트(NO2)에 입력되는 어드레스신호(ADS)가 천이될 때 상기 입력논리연산신호를 소정 시간 동안 제1 및 제2 낸드게이트(NA21)(NA22)로 전송되는 것을 방지한다. P 및 N모스트랜지스터(P21)(N23)(N24)와 P 및 N모스트랜지스터(P22)(N25)(N26)는 전원전압단(Vdd)와 접지 사이에 직렬로 연결되는데, P 및 N모스트랜지스터(P21)(N23)와 P 및 N모스트랜지스터(P22)(N25)는 게이트에 제1 및 제2 낸드게이트(NA21)(NA22)의 출력이 각각 입력되게 연결되고, N모스트랜지스터(N24)(N26)의 게이트는 궤환부(260)에서 출력되는 제1 궤환신호가 입력되게 연결된다 상기 P 및 N모스트랜지스터(P21)(N23)(N24)와 P 및 N모스트랜지스터(P22)(N25)(N26)는 N모스트랜지스터(N21)(N22)에 의해 입력논리연산신호가 제1 및 제2 낸드게이트(NA21)(NA22)로 전송이 방지될 때 제1 및 제2 낸드게이트(NA21)(NA22)의 입력 레벨을 조절한다.
제1 및 제2 지연부(230)(240)는 제1 및 제2 낸드게이트(NA21)(NA22)에서 출력되는 제1 및 제2 래치신호가 각각 입력되어 소정 시간 지연시키는 것으로 인버터(I22)(I23)와 인버터(I24)(I25)로 이루어진다. 상기에서 인버터(I22)(I23)(I24)(I25)의 크기가 동일하다면 제1 및 제2 지연부(230)(240)의 지연시간은 t로 동일하다.
어드레스천이검출신호출력부(250)는 P모스트랜지스터(P23)(P24)(P25)(P26)와 N모스트랜지스터(N27)(N28)(N29)(N30)로 이루어지며 CMOS 플립-플롭 구성을 갖는다. 전원전압단(Vdd)과 접지 사이에 P모스트랜지스터(P23)(P24)와 N모스트랜지스터(N27)(N28)가, P모스트랜지스터(P25)(P26)와 N모스트랜지스터(N29)(N30)가 각각 직렬로 접속된다. 그리고 P 및 N모스트랜지스터(P23)(N27)의 게이트에 제1 낸드게이트(NA21)에서 출력되는 제1 래치신호가 P 및 N모스트랜지스터(P25)(N29)의 게이트에 제2 낸드게이트(NA22)에서 출력되는 제2 래치신호가 입력되게 접속된다. 또한 P 및 N모스트랜지스터(P24)(N30)의 게이트에 제1지연부(230)에서 출력되는 제1 지연신호가, P 및 N모스트랜지스터(P26)(N28)의 게이트에 제2지연부(240)에서 출력되는 제1 지연신호가 입력되게 접속된다. 그리고 P 및 N모스트랜지스터(P24)(N27)의 공통 드레인과 P 및 N모스트랜지스터(P26)(N29)의 공통 드레인은 출력단으로 어드레스 천이 검출 신호(ATDS)를 출력한다. 상기 어드레스 천이 검출신호(ATDS)는 '로우'에서 액티브 상태이며, 이때 내부회로를 구동시킨다.
궤환부(260)는 제3 및 제4 낸드게이트(NA23)(NA24)로 이루어진다. 제3 낸드게이트(NA23)는 제1 및 제2 지연신호가 입력되게 연결되어 제1 궤환신호를 출력한다. 상기 제3 낸드게이트(NA23)에서 출력되는 제1 궤환신호는 래치부(220)의 N모스트랜지스터(N24)(N26)의 게이트에 입력되게 연결된다. 제4 낸드게이트(NA24)는 제1 및 제2 낸드게이트(NA21)(NA22)에서 출력되는 제1 및 제2 래치신호와 제3 낸드게이트(NA23)에서 출력되는 제1 궤환신호가 입력되게 연결되어 출력되는 제2 궤환신호가 패스용 N모스트랜지스터(N21)(N22)의 게이트에 입력되게 접속된다.
제3도(a) 내지 (j)는 정상적인 어드레스신호(ADS)가 입력될 때의 제2도의 동작 파형도이다.
노아게이트(NO2)에 '로우' 상태의 칩선택신호(/CS)와 제3도(a)와 같은 어드레스신호(ADS)가 인가된다. 상기 어드레스신호(ADS)는 메모리소자의 내부회로를 구동시키기 위해 요구되는 어드레스천이검출신호(ATDS)의 최소 폭 보다 큰 폭(T1)을 갖는다.
상기 입력되는 어드레스신호(ADS)가 '로우'에서 '하이'로 천이되면 노아게이트(NO2)는 어드레스신호(ADS)를 반대 위상으로 즉, '하이'에서 '로우'로 천이하는 입력논리연산신호를 래치부(220)로 출력한다.
이때, 제1 및 제2 낸드게이트(NA21)(NA22)에서 출력되는 제1 및 제2 래치신호와 제1 및 제2 지연부(230)(240)에서 출력되는 제1 및 제2 지연신호는 이전 상태, 즉 어드레스신호(ADS)가 '로우'일 때의 상태를 유지한다. 상기 이전 상태에서 제1 래치신호와 제1 지연신호는 '로우' 상태로, 제2 래치신호와 제2 지연신호는 '하이' 상태로 출력되었다. 그러므로 제4 낸드게이트(NA24)는 '로우' 및 '하이' 상태의 제1 및 제2 래치신호가 입력되어 '하이' 상태의 제2 궤환신호를 출력하여 N모스트랜지스터(N21)(N22)를 '턴-온'시킨다.
따라서, 제1 낸드게이트(NA21)의 일측입력단으로 입력논리연산신호가 제3도(b)와 같이 '하이'에서 '로우'로 천이되어 직접 입력되고 타측입력단으로 이전 상태에 상기 제2 지연신호가 '하이' 상태로 입력된다. 그러므로, 제1 낸드게이트(NA21)에서 출력되는 제1 래치신호는 제3도(f)와 같이 '로우'에서 '하이'로 천이하여 어드레스 천이 검출신호 출력부(250)의 P모스트랜지스터(P23)를 '턴-오프'시키고 N모스트랜지스터(N27)를 '턴-온'시킨다. 이때, '하이' 상태의 제2 지연신호에 의해 N모스트랜지스터(N28)가 '턴-온' 상태를 유지하므로 어드레스 천이 검출 신호(ATDS)는 제3도(j)와 같이 '로우'로 천이되어 활성상태가 시작된다.
또한, 제2 낸드게이트(NA22)의 일측입력단으로 입력논리연산신호가 인버터(I21)에 의해 반전되어 제3도(c)와 같이 '로우'에서 '하이'로 천이되어 입력되고 타측입력단으로 제1 지연신호가 '로우' 상태로 입력된다. 그러므로, 제2 낸드게이트(NA22)에서 출력되는 제2 래치신호는 일측입력단으로 입력되는 반전된 입력논리연산신호와 무관하게 제3도(h)와 같이 '하이' 상태를 유지한다.
그리고, '하이' 상태의 제1 및 제2 래치신호는 P모스트랜지스터(P21)(P22)를 '턴-오프'시키고 N모스트랜지스터(N23)(N25)를 '턴-온'시키며, 또한 각각 '로우' 및 '하이' 상태의 제1 및 제2 지연신호에 의해 제3 낸드게이트(NA23)에서 출력되는 제1 궤환신호가 '하이' 상태를 유지하므로 N모스트랜지스터(N24)(NA26)를 '턴-온'시킨다. 그러므로 제1 및 제2 낸드게이트(NA21)(N22)의 일측입력단은 '로우' 상태로 유지된다. 이때 제1 및 제2 래치신호와 제1 궤환신호가 각각 '하이' 상태를 유지하므로 제4 낸드게이트(NA24)에서 출력되는 제2 궤환신호는 제3도(e)와 같이 '하이'에서 '로우'로 천이한다. 그러므로 N모스트랜지스터(N21)(N22)를 '턴-오프'시켜 입력논리연산신호가 제1 및 제2 낸드게이트(NA21)(NA22)로 전송되는 것을 차단하여 제1 및 제2 낸드게이트(NA21)(NA22) 각각의 일측입력단을 '로우' 상태가 되도록 한다.
그리고 제1 래치신호가 제3도(f)와 같이 '로우'에서 '하이'로 천이되는 상태는 제3도(g)와 같이 제1지연부(230)에 의한 소정 지연시간(t) 지연된 후 제2 낸드게이트(NA22)의 타측입력단을 '하이' 상태가 되도록 한다. 그러므로 제3 낸드게이트(NA23)의 출력은 '로우', 제4 낸드게이트(NA24)의 출력은 '하이'가 되어 제1 및 제2 낸드게이트(NA21)(NA22)를 '턴-온'시켜 제2 낸드게이트(NA22)의 일측입력단을 '하이'가 되도록 한다. 따라서 제2 래치신호는 제3도(h)와 같이 '하이'에서 '로우'로 천이된다. 이때, '하이'에서 '로우'로 천이되는 제2 래치신호는 제2 지연부(240)에 의한 소정 지연시간(t) 지연된 후 제1 낸드게이트(NA21)의 타측입력단을 '하이' 상태가 되도록 한다. 그러나 상기 제1 낸드게이트(NA21)는 일측입력단이 '로우' 상태이므로 제1 래치신호는 '하이' 상태를 유지한다.
또한, 상기 제1 및 제2 지연신호가 각각의 '하이' 상태이면 제3 낸드게이트(NA23)에서 출력되는 제1 궤환신호는 '로우' 상태가 된다. 상기에서 제1 궤환신호가 '로우' 상태이므로 제4 낸드게이트(NA24)에서 출력되는 제2 궤환신호는 '하이' 상태가 되므로 N모스트랜지스터(N24)(N26)는 '턴-오프'되고 N모스트랜지스터(N21)(N22)는 '턴-온'된다.
상기에서 N모스트랜지스터(N21)(N22)가 '턴-온'되므로 '로우' 상태의 입력논리연산신호는 제1 낸드게이트(NA21)의 일측입력단에 직접, 제2 낸드게이트(NA22)의 일측입력단에 인버터(I21)에 의해 '하이'로 반전되어 입력된다. 이때 제1 및 제2 낸드게이트(NA21)(NA22)의 타측입력단으로 입력되는 제1 및 제2 지연신호가 모두 '하이' 상태를 유지하므로 제1 래치신호는 '하이'로 유지되고, 제2 래치신호는 '로우'로 천이한다.
상기에서, 노아게이트(NO2)로부터 제2 낸드게이트(NA22)의 일측입력단으로 입력되는 입력논리연산신호는 N모스트랜지스터(N22)의 드레쉬홀드 전압(VT) 만큼 전압 강하가 발생된다. 그러나 '로우' 상태의 제2 래치신호에 의해 P모스트랜지스터(P22)가 '턴-온'되고 N모스트랜지스터(N25)가 '턴-오프'되므로 제2 낸드게이트(NA22)의 일측입력단으로 입력되는 신호는 전원전압단(Vdd)에 의해 전압이 보상된 '하이' 상태가 된다. 상기에서 '로우' 상태로 천이된 제2 래치신호는 어드레스 천이 검출신호 출력부(250)의 P모스트랜지스터(P25)를 '턴-온'시키고 N모스트랜지스터(N29)를 '턴-오프'시킨다. 그리고, 상기 제2 래치신호는 제2 지연부(240)로 입력되고, 이 제2 지연부(240)는 소정 시간 지연된 제2 지연신호를 출력하여 P모스트랜지스터(P26)를 '턴-온'시킨다. 상기에서, P모스트랜지스터(P25)(P26)의 '턴-온'에 의해 제3도(j)와 같이 어드레스천이검출신호(ATDS)는 '하이' 상태로 천이되어 활성상태가 완료된다.
상기에서 입력되는 어드레스신호(ADS)가 '로우'에서 '하이'로 천이되는 것을 설명하였으나 '하이'에서 '로우'로 천이될 경우에도 제1 및 제2 지연부(230)(240) 각각의 지연시간(t)을 합한 시간(2t) 동안 N모스트랜지스터(N29)(N30)가 '턴-온'되어 어드레스천이검출신호(ATDS)가 '로우' 상태로 출력된다.
제4도(a) 내지 (j)는 제1 및 제2 지연부(230)(240)의 지연 시간(t)보다 짧은 펄스의 어드레스신호(ADS)가 입력될 때의 제2도의 동작 파형도이다.
노아게이트(NO2)에 '로우' 상태의 칩선택신호(/CS)와 제4도(a)와 같은 어드레스신호(ADS)가 인가된다. 상기 어드레스신호(ADS)의 폭(T2)을 메모리 소자의 내부회로를 구동시키기 위해 요구되는 어드레스천이검출신호(ATDS)의 최소 폭(2t)의 1/2보다 짧아 N모스트랜지스터(N21)(N22)가 '턴-온'되기 전에 다시 '로우'로 천이된다. 즉 tT2이다.
상기 입력되는 어드레스신호(ADS)가 '로우'에서 '하이'로 천이되면 노아게이트(NO2)는 어드레스신호(ADS)를 반대 위상, 즉 '하이'에서 '로우''로 천이된 입력논리연산신호를 래치부(220)로 출력한다. 이때 제1 낸드게이트(NA21)(NA22)에서 출력되는 제1 및 제2 래치신호와 제1 및 제2 지연부(230)(240)에서 출력되는 제1 및 제2 지연신호는 이전 상태를 유지하므로 N모스트랜지스터(N21)(N22)는 '턴-온' 상태를 유지한다. 그러므로 제1 낸드게이트(NA21)는 일측입력단으로 제4도(b)와 같이 '하이'에서 '로우'로 천이되어 입력되고 타측입력단으로 이전 상태에 상기 제2 지연신호가 '하이' 상태로 입력된다. 따라서, 제1 래치신호는 제4도(f)와 같이 '로우'에서 '하이'로 천이하여 어드레스 천이 검출신호 출력부(250)의 P모스트랜지스터(P23)를 '턴-오프'시키고 N모스트랜지스터(N27)를 '턴-온'시킨다. 이때 이전 상태의 '하이'의 제2 지연신호에 의해 N모스트랜지스터(N28)가 '턴-온' 상태를 유지하므로 어드레스 천이 검출 신호(ATDS)는 제4도(j)와 같이 '로우'로 천이되어 활성상태가 시작된다.
또한, 제2 낸드게이트(NA22)는 일측입력단으로 상기 입력논리연산신호가 인버터(I21)에 의해 반전되어 제4도(c)와 같이 '로우'에서 '하이'로 천이되어 입력되고 타측입력단으로 제1 지연신호가 '로우' 상태로 입력된다. 그러므로 제2 낸드게이트(NA22)에서 출력되는 제2 래치신호는 일측입력단으로 입력되는 신호와 무관하게 제4도(h)와 같이 '하이' 상태를 유지한다.
그리고 상기 제1 및 제2 지연부(230)(240)에서 출력되는 제1 및 제2 지연신호가 '로우' 및 '하이' 상태이므로 제3 낸드게이트(NA23)에서 출력되는 제1 궤환신호는 제4도(d)와 같이 '하이' 상태가 되며 제4 낸드게이트(NA24)에서 출력되는 제2 궤환신호는 제4도(e)와 같이 '하이'에서 '로우'로 천이되어 N모스트랜지스터(N21)(N22)를 '턴-오프'시킨다. 그러므로 입력논리연산신호가 제1 및 제2 낸드게이트(NA21)(NA22)로 전송되는 것을 차단하여 제1 낸드게이트(NA21)의 일측입력을 제4도(b)와 같이 '로우' 상태로 유지시키며 제2 낸드게이트(NA22)의 일측입력을 제4도(c)와 같이 '하이'에서 '로우' 상태로 천이시킨다. 이때, 상기 노아게이트(NO2)에 입력되는 어드레스신호(ADS)가 제4도(a)에 도시된 바와 같이 '하이'에서 '로우'로 천이되어도 N모스트랜지스터(N21)(N22)가 '턴-오프' 상태가 유지되므로 제1 및 제2 낸드게이트(NA21)(NA22)의 일측입력단이 상태가 변하지 않고 '로우'로 유지된다.
그리고, 제4도(f)와 같이 '로우'에서 '하이'로 천이되는 상태의 제1 래치신호는 제1 지연부(230)에 입력되며, 이 제1 지연부(230)는 소정 시간(t) 지연된 제1 지연신호를 제4도(g)와 같이 출력되어 제2 낸드게이트(NA22)의 타측입력단이 '하이' 상태가 되도록 한다. 이때, 제2 낸드게이트(NA22)는 일측입력단에 '로우' 상태의 제1 지연신호가 입력되므로 제2 래치신호는 제4도(h)와 같이 '하이' 상태를 유지하게 된다. 그리고 제1 및 제2 지연신호에 의해 제3 낸드게이트(NA23)에서 출력되는 제1 궤환신호는 제4도(d)와 같이 '하이'에서 '로우'로 천이되고, 이에 의해 제4 낸드게이트(NA24)에서 출력되는 제2 궤환신호는 제4도(e)와 같이 '로우'에서 '하이'로 천이되어 N모스트랜지스터(N21)(N22)를 '턴-온'시킨다.
상기에서 N모스트랜지스터(N21)(N22)는 어드레스 천이검출신호(ATDS)가 제4도(j)와 같이 '로우'로 천이되어 활성상태가 시작된 후 제1 및 제2 지연부(230)(240)의 지연 시간(t) 동안 '턴-오프' 상태가 된다. 상기에서 어드레스신호(ADS)는 펄스 폭이 상기 제1 및 제2 지연부(230)(240)의 지연 시간(t) 보다 짧으므로 이 때는 노아게이트(NO2)에 '로우' 상태로 입력된다. 그리고 타측입력단에 입력되는 제1 제2 지연신호가 '하이' 상태이므로 제1 낸드게이트(NA21)에서 출력되는 제1 래치신호는 제4도(f)와 같이 '하이'에서 '로우'로 천이하며, 제2 낸드게이트(NA22)에서 출력되는 제2 래치신호는 제4도(h)와 같이 '하이' 상태를 유지한다.
상기에서 '로우' 상태로 천이된 제1 래치신호는 어드레스 천이 검출신호 출력부(250)의 P모스트랜지스터(P23)를 '턴-온'시키고 N모스트랜지스터(N27)를 '턴-오프'시킨다. 그리고, 상기 '로우' 상태로 천이된 제1 래치신호는 제1 지연부(230)에 입력되며, 이에 의해 제1 지연부(230)는 소정 시간(t) 동안 지연된 제1 지연신호를 출력하여 P모스트랜지스터(P24)를 '턴-온' 시킨다. 상기에서, P모스트랜지스터(P23)(P24)의 '턴-온'에 의해 제3도(j)와 같이 어드레스천이검출신호(ATDS)는 '하이' 상태로 천이되어 활성상태가 완료된다.
상기에서 입력되는 어드레스신호(ADS)의 폭이 제1 및 제2 지연부(230)(240)의 지연 시간(t) 보다 짧으므로 N모스트랜지스터(N21)(N22)에 의해 '하이'에서 '로우'로 천이되는 것은 제1 및 제2 낸드게이트(NA21)(NA22)에 입력되지 않아 검출되지 않는다. 그러므로 N모스트랜지스터(N27)(N28)는 패스용 N모스트랜지스터(N21)(N22)가 '턴-오프'되는 제1 및 제2 지연부(230)(240)의 지연 시간(t)과 패스용 N모스트랜지스터(N21)(N22)가 '턴-온'되어 노아게이트(NO2)의 출력이 입력될 때까지 제1 및 제2 낸드게이트(NA21)(NA22)의 출력신호의 상태가 인가되는 제1 및 제2 지연부(230)(240)의 지연 시간(t)을 합한 시간(2t) 동안 '턴-온' 상태를 유지하여 어드레스천이검출신호(ATDS)가 '로우' 상태로 출력된다.
상기에서 입력되는 어드레스신호(ADS)가 '로우'에서 '하이'로 천이되는 것을 설명하였으나 '하이'에서 '로우'로 천이될 경우에도 제1 및 제2 지연부(230)(240) 각각의 지연시간(t)을 합한 시간(2t) 동안 N모스트랜지스터(N29)(N30)가 '턴-온'되어 어드레스천이검출신호(ATDS)가 '로우' 상태로 출력되는 것을 알 수 있다.
제5도(a) 내지 (j)는 짧은 펄스의 어드레스신호(ADS)가 입력될 때의 제2도의 동작 파형도이다.
노아게이트(NO2)에 '로우' 상태의 칩선택신호(/CS)와 제5도(a)와 같은 어드레스신호(ADS)가 인가된다. 상기 어드레스신호(ADS)의 폭(T3)은 메모리소자의 내부회로를 구동시키기 위해 요구되는 어드레스천이검출신호(ATDS)의 최소 폭(2t) 보다 짧고 1/2 폭 보다 길다. 즉, tT32t이다.
상기 입력되는 어드레스신호(ADS)가 '로우'에서 '하이'로 천이되면 노아게이트(NO2)는 어드레스신호(ADS)를 반대 위상, 즉 '하이'에서 '로우'로 천이하는 입력논리연산신호를 래치부(220)로 출력한다. 이때 제1 및 제2 낸드게이트(NA21)(NA22)에서 출력되는 제1 및 제2 래치신호와 제1 및 제2 지연부(230)(240)에서 출력되는 제1 및 제2 지연신호는 이전 상태를 유지하므로 N모스트랜지스터(N21)(N22)는 '턴-온' 상태를 유지한다.
그러므로, 제1 낸드게이트(NA21)는 일측입력단으로 상기 입력논리연산신호가 제5도(b)와 같이 '하이'에서 '로우'로 천이되어 입력되고 타측입력단으로 이전 상태에 상기 제2 지연부(240)에서 출력되는 제2 지연신호가 '하이' 상태로 입력된다. 따라서, 제1 낸드게이트(NA21)에서 출력되는 제1 래치신호는 제5도(f)와 같이 '로우'에서 '하이'로 천이하여 어드레스천이검출신호출력부(250)의 P모스트랜지스터(P23)를 '턴-오프'시키고 N모스트랜지스터(N27)를 '턴-온'시킨다. 이때, 이전 상태의 '하이'의 제2 지연신호에 의해 N모스트랜지스터(N28)가 '턴-온' 상태를 유지하므로 어드레스 천이 검출 신호(ATDS)는 제5도(j)와 같이 '로우'로 천이되어 활성상태가 시작된다.
또한, 제2 낸드게이트(NA22)는 일측입력단으로 상기 입력논리연산신호가 인버터(I21)에 의해 반전되어 제5도(c)와 같이 '로우'에서 '하이'로 천이되어 입력되고 타측입력단으로 제1지연부(230)에서 출력되는 이전 상태의 제1 지연신호가 '로우' 상태로 입력된다. 그러므로, 제2 낸드게이트(NA22)에서 출력되는 제2 래치신호는 일측입력단으로 입력되는 제1 지연신호와 무관하게 제5도(h)와 같이 '하이' 상태를 유지한다.
상기 제1 및 제2 지연신호에 의해 제3 낸드게이트(NA23)에서 출력되는 제1 궤환신호는 제5도(d)와 같이 '하이' 상태를 유지한다. 상기에서 제1 및 제2 래치신호가 '하이' 상태이므로 제4 낸드게이트(NA24)에서 출력되는 제2 궤환신호는 제5도(e)와 같이 '하이'에서 '로우'로 천이되어 N모스트랜지스터(N21)(N22)를 '턴-오프'시킨다. 그러므로, 노아게이트(NO2)에서 출력되는 입력논리연산신호가 제1 및 제2 낸드게이트(NA21)(NA22)로 전송되는 것을 차단하여 제1 낸드게이트(NA21)의 일측입력을 제5도(b)와 같이 '로우' 상태로 유지시키며 제2 낸드게이트(NA22)의 일측입력을 제5도(c)와 같이 '하이'에서 '로우' 상태로 천이시킨다. 그러므로, 제1 및 제2 래치신호는 제5도(f) 및 (h)와 같이 '하이' 상태를 유지한다.
그리고 제5도(f)와 같이 '로우'에서 '하이'로 천이되는 상태의 제1 낸드게이트(NA21)에서 출력되는 제1 래치신호는 제1 지연부(230)에 입력되며, 이에 제1 지연부(230)는 소정 시간(t) 지연된 제1 지연신호를 제5도(g)와 같이 출력하여 제2 낸드게이트(NA22)의 타측입력단이 '하이' 상태가 되도록 한다. 이 때, 제2 낸드게이트(NA22)는 일측입력단에 입력논리연산신호가 '로우' 상태로 입력되므로 출력되는 제2 래치신호는 제5도(h)와 같이 '하이' 상태를 유지하게 된다. 그리고 제1 및 제2 지연신호에 의해 제3 낸드게이트(NA23)에서 출력되는 제1 궤환신호는 제5도(d)와 같이 '하이'에서 '로우'로 천이되고, 이에 의해, 제4 낸드게이트(NA24)에서 출력되는 제2 궤환신호는 제5도(e)와 같이 '로우'에서 '하이'로 천이되어 N모스트랜지스터(N21)(N22)를 '턴-온'시킨다.
그러므로 '로우' 상태의 입력논리연산신호는 제1 낸드게이트(NA21)의 일측입력단에 제5도(b)와 같이 직접 입력되고, 제2 낸드게이트(NA22)의 타측입력단에 인버터(I21)을 통해 제5도(c)와 같이 '로우'에서 '하이'로 천이되어 입력된다. 이때, 상기 제1 지연신호가 '하이' 상태를 유지하므로 제2 낸드게이트(NA22)에서 출력되는 제2 래치신호는 제5도(h)와 같이 '하이'에서 '로우'로 천이된다. 그리고 상기 제2 래치신호는 제2 지연부(240)에 입력되며, 이에 제2 지연부(230)는 소정 시간(t) 동안 지연되어 제5도(i)와 같이 '하이'에서 '로우'로 천이되는 제2 지연신호를 출력한다.
그리고 제2 래치신호가 상기 제5도(h)와 같이 '로우'로 천이된 후 제2 지연부(240)에 의해 소정 시간(t) 지연되어 제2 지연신호가 제5도(i)와 같이 '로우'로 천이되기 전에 노아게이트(NO2) 입력되는 어드레스 신호(ADS)가 제5도(a)와 같이 '하이'에서 '로우'로 천이되면 제1 및 제2 낸드게이트(NA21)(NA22) 각각의 일측입력단에 입력되는 입력논리연산신호는 제5도(b) 및 (c)와 같이 '로우'에서 '하이'로, '하이'에서 '로우'로 천이된다. 이때, 상기 제1 및 제2 지연신호가 모두 '하이' 상태이므로 제3 낸드게이트(NA23)에서 출력되는 제1 궤환신호는 '로우' 상태를 유지하고, 이에 의해 제4 낸드게이트(NA24)에서 출력되는 제2 궤환신호는 '하이'가 되어 N모스트랜지스터(N21)(N22)는 '턴-온' 상태가 유지된다.
그리고, 상기 제1 및 제2 지연부(230)(240)에서 출력되는 제1 및 제2 신호가 모두 '하이' 상태를 유지하므로 제1 래치신호는 제5도(f)와 같이 '하이'에서 '로우'로 천이하고, 제2 래치신호는 제5도(h)와 같이 '로우'에서 '하이'로 천이된다. 이때, 제2 낸드게이트(NA22)에서 출력되는 제2 래치신호에 의해 N모스트랜지스터(d)N29)를 '턴-온'시키는데, 상기 '하이' 상태의 제2 지연신호에 의해 N모스트랜지스터(N30)가 '턴-온' 상태를 유지하므로 어드레스천이검출신호(ATDS)는 제5도(j)와 같이 '로우' 상태가 유지된다. 그리고 상기 제1 및 제2 낸드게이트(NA21)(NA22)에서 출력되는 제1 및 제2 래치신호는 제1 및 제2 지연부(230)(240에 입력되며, 이에 제1 및 제2 지연부(230)(240)는 소정 시간(t) 만큼 지연되어 제5도(g) 및 (i)와 같은 제1 및 제2 지연신호를 출력한다.
상기 제5도(i)와 같이 '하이'에서 '로우'로 천이되는 제2 지연신호에 의해 제1 낸드게이트(NA21)에서 출력되는 제1 래치신호가 '로우'에서 '하이'로 천이되며, 제3 낸드게이트(NA23)에서 출력되는 제1 궤환신호는 제5도(d)와 같이 '로우'에서 '하이'로 천이된다. 상기에서 제1 래치신호가 '하이'이고 제2 래치신호가 '로우'이므로 제4 낸드게이트(NA24)에서 출력되는 제2 궤환신호는 제5도(e)와 같이 '하이'가 되어 N모스트랜지스터(N21)(N22)를 '턴-온'시켜 노아게이트(NO2)에서 출력되는 입력논리연산신호가 제1 및 제2 낸드게이트(NA21)(NA22)의 일측입력단에 전달되도록 한다. 이때, 입력되는 어드레스신호(ADS)가 '로우' 상태이므로 상기 제1 낸드게이트(NA21)의 일측입력단에 제5도(b)와 같이 '로우'에서 '하이'로 천이되는 입력논리연산신호가, 제2 낸드게이트(NA22)의 일측단에 제5도(c)와 같이 '로우' 상태를 유지하는 입력논리연산신호가 입력된다. 그리고 제2 지연신호는 '하이' 상태를 유지하므로 제1 래치신호는 제5도(f)와 같이 '하이'에서 '로우'로 천이하여 어드레스 천이 검출신호 출력부(250)의 P모스트랜지스터(P23)를 '턴-온'시키고 N모스트랜지스터(N27)를 '턴-오프'시킨다.
그리고 상기 '로우' 상태로 천이된 제1 래치신호는 제1 지연부(230)에 입력되며, 이에 제1 지연부(230)는 소정 시간(t) 동안 지연되어 '로우' 상태로 천이된 제1 지연신호를 출력하여 P모스트랜지스터(P24)를 '턴-온' 시킨다. 상기에서 P모스트랜지스터(P23)(P24)의 '턴-온'에 의해 제3도(j)와 같이 어드레스천이검출신호(ATDS)는 '하이' 상태로 천이되어 활성상태가 완료된다. 이때, 어드레스천이검출신호(ATDS)의 펄스 폭은 입력되는 어드레스신호(ADS)의 펄스 폭(T3)과 제1 및 제2 지연부(230)(240) 각각에 의한 지연시간(2t)를 합한 시간(T3+2t) 동안 N모스트랜지스터(N27)(NA28)(NA29)(N30)가 '턴-온'되어 어드레스천이검출신호(ATDS)가 '로우' 상태로 출력된다.
상술한 바와 같이 본 발명에 따른 어드레스 천이 검출 회로는 입력되는 어드레스신호의 위상이 천이될 때 제1 및 제2 낸드게이트에서 출력되는 제1 및 제2 래치신호는 서로 다른 위상을 가져 어드레스천이검출신호출력부에서 출력되는 어드레스천이검출신호가 '로우'로 천이되게 하여 메모리소자의 내부회로를 활성상태가 되도록 한다. 그리고, 이전 상태의 어드레스신호에 의한 제2 및 제1 지연부에서 출력되는 제2 및 제1 지연신호에 의해 제1 및 제2 래치신호가 모두 '하이' 상태가 되어 패스용 N모스트랜지스터를 제1 및 제2 지연부의 소정 지연 시간(t) 동안 '턴-오프'시켜 노아게이트에서 출력되는 입력논리연산신호가 제1 및 제2 낸드게이트의 일측입력단으로 입력되는 것을 차단한다. 이에 어드레스천이검출회로의 N모스트랜지스터는 패스용 N모스트랜지스터가 '턴-오프'되는 제1 및 제2 지연부의 지연 시간(t)과 패스용 N모스트랜지스터가 '턴-온'되어 노아게이트에서 출력되는 입력논리연산신호에 의한 제1 및 제2 래치신호가 제1 및 제2 지연부를 통과하는 지연 시간(t)을 합한 시간(2t)동안 '턴-온' 상태를 유지한다.
따라서, 본 발명은 메모리소자에 입력되는 어드레스신호의 펄스 폭과 무관하게 내부회로에서 필요로 최소한의 폭 또는 그 이상의 폭을 갖는 어드레스 천이 검출신호를 출력하므로 오동작을 방지할 수 있는 잇점이 있다.

Claims (11)

  1. 칩선택신호와 소정 폭을 가지며 위상이 천이되는 어드레스신호를 논리연산하여 상기 어드레스신호와 반대로 천이되는 입력논리연산신호를 출력하는 어드레스입력부와, 상기 입력논리연산신호가 제2 궤환신호에 의해 제1 및 제2 낸드게이트의 일측입력단에 동일 및 반대 위상으로 전달되거나 또는 차단되고 타측입력단에 제1 및 제2 지연신호가 입력되어 제1 및 제2 래치신호를 출력하는 래치부와, 상기 제1 및 제2 래치신호가 서로 반대 위상을 가지면 상기 입력 논리연산신호를 상기 제1 및 제2 낸드게이트의 일측입력단으로 전달시키고 동일한 위상을 가지면 차단시키는 상기 제2 궤환신호를 출력하는 궤환부와, 상기 제1 및 제2 래치신호를 소정 시간 지연시켜 상기 제1 및 제2 지연신호를 출력하는 제1 및 제2 지연부와, 상기 제1 및 제2 래치신호와 상기 제1 및 제2 지연신호가 입력되어 상기 어드레스신호가 천이되면 펄스의 폭이 적어도 제1 또는 제2 지연부의 소정 지연시간 보다 2배 이상인 어드레스 천이 검출신호를 출력하는 어드레스천이검출신호출력부를 구비하는 어드레스 천이 검출회로.
  2. 제1항에 있어서, 상기 래치부는 상기 제2 궤환신호에 제어되어 상기 입력논리연산신호를 제1 및 제2 낸드게이트의 일측입력단으로 전달하거나 또는 차단하는 패스용 트랜지스터를 구비하는 어드레스 천이 검출회로.
  3. 제2항에 있어서, 상기 패스용 트랜지스터가 N모스트랜지스터인 어드레스 천이 검출회로.
  4. 제1항 내지 제3항 중 어느 한항에 있어서, 상기 래치부는 상기 제1 및 제2 낸드게이트 각각의 일측입력단에 전압 레벨을 조절하는 수단들을 더 구비하는 어드레스 천이 검출회로.
  5. 제4항에 있어서, 상기 전압 레벨 조절수단들은 입력단이 상기 제1 및 제2 낸드게이트의 출력단에 공통으로 연결되고, 출력단이 상기 제1 및 제2 낸드게이트의 입력단에 연결되며, 전원전압단과 접지 사이에 직렬로 연결된 씨모스트랜지스터 구성을 갖는 P 및 N모스트랜지스터로 이루어진 어드레스 천이 검출회로.
  6. 제5항에 있어서, 상기 전압 레벨 조절수단들은 N모스트랜지스터와 접지 사이에 N모스트랜지스터를 더 구비하는 어드레스 천이 검출회로.
  7. 제1항에 있어서, 상기 궤환부는 입력단이 상기 제1 및 제2 낸드게이트의 출력단과 연결되어 상기 제2 궤환신호를 출력하는 제4 낸드게이트로 이루어진 어드레스 천이 검출회로.
  8. 제7항에 있어서, 상기 궤환부는 상기 제1 및 제2 지연부의 출력단과 연결되어 상기 제4 낸드게이트로 제1 궤환신호를 출력하는 제3 낸드게이트를 더 구비하는 어드레스 천이 검출회로.
  9. 제8항에 있어서, 상기 제1 궤환신호가 상기 전압 레벨 조절수단들의 N모스트랜지스터와 접지 사이에 형성된 N모스트랜지스터의 게이트에 인가되는 어드레스천이 검출회로.
  10. 칩선택신호와 소정 폭을 가지며 위상이 천이되는 어드레스신호를 논리연산하여 상기 어드레스신호와 반대로 천이하는 입력논리연산신호를 출력하는 어드레스입력부와, 상기 입력논리연산신호가 제2 궤환신호에 패스용 트랜지스터를 조절하여 제1 및 제2 낸드게이트의 일측입력단에 동일 및 반대 위상으로 전달하거나 또는 차단하되, 차단시 제1 및 제2 궤환신호에 의해 전압조절수단의 출력을 접지되도록 하여 상기 제1 및 제2 낸드게이트의 일측입력단의 전압을 조절하고, 타측입력단에 제1 및 제2 지연신호가 입력되어 제1 및 제2 래치신호를 출력하는 래치부와, 상기 제1 및 제2 지연신호에 의해 상기 제1 궤환신호를 출력하는 제3 낸드게이트와 상기 제1 궤환신호와 제1 및 제2 래치신호가 입력되어 제1 및 제2 래치신호가 서로 반대 위상을 가지면 상기 입력논리연산신호를 상기 제1 및 제2 낸드게이트의 일측입력단으로 전달시키고 동일한 위상을 가지면 차단시키는 상기 제2 궤환신호를 출력하는 궤환부와, 상기 제1 및 제2 래치신호를 소정 시간 지연시켜 상기 제1 및 제2 지연신호를 출력하는 제1 및 제2 지연부와, 상기 제1 및 제2 래치신호와 상기 제1 및 제2 지연신호가 입력되어 상기 어드레스신호가 천이되면 펄스의 폭이 적어도 제1 또는 제2 지연부의 소정 지연시간 보다 2배 이상인 어드레스 천이 검출신호를 출력하는 어드레스천이검출신호출력부를 구비하는 어드레스 천이 검출회로.
  11. 제10항에 있어서, 상기 전압 레벨 조절수단들은 1개의 P모스트랜지스터와 2개의 N모스트랜지스터가 전원전압단과 접지 사이에 직렬로 연결되며, P 및 N모스트랜지스터는 상기 제1 및 제2 낸드게이트의 출력단에 입력단이 공통으로 연결되고 상기 제1 및 제2 낸드게이트의 입력단에 출력단이 연결된 씨모스트랜지스터 구성을 가지며, N모스트랜지스터는 게이트에 상기 제3 낸드게이트가 연결되는 어드레스 천이 검출회로.
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