JPH06251583A - 半導体記憶装置の基板バイアス発生回路 - Google Patents
半導体記憶装置の基板バイアス発生回路Info
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- JPH06251583A JPH06251583A JP5038187A JP3818793A JPH06251583A JP H06251583 A JPH06251583 A JP H06251583A JP 5038187 A JP5038187 A JP 5038187A JP 3818793 A JP3818793 A JP 3818793A JP H06251583 A JPH06251583 A JP H06251583A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 claims abstract description 19
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- 238000012544 monitoring process Methods 0.000 claims description 2
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- 230000005540 biological transmission Effects 0.000 abstract description 4
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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Abstract
(57)【要約】
【目的】遅延回路の系統を2系統以上構成し、基板バイ
アスレベルの急峻な変動にも対処できるような回路しき
い値および伝達スピードを持たせる。 【構成】P型基板14を所定の電位にバイアスするリング
オシレータ12、チャージポンプ回路13からなるバイアス
発生手段と、基板バイアスレベルがモニタされ、バイア
ス発生手段が制御されるVBB検知回路21と、このVB
B検知回路中に設けられ、上記バイアス発生手段を制御
する遅延信号がモニタ回路15の出力ノードN2 での検知
レベルの違いにより2系統生成、出力制御されるように
遅延回路26,27、NANDゲート回路nand1 とからなっ
ていることを特徴とする。
アスレベルの急峻な変動にも対処できるような回路しき
い値および伝達スピードを持たせる。 【構成】P型基板14を所定の電位にバイアスするリング
オシレータ12、チャージポンプ回路13からなるバイアス
発生手段と、基板バイアスレベルがモニタされ、バイア
ス発生手段が制御されるVBB検知回路21と、このVB
B検知回路中に設けられ、上記バイアス発生手段を制御
する遅延信号がモニタ回路15の出力ノードN2 での検知
レベルの違いにより2系統生成、出力制御されるように
遅延回路26,27、NANDゲート回路nand1 とからなっ
ていることを特徴とする。
Description
【0001】
【産業上の利用分野】この発明は特に安定した基板バイ
アスが要求される半導体記憶装置の基板バイアス発生回
路に関する。
アスが要求される半導体記憶装置の基板バイアス発生回
路に関する。
【0002】
【従来の技術】DRAMにおいては、N型トランジスタ
のバックゲート基板にはしきい値を制御するために負電
位を与えている。この基板バイアスレベルVBBは外部
電源から与えられるものではなく、チップ内部で基板バ
イアス発生回路により生成される。
のバックゲート基板にはしきい値を制御するために負電
位を与えている。この基板バイアスレベルVBBは外部
電源から与えられるものではなく、チップ内部で基板バ
イアス発生回路により生成される。
【0003】この基板バイアスレベルVBBが浅くなる
と、N型トランジスタのしきい値が変動し、リーク電流
が増え、さらにレベルが浅くなるとラッチアップを起こ
す場合がある。最も多く基板電流が発生するのはメモリ
セルへデータのアクセスを行う場合で、一度に多数のト
ランジスタが動作するため、基板バイアスレベルが上が
ってしまう。
と、N型トランジスタのしきい値が変動し、リーク電流
が増え、さらにレベルが浅くなるとラッチアップを起こ
す場合がある。最も多く基板電流が発生するのはメモリ
セルへデータのアクセスを行う場合で、一度に多数のト
ランジスタが動作するため、基板バイアスレベルが上が
ってしまう。
【0004】図4は従来の基板バイアス発生回路の構成
を示す回路図である。この基板バイアス発生回路はVB
B検知回路11とリングオシレータ12とチャージポンプ回
路13で構成され、P型基板14を所定の負電位にバイアス
する。
を示す回路図である。この基板バイアス発生回路はVB
B検知回路11とリングオシレータ12とチャージポンプ回
路13で構成され、P型基板14を所定の負電位にバイアス
する。
【0005】上記チャージポンプ回路13は上記リングオ
シレータの発振周波数で駆動し、基板バイアスレベルV
BBを発生する。上記基板バイアス発生回路においてリ
ングオシレータ12の前段にVBB検知回路11を備えてい
る場合には、VBBが基準レベルに達すると、リングオ
シレータの発振は停止するようになっている。
シレータの発振周波数で駆動し、基板バイアスレベルV
BBを発生する。上記基板バイアス発生回路においてリ
ングオシレータ12の前段にVBB検知回路11を備えてい
る場合には、VBBが基準レベルに達すると、リングオ
シレータの発振は停止するようになっている。
【0006】すなわち、VBB検知回路11は図4に示さ
れるように通常VBBをモニタリングするモニタ回路15
と遅延回路16で構成されている。モニタ回路15は電流路
を直列させた PMOS トランジスタTR1 ,NMOSトランジ
スタTR2 〜TR7 , PMOSトランジスタTR8 で構成
され、TR1 とTR2 の電流路接続ノードN1 において
電源電圧VCCと基板バイアスレベルVBBとの電位差
間のVBBモニタレベルを作っている。遅延回路16はイ
ンバータinv1〜inv6からなる。
れるように通常VBBをモニタリングするモニタ回路15
と遅延回路16で構成されている。モニタ回路15は電流路
を直列させた PMOS トランジスタTR1 ,NMOSトランジ
スタTR2 〜TR7 , PMOSトランジスタTR8 で構成
され、TR1 とTR2 の電流路接続ノードN1 において
電源電圧VCCと基板バイアスレベルVBBとの電位差
間のVBBモニタレベルを作っている。遅延回路16はイ
ンバータinv1〜inv6からなる。
【0007】これらVBB検知回路11は、電源投入され
るとVCCが上り、まずトランジスタTR1 がオンす
る。その時はまだVBBはフローティング状態のためV
BBのモニタレベルは“H”となりインバータinv1の出
力を“L”にし、inv2〜inv5を伝わり、inv6の出力を
“H”にして上記リングオシレータ12の発振を開始する
ようにしている。また、VBBのレベルが基準レベルに
達するとノードN1 が“L”、inv1の出力が“H”とな
り、インバータinv6が“L”となってリングオシレータ
12が発振を停止する。
るとVCCが上り、まずトランジスタTR1 がオンす
る。その時はまだVBBはフローティング状態のためV
BBのモニタレベルは“H”となりインバータinv1の出
力を“L”にし、inv2〜inv5を伝わり、inv6の出力を
“H”にして上記リングオシレータ12の発振を開始する
ようにしている。また、VBBのレベルが基準レベルに
達するとノードN1 が“L”、inv1の出力が“H”とな
り、インバータinv6が“L”となってリングオシレータ
12が発振を停止する。
【0008】上記したような回路構成において、リング
オシレータ12が頻繁にオン/オフを繰り返す場合には電
流消費が増加する。そのためVBB検知回路11はVBB
基準レベルより上がった後、敏感に反応しないようにin
v1〜5 の遅延回路16を設けている。
オシレータ12が頻繁にオン/オフを繰り返す場合には電
流消費が増加する。そのためVBB検知回路11はVBB
基準レベルより上がった後、敏感に反応しないようにin
v1〜5 の遅延回路16を設けている。
【0009】また、この遅延回路14は非常に鈍った波形
を受けるため貫通電流を抑えるように回路が工夫(PMOS
トランジスタ側TR19,20を直列接続)されている。こ
のような回路構成では、VBBがゆっくりと上がるよう
な場合には良いが、瞬時にレベルが上がってしまうよう
な場合には適さない。
を受けるため貫通電流を抑えるように回路が工夫(PMOS
トランジスタ側TR19,20を直列接続)されている。こ
のような回路構成では、VBBがゆっくりと上がるよう
な場合には良いが、瞬時にレベルが上がってしまうよう
な場合には適さない。
【0010】例えばDRAMの場合、最も基板電流が発
生するのはロウアドレスが確定してセルアレイが活性化
した場合である。特に多ビット構成の場合などは活性化
されるセルアレイの数がさらに多くなり、急峻にVBB
が上がってしまい、再始動のタイミングが遅れてしまう
という問題がある。
生するのはロウアドレスが確定してセルアレイが活性化
した場合である。特に多ビット構成の場合などは活性化
されるセルアレイの数がさらに多くなり、急峻にVBB
が上がってしまい、再始動のタイミングが遅れてしまう
という問題がある。
【0011】
【発明が解決しようとする課題】このように、従来の基
板バイアス発生回路では基板バイアスVBBのレベルが
瞬時に上がってしまうような場合には適さないという欠
点がある。
板バイアス発生回路では基板バイアスVBBのレベルが
瞬時に上がってしまうような場合には適さないという欠
点がある。
【0012】この発明は上記のような事情を考慮してな
されたものであり、その目的は、基板バイアス発生回路
を有するメモリ領域において基板バイアスを安定したレ
ベルに保つことができる半導体記憶装置の基板バイアス
発生回路を提供することにある。
されたものであり、その目的は、基板バイアス発生回路
を有するメモリ領域において基板バイアスを安定したレ
ベルに保つことができる半導体記憶装置の基板バイアス
発生回路を提供することにある。
【0013】
【課題を解決するための手段】この発明の半導体記憶装
置の基板バイアス発生回路は、半導体基板を所定の電位
にバイアスするバイアス発生手段と、基板バイアスレベ
ルをモニタし前記バイアス発生手段が制御される検知回
路と、前記検知回路中に設けられ前記バイアス発生手段
を制御する遅延信号が検知レベルの違いにより2系統以
上生成出力される信号制御手段とを具備したことを特徴
とする半導体記憶装置の基板バイアス発生回路。
置の基板バイアス発生回路は、半導体基板を所定の電位
にバイアスするバイアス発生手段と、基板バイアスレベ
ルをモニタし前記バイアス発生手段が制御される検知回
路と、前記検知回路中に設けられ前記バイアス発生手段
を制御する遅延信号が検知レベルの違いにより2系統以
上生成出力される信号制御手段とを具備したことを特徴
とする半導体記憶装置の基板バイアス発生回路。
【0014】
【作用】この発明の信号制御手段では信号遅延の系統を
2系統の遅延回路で達成し、一方の遅延回路は基板バイ
アスレベルの急峻な変動に対処できるように回路しきい
値および伝達スピードを設定する。
2系統の遅延回路で達成し、一方の遅延回路は基板バイ
アスレベルの急峻な変動に対処できるように回路しきい
値および伝達スピードを設定する。
【0015】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【0016】図1はこの発明の一実施例による構成を示
す回路図である。前記図4に比べて相違するのはVBB
検知回路21である。基板バイアスレベルVBBをモニタ
リングするモニタ回路15は前記図4と同様の構成になっ
ているが、2系統の遅延回路26,27が構成される。
す回路図である。前記図4に比べて相違するのはVBB
検知回路21である。基板バイアスレベルVBBをモニタ
リングするモニタ回路15は前記図4と同様の構成になっ
ているが、2系統の遅延回路26,27が構成される。
【0017】2個の遅延回路26,27はモニタ回路15のモ
ニタレベル(ノードN2 のレベル)を検知し、リングオ
シレータ12をオン/オフさせる。一方の遅延回路26は、
例えば前記図2の構成と同様であり、もう一方の遅延回
路27はモニタの検知レベルを従来より高いVTH(回路し
きい値)に設定し、遅延回路の伝達スピードを従来より
速い設定とする。
ニタレベル(ノードN2 のレベル)を検知し、リングオ
シレータ12をオン/オフさせる。一方の遅延回路26は、
例えば前記図2の構成と同様であり、もう一方の遅延回
路27はモニタの検知レベルを従来より高いVTH(回路し
きい値)に設定し、遅延回路の伝達スピードを従来より
速い設定とする。
【0018】遅延回路27のインバータinv7,9 ,11はPM
OSトランジスタTR9 ,TR10及びNMOSトランジスタT
R11で構成されており、このTR10はノードN2 の鈍っ
た波形を受けるため貫通電流を減らす効果を持ってい
る。これらのインバータの回路しきい値VTHはTR9 及
びTR10の電流駆動能力とTR11の電流駆動能力の比率
によって決まる。
OSトランジスタTR9 ,TR10及びNMOSトランジスタT
R11で構成されており、このTR10はノードN2 の鈍っ
た波形を受けるため貫通電流を減らす効果を持ってい
る。これらのインバータの回路しきい値VTHはTR9 及
びTR10の電流駆動能力とTR11の電流駆動能力の比率
によって決まる。
【0019】遅延回路27のインバータinv8,10はPMOSト
ランジスタTR15及びNMOSトランジスタTR16,TR17
で構成されており、このTR16は入力されてくる鈍った
波形を受けるため貫通電流を減らす効果を持っている。
このinv8の回路しきい値VTHはTR15の電流駆動能
力とTR16及びTR17の電流駆動能力との比率によって
決まる。これらinv7〜11は遅延スピードによりトランジ
スタ寸法及び段数を決定する。
ランジスタTR15及びNMOSトランジスタTR16,TR17
で構成されており、このTR16は入力されてくる鈍った
波形を受けるため貫通電流を減らす効果を持っている。
このinv8の回路しきい値VTHはTR15の電流駆動能
力とTR16及びTR17の電流駆動能力との比率によって
決まる。これらinv7〜11は遅延スピードによりトランジ
スタ寸法及び段数を決定する。
【0020】上記直列に設けられているTR10やTR16
はそれぞれ次のような機能がある。inv7,9 ,10につい
ては入力端が“H”→“L”に遷移するとき、inv8,11
については入力端が“L”→“H”に遷移するときに波
形を鈍らせることが可能である。従って、各入力端が互
いに上記とは逆のレベル遷移のときは伝達速度が速くな
る。
はそれぞれ次のような機能がある。inv7,9 ,10につい
ては入力端が“H”→“L”に遷移するとき、inv8,11
については入力端が“L”→“H”に遷移するときに波
形を鈍らせることが可能である。従って、各入力端が互
いに上記とは逆のレベル遷移のときは伝達速度が速くな
る。
【0021】遅延回路26のインバータinv12 については
次のようである。TR12及びTR13の電流駆動能力とT
R14の電流駆動能力の比率は上記inv7の比率と比べてPM
OS側の方が電流駆動力が強くなっている。従って、上記
inv7はinv12 より高いVTHとなる。
次のようである。TR12及びTR13の電流駆動能力とT
R14の電流駆動能力の比率は上記inv7の比率と比べてPM
OS側の方が電流駆動力が強くなっている。従って、上記
inv7はinv12 より高いVTHとなる。
【0022】これら遅延回路26,27から伝達された信号
ノードN3 、ノードN4 はNANDゲートnand1 に入力
され、この出力によりリングオシレータ12及びチャージ
ポンプ回路13を制御しP型基板14を所定の負電位にバイ
アスする。
ノードN3 、ノードN4 はNANDゲートnand1 に入力
され、この出力によりリングオシレータ12及びチャージ
ポンプ回路13を制御しP型基板14を所定の負電位にバイ
アスする。
【0023】上記構成の回路動作について説明する。電
源投入時はノード2 が“H”を出力し、各遅延回路を伝
わりノード3 ,ノード4 は“L”、nand1 が“H”でリ
ングオシレータ12が動作状態となり、チャージポンプ回
路13によりVBBのレベルを設定値(負電位)まで引
く。VBBが設定値まで下がるとモニタレベル(ノード
2 )も下がり、ノードN3 ,ノードN4 は“H”、nand
1 が“L”となり、リングオシレータ12は停止する。
源投入時はノード2 が“H”を出力し、各遅延回路を伝
わりノード3 ,ノード4 は“L”、nand1 が“H”でリ
ングオシレータ12が動作状態となり、チャージポンプ回
路13によりVBBのレベルを設定値(負電位)まで引
く。VBBが設定値まで下がるとモニタレベル(ノード
2 )も下がり、ノードN3 ,ノードN4 は“H”、nand
1 が“L”となり、リングオシレータ12は停止する。
【0024】基板電流等により基板バイアスレベルVB
Bが浮く場合について図2を用いて説明する。VBBが
ゆっくりと上がる場合には、2つの遅延回路のうちVTH
の低いinv12 がまずモニタノードN2 を“H”と感知
し、ノードN4 が“L”になる。よってnand1 が“H”
となり、リングオシレータ12は再始動する。この時、遅
延回路27はinv7のVTHが高いためモニタレベルを“L”
と感知し、ノードN3 は“H”のままである。
Bが浮く場合について図2を用いて説明する。VBBが
ゆっくりと上がる場合には、2つの遅延回路のうちVTH
の低いinv12 がまずモニタノードN2 を“H”と感知
し、ノードN4 が“L”になる。よってnand1 が“H”
となり、リングオシレータ12は再始動する。この時、遅
延回路27はinv7のVTHが高いためモニタレベルを“L”
と感知し、ノードN3 は“H”のままである。
【0025】VBBが急峻に立ち上がる場合について、
図3を用いて説明する。VBBレベルが急峻に上がると
ノードN2 のレベルも上り、inv12 がまずオンとなり、
その後すぐinv7がオンする。この場合、ノードN2 が
“L”→“H”の遷移のため、遅延回路27の回路構成の
方が伝わる速度が速い。
図3を用いて説明する。VBBレベルが急峻に上がると
ノードN2 のレベルも上り、inv12 がまずオンとなり、
その後すぐinv7がオンする。この場合、ノードN2 が
“L”→“H”の遷移のため、遅延回路27の回路構成の
方が伝わる速度が速い。
【0026】従って、ノードN3 のレベルがノードN4
のレベルより早く“L”となりリングオシレータ12を動
作させる。また、リングオシレータをオフするのはnand
1 への入力が遅い方遅延回路で決まるので従来通りのス
ピードとなる。
のレベルより早く“L”となりリングオシレータ12を動
作させる。また、リングオシレータをオフするのはnand
1 への入力が遅い方遅延回路で決まるので従来通りのス
ピードとなる。
【0027】
【発明の効果】以上説明したようにこの発明によれば、
様々な基板バイアスの揺れに対し消費電流もほとんど変
わらず、素早く対応することができる半導体記憶装置の
基板バイアス回路が提供できる。
様々な基板バイアスの揺れに対し消費電流もほとんど変
わらず、素早く対応することができる半導体記憶装置の
基板バイアス回路が提供できる。
【図1】この発明の一実施例による構成を示す回路図。
【図2】図1中のVBB(基板バイアスレベル)検知回
路のモニタレベルの動作波形図(VBBがゆっくりと立
ち上がった場合)。
路のモニタレベルの動作波形図(VBBがゆっくりと立
ち上がった場合)。
【図3】図1中のVBB(基板バイアスレベル)検知回
路のモニタレベルの動作波形図(VBBが急峻に立ち上
がった場合)。
路のモニタレベルの動作波形図(VBBが急峻に立ち上
がった場合)。
【図4】従来の基板バイアス発生回路の構成を示す回路
図。
図。
12…リングオシレータ、13…チャージポンプ回路、14…
P型基板、15…モニタ回路、21…VBB検知回路、26,
27…遅延回路。
P型基板、15…モニタ回路、21…VBB検知回路、26,
27…遅延回路。
Claims (2)
- 【請求項1】 半導体基板を所定の電位にバイアスする
バイアス発生手段と、 基板バイアスレベルをモニタし前記バイアス発生手段が
制御される検知回路と、 前記検知回路中に設けられ前記バイアス発生手段を制御
する遅延信号が検知レベルの違いにより2系統以上生成
出力される信号制御手段とを具備したことを特徴とする
半導体記憶装置の基板バイアス発生回路。 - 【請求項2】 前記信号制御手段のうち検知レベルの高
い方が信号の伝達スピードが速いことを特徴とする請求
項1記載の半導体記憶装置の基板バイアス発生回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03818793A JP3253726B2 (ja) | 1993-02-26 | 1993-02-26 | 半導体記憶装置の基板バイアス発生回路および基板バイアスレベルの制御方法 |
KR1019940003207A KR0167878B1 (ko) | 1993-02-26 | 1994-02-23 | 반도체 기억장치의 기판바이어스 발생회로 |
US08/202,082 US5506540A (en) | 1993-02-26 | 1994-02-25 | Bias voltage generation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03818793A JP3253726B2 (ja) | 1993-02-26 | 1993-02-26 | 半導体記憶装置の基板バイアス発生回路および基板バイアスレベルの制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06251583A true JPH06251583A (ja) | 1994-09-09 |
JP3253726B2 JP3253726B2 (ja) | 2002-02-04 |
Family
ID=12518377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03818793A Expired - Fee Related JP3253726B2 (ja) | 1993-02-26 | 1993-02-26 | 半導体記憶装置の基板バイアス発生回路および基板バイアスレベルの制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5506540A (ja) |
JP (1) | JP3253726B2 (ja) |
KR (1) | KR0167878B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19681425B3 (de) * | 1995-06-07 | 2012-08-02 | Micron Technology Inc. | Schaltung und Verfahren zum Regeln einer Spannung |
Families Citing this family (14)
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