JPH06251583A - 半導体記憶装置の基板バイアス発生回路 - Google Patents

半導体記憶装置の基板バイアス発生回路

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JPH06251583A
JPH06251583A JP5038187A JP3818793A JPH06251583A JP H06251583 A JPH06251583 A JP H06251583A JP 5038187 A JP5038187 A JP 5038187A JP 3818793 A JP3818793 A JP 3818793A JP H06251583 A JPH06251583 A JP H06251583A
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Abstract

(57)【要約】 【目的】遅延回路の系統を２系統以上構成し、基板バイ
アスレベルの急峻な変動にも対処できるような回路しき
い値および伝達スピードを持たせる。 【構成】Ｐ型基板14を所定の電位にバイアスするリング
オシレータ12、チャージポンプ回路13からなるバイアス
発生手段と、基板バイアスレベルがモニタされ、バイア
ス発生手段が制御されるＶＢＢ検知回路21と、このＶＢ
Ｂ検知回路中に設けられ、上記バイアス発生手段を制御
する遅延信号がモニタ回路15の出力ノードＮ2 での検知
レベルの違いにより２系統生成、出力制御されるように
遅延回路26，27、ＮＡＮＤゲート回路nand1 とからなっ
ていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は特に安定した基板バイ
アスが要求される半導体記憶装置の基板バイアス発生回
路に関する。
【０００２】
【従来の技術】ＤＲＡＭにおいては、Ｎ型トランジスタ
のバックゲート基板にはしきい値を制御するために負電
位を与えている。この基板バイアスレベルＶＢＢは外部
電源から与えられるものではなく、チップ内部で基板バ
イアス発生回路により生成される。
【０００３】この基板バイアスレベルＶＢＢが浅くなる
と、Ｎ型トランジスタのしきい値が変動し、リーク電流
が増え、さらにレベルが浅くなるとラッチアップを起こ
す場合がある。最も多く基板電流が発生するのはメモリ
セルへデータのアクセスを行う場合で、一度に多数のト
ランジスタが動作するため、基板バイアスレベルが上が
ってしまう。
【０００４】図４は従来の基板バイアス発生回路の構成
を示す回路図である。この基板バイアス発生回路はＶＢ
Ｂ検知回路11とリングオシレータ12とチャージポンプ回
路13で構成され、Ｐ型基板14を所定の負電位にバイアス
する。
【０００５】上記チャージポンプ回路13は上記リングオ
シレータの発振周波数で駆動し、基板バイアスレベルＶ
ＢＢを発生する。上記基板バイアス発生回路においてリ
ングオシレータ12の前段にＶＢＢ検知回路11を備えてい
る場合には、ＶＢＢが基準レベルに達すると、リングオ
シレータの発振は停止するようになっている。
【０００６】すなわち、ＶＢＢ検知回路11は図４に示さ
れるように通常ＶＢＢをモニタリングするモニタ回路15
と遅延回路16で構成されている。モニタ回路15は電流路
を直列させた PMOS トランジスタＴＲ1 ，NMOSトランジ
スタＴＲ2 〜ＴＲ7 ， PMOSトランジスタＴＲ8 で構成
され、ＴＲ1 とＴＲ2 の電流路接続ノードＮ1 において
電源電圧ＶＣＣと基板バイアスレベルＶＢＢとの電位差
間のＶＢＢモニタレベルを作っている。遅延回路16はイ
ンバータinv1〜inv6からなる。
【０００７】これらＶＢＢ検知回路11は、電源投入され
るとＶＣＣが上り、まずトランジスタＴＲ1 がオンす
る。その時はまだＶＢＢはフローティング状態のためＶ
ＢＢのモニタレベルは“Ｈ”となりインバータinv1の出
力を“Ｌ”にし、inv2〜inv5を伝わり、inv6の出力を
“Ｈ”にして上記リングオシレータ12の発振を開始する
ようにしている。また、ＶＢＢのレベルが基準レベルに
達するとノードＮ1 が“Ｌ”、inv1の出力が“Ｈ”とな
り、インバータinv6が“Ｌ”となってリングオシレータ
12が発振を停止する。
【０００８】上記したような回路構成において、リング
オシレータ12が頻繁にオン／オフを繰り返す場合には電
流消費が増加する。そのためＶＢＢ検知回路11はＶＢＢ
基準レベルより上がった後、敏感に反応しないようにin
v1〜5 の遅延回路16を設けている。
【０００９】また、この遅延回路14は非常に鈍った波形
を受けるため貫通電流を抑えるように回路が工夫（PMOS
トランジスタ側ＴＲ19，20を直列接続）されている。こ
のような回路構成では、ＶＢＢがゆっくりと上がるよう
な場合には良いが、瞬時にレベルが上がってしまうよう
な場合には適さない。
【００１０】例えばＤＲＡＭの場合、最も基板電流が発
生するのはロウアドレスが確定してセルアレイが活性化
した場合である。特に多ビット構成の場合などは活性化
されるセルアレイの数がさらに多くなり、急峻にＶＢＢ
が上がってしまい、再始動のタイミングが遅れてしまう
という問題がある。
【００１１】
【発明が解決しようとする課題】このように、従来の基
板バイアス発生回路では基板バイアスＶＢＢのレベルが
瞬時に上がってしまうような場合には適さないという欠
点がある。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、基板バイアス発生回路
を有するメモリ領域において基板バイアスを安定したレ
ベルに保つことができる半導体記憶装置の基板バイアス
発生回路を提供することにある。
【００１３】
【課題を解決するための手段】この発明の半導体記憶装
置の基板バイアス発生回路は、半導体基板を所定の電位
にバイアスするバイアス発生手段と、基板バイアスレベ
ルをモニタし前記バイアス発生手段が制御される検知回
路と、前記検知回路中に設けられ前記バイアス発生手段
を制御する遅延信号が検知レベルの違いにより２系統以
上生成出力される信号制御手段とを具備したことを特徴
とする半導体記憶装置の基板バイアス発生回路。
【００１４】
【作用】この発明の信号制御手段では信号遅延の系統を
２系統の遅延回路で達成し、一方の遅延回路は基板バイ
アスレベルの急峻な変動に対処できるように回路しきい
値および伝達スピードを設定する。
【００１５】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
【００１６】図１はこの発明の一実施例による構成を示
す回路図である。前記図４に比べて相違するのはＶＢＢ
検知回路21である。基板バイアスレベルＶＢＢをモニタ
リングするモニタ回路15は前記図４と同様の構成になっ
ているが、２系統の遅延回路26，27が構成される。
【００１７】２個の遅延回路26，27はモニタ回路15のモ
ニタレベル（ノードＮ2 のレベル）を検知し、リングオ
シレータ12をオン／オフさせる。一方の遅延回路26は、
例えば前記図２の構成と同様であり、もう一方の遅延回
路27はモニタの検知レベルを従来より高いＶTH（回路し
きい値）に設定し、遅延回路の伝達スピードを従来より
速い設定とする。
【００１８】遅延回路27のインバータinv7，9 ，11はPM
OSトランジスタＴＲ9 ，ＴＲ10及びNMOSトランジスタＴ
Ｒ11で構成されており、このＴＲ10はノードＮ2 の鈍っ
た波形を受けるため貫通電流を減らす効果を持ってい
る。これらのインバータの回路しきい値ＶTHはＴＲ9 及
びＴＲ10の電流駆動能力とＴＲ11の電流駆動能力の比率
によって決まる。
【００１９】遅延回路27のインバータinv8，10はPMOSト
ランジスタＴＲ15及びNMOSトランジスタＴＲ16，ＴＲ17
で構成されており、このＴＲ16は入力されてくる鈍った
波形を受けるため貫通電流を減らす効果を持っている。
このinv8の回路しきい値ＶＴＨはＴＲ１５の電流駆動能
力とＴＲ16及びＴＲ17の電流駆動能力との比率によって
決まる。これらinv7〜11は遅延スピードによりトランジ
スタ寸法及び段数を決定する。
【００２０】上記直列に設けられているＴＲ10やＴＲ16
はそれぞれ次のような機能がある。inv7，9 ，10につい
ては入力端が“Ｈ”→“Ｌ”に遷移するとき、inv8，11
については入力端が“Ｌ”→“Ｈ”に遷移するときに波
形を鈍らせることが可能である。従って、各入力端が互
いに上記とは逆のレベル遷移のときは伝達速度が速くな
る。
【００２１】遅延回路26のインバータinv12 については
次のようである。ＴＲ12及びＴＲ13の電流駆動能力とＴ
Ｒ14の電流駆動能力の比率は上記inv7の比率と比べてPM
OS側の方が電流駆動力が強くなっている。従って、上記
inv7はinv12 より高いＶTHとなる。
【００２２】これら遅延回路26，27から伝達された信号
ノードＮ3 、ノードＮ4 はＮＡＮＤゲートnand1 に入力
され、この出力によりリングオシレータ12及びチャージ
ポンプ回路13を制御しＰ型基板14を所定の負電位にバイ
アスする。
【００２３】上記構成の回路動作について説明する。電
源投入時はノード2 が“Ｈ”を出力し、各遅延回路を伝
わりノード3 ，ノード4 は“Ｌ”、nand1 が“Ｈ”でリ
ングオシレータ12が動作状態となり、チャージポンプ回
路13によりＶＢＢのレベルを設定値（負電位）まで引
く。ＶＢＢが設定値まで下がるとモニタレベル（ノード
2 ）も下がり、ノードＮ3 ，ノードＮ4 は“Ｈ”、nand
1 が“Ｌ”となり、リングオシレータ12は停止する。
【００２４】基板電流等により基板バイアスレベルＶＢ
Ｂが浮く場合について図２を用いて説明する。ＶＢＢが
ゆっくりと上がる場合には、２つの遅延回路のうちＶTH
の低いinv12 がまずモニタノードＮ2 を“Ｈ”と感知
し、ノードＮ4 が“Ｌ”になる。よってnand1 が“Ｈ”
となり、リングオシレータ12は再始動する。この時、遅
延回路27はinv7のＶTHが高いためモニタレベルを“Ｌ”
と感知し、ノードＮ3 は“Ｈ”のままである。
【００２５】ＶＢＢが急峻に立ち上がる場合について、
図３を用いて説明する。ＶＢＢレベルが急峻に上がると
ノードＮ2 のレベルも上り、inv12 がまずオンとなり、
その後すぐinv7がオンする。この場合、ノードＮ2 が
“Ｌ”→“Ｈ”の遷移のため、遅延回路27の回路構成の
方が伝わる速度が速い。
【００２６】従って、ノードＮ3 のレベルがノードＮ4
のレベルより早く“Ｌ”となりリングオシレータ12を動
作させる。また、リングオシレータをオフするのはnand
1 への入力が遅い方遅延回路で決まるので従来通りのス
ピードとなる。
【００２７】
【発明の効果】以上説明したようにこの発明によれば、
様々な基板バイアスの揺れに対し消費電流もほとんど変
わらず、素早く対応することができる半導体記憶装置の
基板バイアス回路が提供できる。
【図面の簡単な説明】
【図１】この発明の一実施例による構成を示す回路図。
【図２】図１中のＶＢＢ（基板バイアスレベル）検知回
路のモニタレベルの動作波形図（ＶＢＢがゆっくりと立
ち上がった場合）。
【図３】図１中のＶＢＢ（基板バイアスレベル）検知回
路のモニタレベルの動作波形図（ＶＢＢが急峻に立ち上
がった場合）。
【図４】従来の基板バイアス発生回路の構成を示す回路
図。
【符号の説明】
12…リングオシレータ、13…チャージポンプ回路、14…
Ｐ型基板、15…モニタ回路、21…ＶＢＢ検知回路、26，
27…遅延回路。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板を所定の電位にバイアスする
    バイアス発生手段と、 基板バイアスレベルをモニタし前記バイアス発生手段が
    制御される検知回路と、 前記検知回路中に設けられ前記バイアス発生手段を制御
    する遅延信号が検知レベルの違いにより２系統以上生成
    出力される信号制御手段とを具備したことを特徴とする
    半導体記憶装置の基板バイアス発生回路。
  2. 【請求項２】 前記信号制御手段のうち検知レベルの高
    い方が信号の伝達スピードが速いことを特徴とする請求
    項１記載の半導体記憶装置の基板バイアス発生回路。
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