KR0142967B1 - 반도체 메모리장치의 기판 전압 제어회로 - Google Patents

반도체 메모리장치의 기판 전압 제어회로

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KR0142967B1
KR0142967B1 KR1019950009967A KR19950009967A KR0142967B1 KR 0142967 B1 KR0142967 B1 KR 0142967B1 KR 1019950009967 A KR1019950009967 A KR 1019950009967A KR 19950009967 A KR19950009967 A KR 19950009967A KR 0142967 B1 KR0142967 B1 KR 0142967B1
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치의 기판전압을 모드에 따라 제어함
3. 발명의 해결 방법의 요지
감지신호에 의해 활성화되어 기판전압을 발생하는 회로를 구비하는 반도체 메모리장치에서, 감지신호를 발생하는 회로가 제1전원과 제2전원 사이에 공통 연결되고 제어단이 상기 기판전압에 연결되며, 상기 기판전압이 설정된 제1전위레벨 보다 높을시 제1감지신호를 발생하는 수단과, 상기 제1전원과 제2전원 사이에 연결되고 제어단이 특정모드신호에 연결되며, 상기 모드신호가 활성화될 시 스위칭되어 제2전위레벨의 기판전압을 발생하기 위한 제2감지신호를 발생하는 수단으로 구성함
4. 발명의 중요한 용도
반도체 메모리장치에서 특정모드시 노말모드에서 사용하는 기판전압과 다른 전위로 기판전압을 발생할 수 있으며, 기판전압을 사용하지 않는 모드시 기판전압의 발생을 중단시킴

Description

반도체 메모리장치의 기판전업 제어회로
제1도는 반도체 메모리장치의 기판 전압 발생회로의 구성도
제2도는 제1도에서 기판전압 제어신호를 발생하는 종래의 구성도
제3도는 제1도에서 기판전압 제어신호를 발생하는 본 발명의 구성도
본 발명의 반도체 메모리장치의 기판전압 발생회로에 관한 것으로, 특히 모드에 따라 기판전압의 발생을 제어할 수 있는 회로에 관한 것이다.
일반적으로 기판전압(substrate bias voltage)은 음전압(negative voltage)로서, 반도체 메모리장치에서 펀치-스루우(punch-through) 특성의 개선, 래치-업(latch-up) 특성의 개선, 드레시홀드 전압 조절 및 비트라인용량(bit line capacitance)의 감소로 인한 데이타 1의 마진 증가 등의 목적으로 사용된다. 제1도는 상기와 같은 목적으로 사용되는 기판전압 발생회로의 구성도로서, 기판전압감지기 11은 기판전압 VBB를 입력하여 기판전압 VBB의 레벨을 감지한다. 상기 기판전압감지기 11은 전압감지신호 PIENB를 발생한다. 발진기12는 상기 전압감지신호 PIENB를 입력하며, 상기 전압감지신호 PIENB가 활성화되는 주기에서 인에이블되어 발진펄스PIOSC를 발생한다. 차지펌프회로13은 상기 발진펄스PIOSC를 입력하며, 상기 발진펄스PIOSC의 논리에 따라 차지 및 펌핑 동작을 수행하여 상기 기판전압 VBB를 발생한다.
상기 기판전압 VBB는 반도체 메모리의 동작 전원으로 인가되는 동시에 궤환되어 상기 기판전압감지기11로 입력된다.
상기 제1도와 같은 구성을 갖는 기판전압발생회로에서 종래의 기판전압감지기11은 제2도와 같은 구성을 갖는다. 상기 제2도의 구성을 살펴보면, 피모오스트랜지스터21은 전원전압VCC와 출력노드N1 사이에 연결되며 게이트전극이 접지전압Vss에 연결된다. 다단의 피모오스트랜지스터22-23은 상기 출력노드N1에 직렬 연결되며 게이트전극들이 공통으로 상기 기판전압 VBB에 연결된다. 엔모오스트랜지스터 24는 상기 피모오스트랜지스터23의 드레인전극과 접지전압Vss 사이에 연결되며 게이트전극이 전원전압VCC에 연결된다.
상기 출력노드N1와 상기 발진기12 사이에 직렬연결되는 다단의 인버터25-26은 상기 출력노드N1로 발생되는 전압감지신호 PIENB를 출력하는 기능을 수행한다.
상기와 같은 구성을 갖는 종래의 기판전압감지기11의 동작을 살펴보면, 피모오스트랜지스터21은 상기 접지전압Vss에 의해 도통되어 노드N1에 전원전압VCC 레벨의 전압을 출력노드N1에 발생한다. 또한 엔모오스트랜지스터 24는 상기 전원전압VCC에 의해 도통된다. 이때 상기 출력노드N1과 상기 엔모오스트랜지스터 24의 드레인전극 사이에 직렬 연결되는 다단의 피모오스트랜지스터22-23은 게이트전극이 상기 기판전압 VBB에 공통 연결된 상태이므로, 상기 기판전압 VBB의 레벨에 의해 도통 상태가 결정된다. 즉, 상기 기판전압 VBB가 설정된 전압보다 낮은 전압 레벨이면 상기 피모오스트랜지스터22-23은 더 도통되어 상기 출력노드N1의 전위를 낮춘다. 그리고 상기 기판전압 VBB가 설정된 전압보다 높은 상태이면 상기 피모오스트랜지스터22-23은 덜 도통되어 상기 출력노드N1의 전위를 상승시킨다. 따라서 상기 피모오스트랜지스터22-23은 상기 기판전압 VBB의 기준 레벨을 설정하는 기능을 수행함을 알 수 있다. 따라서 상기 출력노드N1의 전위는 상기 피모오스트랜지스터21, 피모오스트랜지스터22-23 및 엔모오스트랜지스터 24에 의해 설정되는 채널 저항 값에 의해 결정되며, 이때 상기 피모오스트랜지스터21 및 엔모오스트랜지스터 24는 고정된 채널 저항을 가지며, 상기 피모오스트랜지스터22-23은 상기 기판전압 VBB의 변화에 따라 가변되는 채널 저항을 가진다. 따라서 상기 기판전압 VBB가 높아지면 출력노드N1의 전위는 상승되고 상기 기판전압 VBB가 낮아지면 상기 출력노드N1의 전위는 하강된다. 상기와 같이 검출되는 출력노드N1의 전위는 인버터25 및 26의 트립전압에 따라 논리가 결정되어 전압감지신호 PIENB로 발생되며, 이 신호는 발진기12의 제어신호로 입력된다. 즉, 상기 전압감지신호 PIENB는 상기 출력노드N1의 전압이 인버터25의 트립전압 보다 높은 레벨로 검출될 시 활성화되며, 상기 출력노드N1의 전압이 상기 인버터25의 트립전압 보다 낮은 레벨로 검출될 시 비활성화된다.
그러나 상기와 같은 종래의 기판전압 검출회로는 반도체 메모리장치의 모드에 관계없이 기판전압 VBB의 상태에 따라 동작된다. 즉, 반도체 메모리장치에서는 리드/라이트 모드를 수행하는 노말모드 및 대기 모드가 있다.
특히 다이내믹 랜덤 억세스 메모리장치(Dynamic Random Access Memory)의 경우에는 일정 주기로 메모리셀에 저장된 정보를 유실하지 않도록 하기 위해 셀프리프레시모드(self refresh moode) 를 수행한다. 상기 셀프리프레시모드에서는 전 모드 주기 동안 리프레시 동작을 수행하는 것이 아니라 모드 주기 중 일부 구간에서 실질적인 리프레시 동작을 수행한다. 따라서 노말모드가 수행되지 않는 이런 모드에서도 상기와 같이 동일한 방식으로 기판전압 VBB를 검출하여 기판전압 VBB의 발생을 제어하므로, 불필요한 전류소모가 발생되었다. 또한 기판전압 VBB는 모드 특성에 따라 기판전압의 레벨을 다르게 하는 것이 전류 소모를 줄일 수 있다. 즉, 상기 기판전압 VBB가 낮아지면(기판전압 VBB의 절대값이 커지면) 상대적으로 접합누설전류(junction leakage current)가 많아져서 리프레시 특성이 나빠진다. 상기 기판전압 VBB를 정상적인 기판전압 VBB 보다 약간 높게하면( 기판전압 VBB의 절대값을 작게하면) 접합누설전류의 소모를 방지할 수 있어 리프레시 특성을 향상을 가져올 수 있다.
따라서 본 발명의 목적은 기판전압을 사용하는 반도체 메모리장치에서 e대기상태 또는 셀프리프레시(Self Refresh Mode)에서의 특정구간 등 동작이 이루어지지 않는 상태에서 상기 기판전압 발생회로의 동작을 중단시켜 불필요한 전류의 소모를 차단할 수 있는 회로를 제공함에 있다.
본 발명의 다른 목적은 기판전압을 사용하는 반도체 메모리장치에서 셀프 리프레시 동작 수행시 노말모드의 기판전압 VBB보다 높은 전위를 갖는 기판전압 VBB를 발생하여 접합누설전류의 발생을 차단하여 리프레시 특성을 향상시킬 수 있는 회로를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 본 발명은 감지신호PIENB에 의해 활성화되어 기판전압 VBB를 발생하는 회로를 구비하는 반도체 메모리장치에서, 제1전원과 제2전원 사이에 공통 연결되고 제어단이 상기 기판전압에 연결되며 상기 기판전압가 설정된 제1전위레벨 보다 낮을시 제1감지신호를 발생하는 수단과, 상기 제1전원과 제2전원 사이에 연결되고 제어단이 특정 모드신호에 연결되며 상기 모드신호가 활성화될 시 스위칭되어 제2전위레벨의 기판전압을 발생하기 위한 제2감지신호를 발생하는 수단으로 구성된 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.
여기에서 사용되는 제1감지신호PIENB라는 용어는 노말모드에서 발생되는 기판전압 VBB가 설정된 제1전위레벨 보다 높은 레벨의 기판전압 VBB가 감지될 시 발생되는 신호를 나타낸다. 제2감지신호PIENB라는 용어는 셀프리프레시모드의 리프레시 동작 구단에서 기판전압 VBB가 설정된 제2전위레벨보다 높은 레벨의 기판전압 VBB가 감지될 시 발생되는 신호를 나타낸다.
본 발명의 기판전압 발생회로는 상기한 제1도의 구성과 동일한 구성을 가지며, 참조부호도 동일하다.
제3도는 제1도 중 기판전압검출기11의 구성도로서, 낸드게이트31은 셀프리프레시카운터로 부터 출력되는 카운트Q1-Qi를 입력하여 부논리곱한다.
상기 카운트Q1-Qi는 셀프리프레시모드의 주기에서 리프레시 동작이 수행되는 구간일 시 모두 하이 논리신호로 입력된다. 상기 낸드게이트31은 상기 카운트Q1-Qi가 모두 하이 논리신호로 입력될 시에만 로우 논리신호를 출력한다. 낸드게이트32는 상기 낸드게이트31의 출력 및 셀프리프레시마스터클럭PISRAS를 입력하여 부논리곱한다. 상기 셀프리프레시마스터클럭PISRAS는 셀프리프레시모드에서 하이 논리신호로 발생되며, 이 이외의 모드에서는 로우 논리신호로 입력된다. 따라서 상기 낸드게이트32는 상기 셀프리프레시마스터클럭PISRAS가 로우 논리신호로 출력되는 경우(셀프리프레시모드 이외의 모드가 수행되고 있는 상태인 경우) 또는 상기 셀프리프레시마스터클럭PISRAS가 하이 논리 상태로 활성화된 상태에서 상기 낸드게이트31이 로우 논리신호를 출력하는 경우( 셀프리프레시모드에서 리프레시 동작이 수행되는 특정 구간인 경우)에 하이 논리신호를 출력하며, 셀프리프레시마스터클럭PISRAS가 하이 논리인 상태에서 상기 낸드게이트가 하이 논리신호를 출력하는 경우(셀프리프레시모드에서 리프레시 동작이 수행되지 않는 상태인 경우)에는 로우 논리신호를 출력한다. 인버터33은 상기 낸드게이트32의 출력을 반전출력한다. 상기와 같은 구성은 기판전압 VBB의 감지동작을 활성화 또는 비활성화시키는 수단이 된다.
피모오스트랜지스터41은 전원전압VCC와 출력노드N1 사이에 연결되며 게이트전극이 상기 인버터33의 출력에 연결된다. 상기 피모오스트랜지스터41은 제1스위칭수단으로서, 셀프리프레시모드가 아닌 경우 또는 셀프리프레시모드 주기에서 리프레시 동작이 수행되는 구간이 경우에 온 스위칭되어 상기 전원전압VCC와 출력노드N1의 통로를 형성하고, 셀프리프레시모드 주기에서 리프레시모드가 수행되지 않는 구간에서 오프 스위칭되어 상기 전원전압VCC와 출력노드N1의 통로를 차단하여 기판전압 VBB의 감지 기능을 중단시키는 전원스위칭 기능을 수행한다. 엔모오스트랜지스터 42는 상기 출력노드N1과 접지전압Vss 사이에 연결되며 게이트전극이 상기 인버터33에 연결된다.
상기 엔모오스트랜지스터 42는 제6스위칭수단으로서, 셀프리프레시모드가 아닌 경우 또는 셀프리프레시모드 주기서 리프레시 동작이 수행되는 구간인 경우에 오프 스위칭되어 상기 출력노드N1과 접지전압Vss의 연결을 차단하고, 셀프리프레시모드 주기에서 리프레시모드가 수행되지 않는 구간에서 온스위칭되어 상기 출력노드N1과 접지전압Vss를 연결하여 출력노드N1 전위를 충방전시키는 출력 스위칭 기능을 수행한다. 상기 출력노드N1과 발진기12에 연결되는 인버터91-9n은 상기 출력노드N1로 감지되는 기판전압 VBB의 감지신호PIENB를 씨모오스 레벨의 신호로 변환하여 출력한다. 상기 인버터91-9n은 출력수단이 된다.
피모오스트랜지스터51-5n은 상기 출력노드N1과 제1접속노드N2 사이에 직렬 연결되며 게이트전극이 상기 기판전압 VBB에 공통 연결된다. 상기 피모오스트랜지스터51-5n은 제2스위칭수단으로, 상기 피모오스트랜지스터51-5n에 의해 형성되는 채널 저항은 기판전압 VBB의 감지 레벨을 모드에 따라 다르게 설정하기 위한 제1전위레벨 및 제2전위레벨에 공통으로 사용된다. 피모오스트랜지스터61-6n은 상기 제1접속노드와 제2접속노드N3 사이에 직렬 연결되며 게이트전극이 상기 기판전압 VBB에 공통 연결된다. 상기 피모오스트랜지스터61-6n은 제3스위칭수단으로, 상기 피모오스트랜지스터61-6n에 의해 형성되는 채널 저항은 노말모드에서 사용하기 위해 설정되는 제1전위레벨레벨에 단독으로 사용된다. 엔모오스트랜지스터 71은 상기 제2접속노드N3과 접지전압Vss 사이에 연결되며 게이트전극이 전원전압VCC에 연결된다. 상기 엔모오스트랜지스터 71은 제4스위칭수단으로 상기 엔모오스트랜지스터71에 의해 형성되는 채널 저항은 기판전압 VBB의 감지 레벨을 모드에 따라 다르게 설정하기 위한 제1전위레벨 및 제2전위레벨에 공통으로 사용된다. 엔모오스트랜지스터81은 상기 제1접속노드N2과 제2접속노드N3 사이에 연결되고 게이트전극이 상기 셀프리프레시마스터클럭PISRAS에 연결된다. 상기 엔모오스트랜지스터81은 제5스위칭수단으로서 상기 엔모오스트랜지스터81에 의해 형성되는 채널 저항은 리프레시모드에서 사용하기 위해 설정되는 제2전위레벨에 단독으로 사용된다.
따라서 노말모드시 기판전압 VBB의 레벨을 설정하기 위한 제1전위레벨은 피모오스트랜지스터41, 피모오스트랜지스터51-5n, 피모오스트랜지스터61-6n 및 엔모오스트랜지스터71에 의해 설정된다. 이는 제1감지신호PIENB를 발생하는 수단이 된다. 리프레시모드시 기판전압 VBB의 레벨을 설정하기 위한 제2전위레벨은 피모오스트랜지스터41, 피모오스트랜지스터51-5n, 엔모오스트랜지스터71 및 엔모오스트랜지스터81에 설정된다. 이는 제2감지신호PIENB를 발생하는 수단이 된다. 그리고 상기 제1전위레벨은 상기 제1전위레벨보다 높게 설정되므로, 노말모드에서 발생되는 기판전압 VBB의 절대값이 리프레시모드에서 발생되는 기판전압 VBB의 절대값보다 큼을 알 수 있다.
본 발명에서는 기판전압 VBB를 발생할 시 기판전압 VBB가 사용되지 않는 상태에서는 기판전압 VBB의 발생동작을 중지시키며, 또한 모드에 따라 다른 레벨의 기판전압 VBB를 발생한다. 즉, 다이내믹 랜덤 억세스 메모리장치에서 셀프리프레시모드는 모드가 활성화된 후 특정 구간에서만 리프레시 동작을 수행한다. 이런 경우 나머지 리프레시 주기에서는 다른 모드를 수행하지 않는 상태가 되며, 이때 발생되는 기판전압 VBB는 불필요한 전류를 소모하게 된다. 또한 기판전압 VBB의 절대값이 크면 접합누설전류도 커지게 되어 리프레시 특성도 약화되게 된다. 그러므로 본 발명의 기판전압 발생회로에서는 셀프리프레시모드시 동작이 수행되지 않는 구간에서는 기판전압 VBB의 발생동작을 중단시키고, 리프레시 동작이 수행되는 구간에서는 노말모드의 기판전압 VBB 보다 높은 레벨의 기판전압 VBB( 노말모드시의 기판전압의 절대값보다 작은 기판전압)을 발생한다.
먼저 노말모드의 동작을 살펴본다. 상기 노말모드에서는 상기 셀프리프레시마스터클럭PISRAS가 로우 논리 상태로 입력된다. 따라서 상기 셀프리프레시마스터클럭PISRAS에 게이트전극이 연결되는 엔모오스트랜지스터81이 오프 스위칭된다. 또한 낸드게이트32는 하이 논리신호를 출력하게 되고 인버터33이 로우 논리신호를 출력하게 된다. 그러면 상기 인버터33에 게이트전극이 공통 연결되는 피모오스트랜지스터41은 온되고 엔모오스트랜지스터42는 오프된다. 상기 피모오스트랜지스터41이 온되면 전원전압VCC가 노드N1에 발생된다. 따라서 기판전압 VBB의 레벨에 따라 피모오스트랜지스터51-5n 및 61-6n이 제어되므로 노드N1에는 상기 기판전압 VBB의 레벨에 따라 감지되는 전위가 발생된다. 이때 상기 피모오스트랜지스터41, 51-5n, 61-6n 및 엔모오스트랜지스터71의 채널저항을 조절하면, 노말모드에서 원하는 기판전압 VBB의 레벨을 설정할 수 있다. 즉, 노말모드에서 원하는 기판전압 VBB를 설정하는 제1전위레벨을 결정할 수 있다. 따라서 노말모드시 상기 기판전압 VBB의 레벨이 상기 피모오스트랜지스터41, 51-5n, 61-6n 및 엔모오스트랜지스터71을 경유하는 전류 통로가 형성된다. 이때 상기 기판전압 VBB의 레벨에 따라 상기 모오스트랜지스터들의 채널 저항에 의해 설정되는 제1전위 레벨보다 높은 음전압을 갖는 경우(절대값이 큰 경우)에는 상기 피모오스트랜지스터51-5n 및 61-6n이 크게 도통되므로 상기 노드N1의 전위는 낮아진다.
또한 상기 기판전압 VBB의 레벨이 상기 모오스트랜지스터들의 채널 저항에 의해 설정되는 제1전위 레벨보다 낮은 음전압을 갖는 경우(절대값이 작은 경우)에는 상기 피모오스트랜지스터51-5n 및 61-6n이 작게 도통되므로 상기노드N1의 전위는 높아진다.
상기와 같이 발생되는 출력노드N1의 전위는 곧 기판전압 VBB의 제1감지신호PIENB가 되며, 이는 인버터91-9n을 통해 상기 발진기12로 입력된다. 그러면 상기 발진기12는 상기 감지신호PIENB의 상태에 따라 발진 동작을 활성화시켜 발진펄스 PIO SC를 발생하며, 차지펌프회로13은 상기 발진펄스 PIOSC에 의해 펌핑 동작을 수행하여 기판전압 VBB를 발생한다.
두번째로 셀프리프레시모드가 수행되면, 상기 셀프리프레시마스터클럭PISRAS는 하이 논리신호로 입력된다. 그러면 엔모오스트랜지스터81이 턴온된다. 이때 상기 낸드게이트31은 셀프리프레시카운터의 출력Q1-Qi를 입력하는데, 상기 Q1-Qi는 셀프리프레시주기 중 리프레시 동작을 수행하는 구간에서 모두 하이 논리신호로 발생된다. 따라서 리프레시 동작이 수행되지 않는 구간인 경우 상기 낸드게이트31은 하이 논리신호를 출력한다. 그러면 상기 낸드게이트32는 로우 신호를 출력하게 되며, 인버터33은 하이 논리신호를 출력한다. 그러면 상기 피모오스트랜지스터41은 오프되고 엔모오스트랜지스터42는 온된다. 따라서 전원전압VCC와 노드N1 사이의 통로는 차단되며, 노드N1의 충전된 전하는 엔모오스트랜지스터42를 통해 방전되므로, 기판전압 VBB의 감지동작은 비활성화된다. 따라서 셀프리프레시모드에서 리프레시 동작이 수행되지 않는 구간에서는 기판전압 VBB의 발생 동작이 중지됨을 알 수 있다. 따라서 불필요한 기판전압 VBB의 발생을 하지 않으므로 전류 소모를 절약하여 저전력의 기판전압 발생회로를 구현할 수 있다.
상기와 같은 셀프리프레시모드 주기에서 리프레시 동작이 수행되는 구간이 시작되면, 상기 카운터출력Q1-Qi가 모두 하이 논리신호로 입력된다.그러면 낸드게이트31은 로우 논리신호를 출력하게 되며, 낸드게이트32는 하이 논리신호를 출력하게 되고 인버터33이 로우 논리신호를 출력하게 된다. 그러면 상기 인버터33에 게이트전극이 공통 연결되는 피모오스트랜지스터41은 온되고 엔모오스트랜지스터42는 오프된다. 상기 피모오스트랜지스터41이 온되면 전원전압VCC가 노드N1에 발생된다. 이때 상기 피모오스트랜지스터, 61-6n의 채널저항에 비하여, 상기 엔모오스트랜지스터81의 채널저항을 상대적으로 작게 한다. 따라서 리프레시모드시 상기 피모오스트랜지스터41, 51-5n, 엔모오스트랜지스터81 및 엔모오스트랜지스터71을 경유하는 전류 통로가 형성된다. 따라서 리프레시모드에서는 기판전압 VBB를 설정하기 위한 제2전위레벨은 피모오스트랜지스터41,51-5n, 엔모오스트랜지스터81 및 엔모오스트랜지스터71의 채널저항으로 설정할 수 있다. 이때 상기 엔모오스트랜지스터81이 턴온된 상태이고, 기판전압 VBB의 레벨에 따라 피모오스트랜지스터51-5n이 제어되므로 노드N1에는 상기 기판전압 VBB의 레벨에 따라 감지되는 전위가 발생된다. 이때 리프레시모드에서는 상기 피모오스트랜지스터51-5n이 기판전압 VBB의 레벨에 의해 제어되므로, 상기 노말모드의 채널저항보다 작은 채널저항을 갖게 된다. 그러므로 상기 전류는 상기 피모오스트랜지스터41, 51-5n, 엔모오스트랜지스터81 및 엔모오스트랜지스터71을 경유하는 전류 통로로 흐르게 된다. 따라서 노말모드 시에 형성되는 전류 통로로 흐르는 전류는 무시할 수 있다. 이때 상기 기판전압 VBB의 레벨이 상기 모오스트랜지스터들의 채널 저항에 의해 설정되는 제2전위 레벨보다 낮은경우 상기 피모오스트랜지스터51-5n이 크게 도통되므로 상기 노드N1의 전위는 낮아진다. 또한 상기 기판전압 VBB의 레벨이 상기 모오스트랜지스터들의 채널 저항에 의해 설정되는 제2전위 레벨보다 높은 경우에는 상기 피모오스트랜지스터51-5n이 작게 도통되므로 상기 노드N1의 전위는 높아진다.
상기와 같이 발생되는 출력노드N1의 전위는 곧 기판전압 VBB의 제2감지신호PIENB가 신호가 되며, 이는 인버터91-9n을 통해 상기 발진기12로 입력된다. 그러면 상기 발진기12는 상기 감지신호PEENB의 상태에 따라 발진 동작을 활성화시켜 발진펄스 PIOSC를 발생하며, 차지펌프회로13은 상기 발진펄스 PIOSC에 의해 펌핑 동작을 수행하여 기판전압 VBB를 발생한다. 이때 상기 리프레시모드에서 발생되는 제2감지신호PIENB에 의해 기판전압 VBB의 절대값은 상기 노말모드에서 발생하는 기판전압 VBB의 절대값 보다 작으므로, 리프레시 특성을 양호하게 한다.

Claims (12)

  1. 감지신호에 의해 활성화되어 기판전압을 발생하는 회로를 구비하는 반도체 메모리장치에 있어서, 제1전원과 제2전원 사이에 공통 연결되고 제어단이 상기 기판전압에 연결되며, 상기 기판전압이 설정된 제1전위레벨 보다 높을시 제1감지신호를 발생하는 수단과 상기 제1전원과 제2전원 사이에 연결되고 제어단이 특정 모드신호에 연결되며, 상기 모드신호가 활성화될 시 스위칭되어 제2전위레벨의 기판전압을 발생하기 위한 제2감지신호를 발생하는 수단으로 구성된 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로.
  2. 제1항에 있어서, 상기 제1감지신호를 발생하는 수단이 상기 제1전원과 제2전원 사이에 직렬 연결되고 상기 기판전압에 게이트전극이 공통연결되는 적어도 2개이상의 제2형 모오스트랜지스터로 구성되고, 상기 제2형 모오스트랜지스터들의 채녈 사이즈에 의해 상기 제1전위레벨이 설정되며, 상기 기판전압의 레벨이 상기 제1전위레벨 보다 높을 시 상기 제1감지신호를 발생하며, 상기 제2스위칭수단이 상기 제1전원과 제2전원 사이에 연결되고 게이트전극이 상기 특정모드신호에 연결되는 적어도 하나의 제1형 모오스트랜지스터로 이루어지고, 상기 제1형 모오스트랜지스터의 채널 사이즈에 의해 상기 제1전위레벨 보다 높은 제2전위레벨이 설정되며, 상기 모드활성화신호 입력시 상기 제2감지신호를 발생하는 것을 반도체 메모리장치의 기판전압 제어회로.
  3. 제2항에 있어서, 상기 특정모드신호가 리프레시모드신호인 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로.
  4. 제2항 또는 제3항에 있어서, 상기 제2형 모오스트랜지스터가 피모오스트랜지스터이고 상기 제1형 모오스트랜지스터가 엔모오스트랜지스터이며, 상기 제1전원이 전원전압이고 상기 제2전원이 접지전압인 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로.
  5. 감지신호에 의해 활성화되어 기판전압을 발생하는 회로를 구비하는 반도체 메모리장치에 있어서, 특정모드신호 및 상기 특정모드의 특정구간신호를 입력하여 논리조합하며 상기 특정모드가 활성화된 상태에서 특정구간일 시 제1논리신호를 발생하고 특정모드가 활성화된 상태에서 특정구간이 아닐시 제2논리신호를 발생하며, 상기 특정모드가 비활성화된 상태에서 제1논리신호를 발생하는 감지제어수단과, 제1전원과 출력노드 사이에 연결되며 제어단이 상기 감지제어수단에 연결되어 상기 제1논리신호 입력시 스위칭되는 전원스위칭수단과, 상기 출력노드와 제2전원 사이에 직렬 연결되며 제어단이 상기 기판전압에 공통 연결되어 제1전위레벨을 설정하는 스위칭소자들을 구비하며, 상기 기판전압이 상기 제1전위레벨보다 높을시 상기 스위칭소자들이 스위칭되어 제1감지신호를 발생하는 제1감지스위칭수단과, 상기 출력노드와 제2전원사이에 연결되며 제어단이 상기 특정모드신호에 연결되어 제2전위레벨을 설정하는 스위칭소자들을 구비하며, 상기 특정모드신호 활성화시 스위칭되어 제2전위레벨의 제2감지신호를 발생하는 제2감지스위칭수단과, 상기 출력노드에 연결되어 상기 감지신호를 출력하는 수단으로 구성된 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로
  6. 제5항에 있어서, 상기 출력노드와 제2전원 사이에 연결되며 제어단이 상기 감지제어수단에 연결되며, 상기 제2논리신호 입력시 스위칭되어 상기 출력노드의 전위를 제2전원 레벨로 천이시키는 출력스위칭수단을 더 구비한 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로.
  7. 제5항 또는 제6항에 있어서, 상기 특정모드신호가 셀프리프레시모드신호이고, 상기 특정구간이 리프레시 동작이 수행되는 구간인 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로.
  8. 제7항에 있어서, 상기 전원스위칭수단 및 제1감지스위칭수단들이 피모오스트랜지스터들이고, 상기 제2감지스위칭수단 및 출력스위칭수단이 엔모오스트랜지스터이며, 상기 제1전원이 전원전압이고 상기 제2전원이 접지전압인 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로.
  9. 감지신호에 의해 활성화되어 기판전압을 발생하는 회로를 구비하는 반도체 메모리장치에 있어서, 특정모드신호 및 상기 특정모드의 특정구간신호를 입력하여 논리조합하며, 상기 특정모드가 활성화된 상태에서 특정구간일 시 제1논리신호를 발생하고 특정모드가 활성화된 상태에서 특정구간이 아닐시 제2논리신호를 발생하며, 상기 특정모드가 비활성화된 상태에서 제1논리신호를 발생하는 감지제어수단과, 제1전원과 출력노드사이에 연결되며 제어단이 상기 감지제어수단에 연결되어 상기 제1논리신호 입력시 스위칭되는 제1스위칭수단과 상기 출력노드와 제1접속노드 사이에 직렬 연결되며 제어단이 상기 기판전압에 공통 연결되는 적어도 하나의 스위칭소자를 구비하며, 상기 기판전압의 레벨에 의해 스위칭되는 제2스위칭수단과 상기 제1접속노드와 제2접속노드 사이에 직렬 연결되며 제어단이 상기 기판전압에 공통 연결되는 적어도 하나의 스위칭소자들을 구비하며, 상기 기판전압의 레벨에 의해 스위칭되는 제3스위칭수단과, 상기 접속노드와 제2전원 사이에 연결되고 제어단이 상기 제1전원에 연결되는 제4스위칭수단과, 상기 제1접속노드와 제2접속노드 사이에 연결되며 제어단이 상기 특정모드신호에 연결되며, 상기 특정모드신호 활성화시 스위칭되는 제5스위칭수단과 상기 출력노드에 연결되어 상기 감지신호를 출력하는 수단으로 구성되어, 상기 특정모드가 비활성화 상태일 시 상기 기판전압이 제1스위칭수단, 제2스위칭수단 제3스위칭수단 및 제4스위칭수단에 의해 제1전위레벨이 설정되고 상기 기판전압이 제1전위레벨 보다 높을시 제1감지신호를 발생하며, 상기 특정모드가 활성화된 상태에서 상기 특정구간일 시 상기 제1스위칭수단, 제2스위칭수단, 제4스위칭 및 제5스위칭수단에 의해 설정되는 제2전위레벨로 상기 제2감지신호를 발생하고, 상기 특정모드가 활성화된 상태에 상기 특정 구간이 아닐 시 상기 제1스위칭수단이 오프되어 기판전압 발생 동작을 중지시키는 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로.
  10. 제9항에 있어서, 상기 출력노드와 제2전원 사이에 연결되며 제어단이 상기 감지제어수단에 연결되며, 상기 제2논리신호 입력시 스위칭되어 상기 출력노드의 전위를 제2전원 레벨로 천이시키는 제6스위칭수단을 더 구비한 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로.
  11. 제9항 또는 제10항에 있어서, 상기 특정모드신호가 셀프리프레시모드신호이고, 상기 특정구간이 리프레시 동작이 수행되는 구간인 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로.
  12. 제11항에 있어서, 상기 제1스위칭수단 및 제2스위칭수단들이 피모오스트랜지스터들이고, 상기 제3스위칭수단 및 제4스위칭수단이 엔모오스트랜지스터이며, 상기 제1전원이 전원전압이고 상기 제2전원이 접지전압인 것을 특징으로 하는 반도체 메모리장치의 기판전압 제어회로.
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