JPH06243249A - Display controller - Google Patents
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- JPH06243249A JPH06243249A JP5047520A JP4752093A JPH06243249A JP H06243249 A JPH06243249 A JP H06243249A JP 5047520 A JP5047520 A JP 5047520A JP 4752093 A JP4752093 A JP 4752093A JP H06243249 A JPH06243249 A JP H06243249A
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- Image Processing (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、画像合成を行う表示制
御装置に関し、特に複数の表示用メモリを有し、この複
数の表示用メモリの各々に格納された表示データを合成
してＣＲＴ等の表示装置の同一画面上に表示する表示制
御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display control device for synthesizing images, and more particularly to a display control device having a plurality of display memories, synthesizing display data stored in each of the plurality of display memories, a CRT or the like. The present invention relates to a display control device for displaying on the same screen of the display device.
【０００２】[0002]
【従来の技術】この種の表示制御装置の従来例の一構成
例を図１１に、その合成動作を説明するための表示例を
図１２にそれぞれ示す。なお、ここでは、ＣＰＵから直
接読み書きされる表示用メモリ（フレーム・メモリ）と
外部からの２つの映像信号による画像合成を例にとって
説明する。図１１において、表示用メモリ３１〜３３及
び合成表示制御用メモリ３４はデュアル・ポートＲＡＭ
により構成され、表示用メモリ３１には、図１２（ａ）
に示す如き文字列を表わす表示データがＣＰＵ（図示せ
ず）によりＣＰＵバス３６を介して書き込まれる一方、
表示用メモリ３２，３３には、外部からの映像信号によ
る図１２（ｂ），（ｃ）に示す如き画像を表わす画像デ
ータ１，２が格納される。2. Description of the Related Art FIG. 11 shows a configuration example of a conventional example of a display control device of this type, and FIG. 12 shows a display example for explaining the combining operation. Note that, here, an example will be described of image synthesis by a display memory (frame memory) directly read and written by the CPU and two video signals from the outside. In FIG. 11, the display memories 31 to 33 and the composite display control memory 34 are dual port RAMs.
The display memory 31 is configured as shown in FIG.
While the display data representing the character string as shown in (1) is written by the CPU (not shown) via the CPU bus 36,
The display memories 32 and 33 store image data 1 and 2 representing an image as shown in FIGS. 12B and 12C by a video signal from the outside.
【０００３】また、合成表示制御用メモリ３４には、図
１２（ｆ）に示すように、ＣＲＴ４６上に表示用メモリ
３２，３３のどの格納データを表示するかを示すデータ
が、ＣＰＵによりＣＰＵバス３６を介して書き込まれ
る。図１２（ｆ）の例では、領域（表示面全体）に表
示用メモリ３１の表示データに基づく文字列を、領域
に表示用メモリ３２に格納された画像データに基づく画
像を、領域に表示用メモリ３３に格納された画像デー
タに基づく画像をそれぞれ合成表示する場合を示してい
る。Further, in the composite display control memory 34, as shown in FIG. 12F, data indicating which stored data of the display memories 32 and 33 is to be displayed on the CRT 46 is stored in the CPU bus by the CPU. Written via 36. In the example of FIG. 12F, a character string based on the display data of the display memory 31 is displayed in the area (entire display surface), and an image based on the image data stored in the display memory 32 is displayed in the area. The case where the images based on the image data stored in the memory 33 are displayed in a composite manner is shown.
【０００４】これらのメモリ（３１〜３４）を構成する
デュアル・ポートＲＡＭのシリアル・ポートからは、タ
イミング発生器３７から供給されるタイミング信号を基
に、シリアルリード制御回路３８〜４０によってシリア
ル・データとして読み出される。このとき、表示用メモ
リ３２，３３に対しては、表示画面上での表示位置を制
御するために、図１２（ｄ），（ｅ）に示すように、読
出し位置にオフセットが与えられる。From the serial port of the dual port RAM constituting these memories (31 to 34), the serial read control circuits 38 to 40 generate serial data based on the timing signal supplied from the timing generator 37. Is read as. At this time, the display memories 32 and 33 are provided with an offset at the read position as shown in FIGS. 12D and 12E in order to control the display position on the display screen.
【０００５】マルチプレクス制御回路４４においては、
合成表示制御用メモリ３４からのシリアル・データの、
図１２の領域の部分で表示用メモリ３１からのシリア
ル表示データを、領域の部分で表示用メモリ３２から
のシリアル・データを、領域の部分で表示用メモリ３
３からのシリアル・データを選択合成する。そして、こ
のディジタル表示データをＤＡＣ（ディジタル・アナロ
グコンバータ）４５にてアナログ表示データに変換し、
表示装置であるＣＲＴ４６へ供給する。これにより、Ｃ
ＲＴ４６の表示画面上には、図１２（ｇ）に示す如き合
成画像が表示される。In the multiplex control circuit 44,
Of serial data from the memory 34 for composite display control,
The serial display data from the display memory 31 is shown in the area portion of FIG. 12, the serial data from the display memory 32 is shown in the area portion, and the display memory 3 is shown in the area portion.
Selectively combine the serial data from 3. Then, this digital display data is converted into analog display data by a DAC (digital / analog converter) 45,
It is supplied to the CRT 46 which is a display device. This gives C
On the display screen of RT46, a composite image as shown in FIG. 12 (g) is displayed.
【０００６】図１３は、従来例の他の構成例を示すブロ
ック図であり、図１４にその合成動作を説明するための
表示例を示す。なお、図１３中、図１１と同等部分には
同一符号を付し、その説明は省略する。本従来例では、
上記従来例における合成表示制御用メモリ３４に代え
て、矩形領域判定回路４１，４２及び表示優先度判定回
路４３を用いている。図１３において、矩形領域判定回
路４１，４２により、図１４（ｈ），（ｉ）に示すよう
に、表示用メモリ３２，３３に格納された各画像データ
に基づいて表示する表示画面上での矩形領域を設定す
る。FIG. 13 is a block diagram showing another configuration example of the conventional example, and FIG. 14 shows a display example for explaining the combining operation. In FIG. 13, the same parts as those in FIG. 11 are designated by the same reference numerals, and the description thereof will be omitted. In this conventional example,
Instead of the composite display control memory 34 in the conventional example, rectangular area determination circuits 41 and 42 and a display priority determination circuit 43 are used. In FIG. 13, by the rectangular area determination circuits 41 and 42, as shown in FIGS. 14H and 14I, on the display screen displayed based on each image data stored in the display memories 32 and 33. Set a rectangular area.
【０００７】さらに、２つの矩形領域の重なり部分、即
ち矩形領域判定回路４１，４２の各出力が同時にオンと
なる部分では、表示優先度判定回路４３により、図１４
（ｊ），（ｋ）に示すように、表示優先度の高い方をオ
ンとする。本従来例では、表示用メモリ３２の方が表示
優先度が高い設定のときの例を示している。そして、マ
ルチプレクス制御回路４４において、表示用メモリ３１
〜３３の各々から読み出されるシリアル・データを、表
示優先度判定回路４３の判定出力に基づいて選択合成
し、ＤＡＣ４５を介してＣＲＴ４６に供給する。Further, in the overlapping portion of the two rectangular areas, that is, in the portion in which the outputs of the rectangular area judging circuits 41 and 42 are simultaneously turned on, the display priority judging circuit 43 causes the display area shown in FIG.
As shown in (j) and (k), the one with the higher display priority is turned on. In this conventional example, an example is shown in which the display memory 32 is set to have a higher display priority. Then, in the multiplex control circuit 44, the display memory 31
The serial data read from each of .about.33 are selectively combined based on the judgment output of the display priority judging circuit 43 and supplied to the CRT 46 through the DAC 45.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、図１１
の構成の従来例では、図１５に示すように、例えば表示
用メモリ３２に格納された画像データに基づく表示画面
上での画像の表示位置の移動を行う場合、ＣＰＵ等によ
って合成表示制御用メモリ３４のデータを書き換える必
要があり、これがＣＰＵ等の負荷となるとともに、ＣＰ
Ｕ等の処理速度が即、移動速度に影響を与えるという問
題点があった。However, as shown in FIG.
In the conventional example having the above configuration, as shown in FIG. 15, for example, when the display position of the image on the display screen is moved based on the image data stored in the display memory 32, the composite display control memory is executed by the CPU or the like. It is necessary to rewrite the data of 34, which becomes a load on the CPU and the like, and CP
There is a problem that the processing speed of U or the like immediately affects the moving speed.
【０００９】一方、図１３の構成の従来例にあっては、
矩形領域の設定がレジスタ等の設定により簡単にできる
ため、表示画面上での画像の表示位置の移動には有利で
はあるが、表示用メモリ３２，３３に格納された各画像
データに基づく画像の表示画面上での重なり部分は、図
１６（ａ）に示すように、常に矩形の一部の形状としか
なり得ず、また画素単位での合成も不可能であるため、
図１６（ｂ），（ｃ）に示すような複雑な画像合成は実
現できないという問題点があった。On the other hand, in the conventional example having the configuration of FIG.
Since the rectangular area can be easily set by setting a register or the like, it is advantageous for moving the display position of the image on the display screen, but the image based on each image data stored in the display memories 32 and 33 can be displayed. As shown in FIG. 16 (a), the overlapping portion on the display screen cannot always be a part of a rectangle, and cannot be combined in pixel units.
There is a problem that complicated image composition as shown in FIGS. 16B and 16C cannot be realized.
【００１０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、ＣＰＵ等の負荷を増
すことなく高速に、かつ自由な形状のレイアウトを実現
し、しかも画素単位での合成をも可能とした表示制御装
置を提供することにある。The present invention has been made in view of the above problems, and an object of the present invention is to realize a high-speed and freely-shaped layout without increasing the load of a CPU and the like, and further, for each pixel. An object of the present invention is to provide a display control device capable of synthesizing.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するため
に、本発明による表示制御装置は、複数の表示用メモリ
を有し、これら表示用メモリの各々に格納された表示デ
ータを合成して表示装置の同一画面上に表示する表示制
御装置であって、複数の表示用メモリの各々に格納され
た表示データに基づく各表示画像の表示画面上での表示
位置を制御する回路と、各表示画像の表示形状を指定す
る表示形状指定メモリを有し、この表示形状指定メモリ
による形状指定に応じて表示形状を制御する回路と、複
数の表示用メモリ間に設定した表示優先度に基づいて表
示画像の重なり部分を制御する回路とを具備している。In order to achieve the above object, a display control device according to the present invention has a plurality of display memories and combines display data stored in each of these display memories. A display control device for displaying on the same screen of a display device, a circuit for controlling a display position on a display screen of each display image based on display data stored in each of a plurality of display memories, and each display A display shape designating memory that designates the display shape of the image is provided, and a circuit that controls the display shape according to the shape designation by this display shape designating memory, and display based on the display priority set between multiple display memories And a circuit for controlling the overlapping portion of the images.
【００１２】[0012]
【作用】複数の表示用メモリの各々に格納された表示デ
ータを合成して表示する表示制御装置において、表示用
メモリに格納された画像データに基づく表示画像の形状
を表示形状指定メモリによって決定し、さらに各表示用
メモリに格納された画像データに基づく表示画像の重な
り部分について、各表示メモリ間に設定した表示優先度
に基づいて決定する。これにより、各表示画像の重なり
部分の形状における制限を排除し、画素単位での合成を
も可能とする自由な形状のレイアウトの実現が可能とな
る。In the display control device for synthesizing and displaying the display data stored in each of the plurality of display memories, the shape of the display image based on the image data stored in the display memory is determined by the display shape designation memory. Further, the overlapping portion of the display images based on the image data stored in each display memory is determined based on the display priority set between the display memories. As a result, it is possible to eliminate the restriction on the shape of the overlapping portion of each display image and realize a freely-shaped layout that enables composition in pixel units.
【００１３】また、表示用メモリに格納された画像デー
タに基づく表示画面上での画像の表示位置の移動を、表
示用メモリの表示位置指定及び表示形状指定メモリの表
示位置指定により実現する。これにより、ＣＰＵ等の処
理速度に依存することなく、またＣＰＵ等の負荷を増す
ことなく高速に画像合成が実行可能となる。Further, the movement of the display position of the image on the display screen based on the image data stored in the display memory is realized by designating the display position of the display memory and the display position of the display shape designating memory. As a result, it is possible to perform image composition at high speed without depending on the processing speed of the CPU or the like and without increasing the load of the CPU or the like.
【００１４】[0014]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明の一実施例を示すブロック図
あり、図２には合成動作を説明するための表示例を示
す。なお、本実施例では、ＣＰＵから直接読み書きされ
る表示用メモリ（フレーム・メモリ）に格納された表示
データと外部からの２つの映像信号による画像合成を例
にとって説明する。図１において、デュアル・ポートＲ
ＡＭにより構成された３つの表示用メモリ１〜３及び２
つの表示形状指定メモリ４，５が設けられている。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 shows a display example for explaining a combining operation. The present embodiment will be described by taking an example of image composition using display data stored in a display memory (frame memory) directly read and written by the CPU and two external video signals. In FIG. 1, dual port R
Three display memories 1 to 3 and 2 configured by AM
Two display shape designation memories 4 and 5 are provided.
【００１５】そして、一例として、表示用メモリ１に
は、ＣＰＵ（図示せず）によりＣＰＵバス６を介して図
２（ａ）に示す如き文字列を表わす表示データが書き込
まれ、表示用メモリ２，３には、外部からの映像信号に
よる図２（ｂ），（ｄ）に示す如き画像を表わす画像デ
ータ１，２が格納される。また、表示形状指定メモリ
４，５には、表示用メモリ２，３に格納された画像デー
タ１，２に基づく表示画像の表示画面上での表示形状を
表わす形状データがＣＰＵによってＣＰＵバス６を介し
て書き込まれる。その表示形状の一例を、図２（ｃ），
（ｅ）に示す。As an example, display data representing a character string as shown in FIG. 2A is written into the display memory 1 via the CPU bus 6 by the CPU (not shown), and the display memory 2 is displayed. , 3 store image data 1 and 2 representing an image as shown in FIGS. 2B and 2D by a video signal from the outside. Further, in the display shape designation memories 4 and 5, shape data representing the display shape of the display image on the display screen based on the image data 1 and 2 stored in the display memories 2 and 3 is stored in the CPU bus 6 by the CPU. Written through. An example of the display shape is shown in FIG.
It shows in (e).
【００１６】これらのメモリ（１〜５）を構成するデュ
アル・ポートＲＡＭのシリアル・ポートからは、タイミ
ング発生器７から供給されるタイミング信号を基に、シ
リアルリード制御回路８〜１２によってシリアル・デー
タとして読み出される。このとき、表示用メモリ２，３
及び表示形状指定メモリ４，５に対しては、表示画面上
での表示位置を制御するために、図２（ｆ），（ｈ）及
び図２（ｇ），（ｉ）に示すように、読出し位置にオフ
セットが与えられる。From the serial port of the dual port RAM which constitutes these memories (1 to 5), the serial read control circuits 8 to 12 generate serial data based on the timing signal supplied from the timing generator 7. Is read as. At this time, the display memories 2, 3
In order to control the display position on the display screen for the display shape designation memories 4 and 5, as shown in FIGS. 2 (f) and (h) and FIGS. 2 (g) and (i), An offset is given to the read position.
【００１７】また、図２（ｃ）に示す表示用メモリ２の
表示領域と、図２（ｅ）に示す表示用メモリ３の表示領
域との重なり部分、即ち表示形状指定メモリ４から読み
出されるシリアル・データと表示形状指定メモリ５から
読み出されるシリアル・データが同時にオンとなる部分
では、表示優先度判定回路１３により、図２（ｊ），
（ｋ）に示すように、表示優先度の高い方をオンとす
る。なお、本実施例例では、表示用メモリ２の方が表示
優先度が高い設定のときの例を示している。The display area of the display memory 2 shown in FIG. 2 (c) and the display area of the display memory 3 shown in FIG. 2 (e), that is, the serial data read from the display shape designating memory 4 are overlapped. In the portion where the data and the serial data read from the display shape designation memory 5 are turned on at the same time, the display priority determination circuit 13 causes the data shown in FIG.
As shown in (k), the one with the higher display priority is turned on. In this example, the display memory 2 is set to have a higher display priority.
【００１８】マルチプレクス制御回路１４においては、
表示用メモリ１〜３の各々から読み出されるシリアル・
データを、表示優先度判定回路１３の判定出力に基づい
て選択合成する。そして、このディジタル表示データを
ＤＡＣ１５にてアナログ表示データに変換し、表示装置
であるＣＲＴ１６へ供給する。これにより、ＣＲＴ１６
の表示画面上には、図２（ｌ）に示す如き合成画像が表
示される。In the multiplex control circuit 14,
Serial data read from each of the display memories 1 to 3
The data is selectively combined based on the determination output of the display priority determination circuit 13. Then, the digital display data is converted into analog display data by the DAC 15 and supplied to the CRT 16 which is a display device. This allows CRT16
A composite image as shown in FIG. 2 (l) is displayed on the display screen of FIG.
【００１９】ここで、表示用メモリ２，３についてのシ
リアルリード制御回路９，１１は、表示用メモリ２，３
の各々に格納された画像データに基づく各表示画像の表
示画面上での表示位置を制御する機能を持っている。図
３に、デュアル・ポートＲＡＭ上の座標と表示画面上で
の表示位置座標の関係を示す。図３において、デュアル
・ポートＲＡＭ上の座標（ａ）に示すポイント（Ｘａ，
Ｙａ）を、表示画面上の座標（ｂ）に示すポイント（Ｘ
ｂ，Ｙｂ）に表示することは、デュアル・ポートＲＡＭ
の読出し位置（ｃ）に示すように、Ｘ方向に対して“Ｘ
ａ−Ｘｂ”，Ｙ方向に対して“Ｙａ−Ｙｂ”のオフセッ
トを与えることにより可能である。Here, the serial read control circuits 9 and 11 for the display memories 2 and 3 are the same as the display memories 2 and 3, respectively.
Has a function of controlling the display position on the display screen of each display image based on the image data stored in each. FIG. 3 shows the relationship between the coordinates on the dual port RAM and the display position coordinates on the display screen. In FIG. 3, the point (Xa, shown in the coordinate (a) on the dual port RAM,
Ya) is a point (X) indicated by coordinates (b) on the display screen.
b, Yb) is a dual port RAM
As shown in the read position (c) of “X”, “X
This is possible by giving an offset of "Ya-Yb" to the a-Xb "and Y directions.
【００２０】この表示画面上での表示位置制御を実現す
るための回路例を図４に、その動作説明のためのタイム
チャートを図５にそれぞれ示す。図４において、ＲＯＷ
レジスタ２１及びＣＯＬレジスタ２２はＣＰＵデータ・
バス２３に接続され、ＣＰＵから制御されるROWSET-N信
号及びCOLSET-N信号の各立上がりタイミングにより、デ
ュアル・ポートＲＡＭ２４のシリアル・リード動作のＸ
方向のオフセットｎ，Ｙ方向のオフセットｍをそれぞれ
設定する（図５の時刻ｔ1 ，ｔ2 ）。An example of a circuit for realizing the display position control on the display screen is shown in FIG. 4, and a time chart for explaining the operation is shown in FIG. In FIG. 4, ROW
The register 21 and the COL register 22 are CPU data,
The serial read operation of the dual port RAM 24 is controlled by the rising timings of the ROWSET-N signal and COLSET-N signal connected to the bus 23 and controlled by the CPU.
The offset n in the direction and the offset m in the Y direction are set (time t 1 and t 2 in FIG. 5).
【００２１】そして、ＲＯＷレジスタ２１に設定された
値ｎは、表示装置（本例では、ＣＲＴ１６）の垂直同期
信号VSYNC-N の立下がりタイミングでＲＯＷカウンタ２
５にロードされる（図５の時刻ｔ3 ）。次に、デュアル
・ポートＲＡＭ２４に対して、表示画面第１ラインに対
応するリード転送が実行される。この際、ＲＯＷアドレ
スとしてＲＯＷカウンタ２５の出力ｎがタイミング信号
ROWEN-N により３ステート・バッファ２６を介して与え
られ（図５の時刻ｔ4 ）、またＳＡＭスタート・アドレ
スとしてＣＯＬレジスタ２２の出力ｍがタイミング信号
COLEN-N により３ステート・バッファ２７を介して与え
られる（図５の時刻ｔ5 ）。The value n set in the ROW register 21 is set to the ROW counter 2 at the falling timing of the vertical synchronizing signal VSYNC-N of the display device (CRT 16 in this example).
5 (time t 3 in FIG. 5). Next, the read transfer corresponding to the first line of the display screen is executed to the dual port RAM 24. At this time, the output n of the ROW counter 25 is the timing signal as the ROW address.
ROWEN-N is applied via the 3-state buffer 26 (time t 4 in FIG. 5), and the output m of the COL register 22 is a timing signal as the SAM start address.
It is given by COLEN-N via the 3-state buffer 27 (time t 5 in FIG. 5 ).
【００２２】その後、シリアル・クロックSC-Pにより、
デュアル・ポートＲＡＭ２４からシリアル・データとし
て出力される（図５の時刻ｔ6 〜ｔ7 ）。表示画面第２
ライン以降についても同様であるが、DISP-P信号により
ＲＯＷカウンタ２５がカウント・アップされるため、リ
ード転送時のＲＯＷアドレスには“ｎ＋１”，“ｎ＋
２”が設定されることになる。このように、ＲＯＷレジ
スタ２１、ＣＯＬレジスタ２２への設定値を制御するこ
とにより、図６に示すように、デュアル・ポートＲＡＭ
２４に格納された画像データ（ａ）に基づく表示画像の
表示画面上での表示位置（ｂ）を制御できることにな
る。Then, by the serial clock SC-P,
From the dual port RAM24 is output as a serial data (time t 6 ~t 7 of FIG. 5). Second display screen
The same applies to the line and subsequent lines, but since the ROW counter 25 is counted up by the DISP-P signal, "n + 1" and "n +" are added to the ROW address during the read transfer.
2 "is set in this way. By controlling the set values to the ROW register 21 and the COL register 22 in this way, as shown in FIG.
It is possible to control the display position (b) on the display screen of the display image based on the image data (a) stored in 24.
【００２３】次に、表示形状指定及び表示優先度制御に
より合成制御を実現するための回路例（図１の要部）を
図７に、その動作説明のためのタイムチャートを図８に
それぞれ示す。図７において、デュアル・ポートＲＡＭ
により構成される表示用メモリ１〜３及び表示形状指定
メモリ４，５の各格納データは、シリアル・クロックSC
-Nによりシリアル・データとして読み出される。表示デ
ータである表示用メモリ１〜３の各シリアル・データ
は、それぞれマルチプレクス制御回路１４のデータ入力
ポートＡ〜Ｃへ供給される。Next, FIG. 7 shows an example of a circuit (main part of FIG. 1) for realizing the combination control by designating the display shape and controlling the display priority, and FIG. 8 shows a time chart for explaining the operation. . In FIG. 7, dual port RAM
Data stored in the display memories 1 to 3 and the display shape designating memories 4 and 5 constituted by the serial clock SC
Read as serial data by -N. The serial data of the display memories 1 to 3 which are display data are supplied to the data input ports A to C of the multiplex control circuit 14, respectively.
【００２４】また、各表示用メモリ１〜３の表示形状を
決定するデータである表示形状指定メモリ４，５の各シ
リアル・データは、表示優先度判定回路１３のデータ入
力ポートＩ１，Ｉ２へ供給される。表示優先度判定回路
１３は、図９（ｂ）の真理値表に示すように、データ入
力ポートＩ１，Ｉ２が共に論理“１”になったとき、予
めＣＰＵバス６を介して設定された優先度の高い方のみ
を論理“１”とし、データ出力ポートＯ１，Ｏ２より出
力する機能を持つ回路である。Further, each serial data of the display shape designating memories 4 and 5 which is data for determining the display shape of each of the display memories 1 to 3 is supplied to the data input ports I1 and I2 of the display priority judging circuit 13. To be done. As shown in the truth table of FIG. 9B, the display priority determination circuit 13 sets the priority set via the CPU bus 6 when the data input ports I1 and I2 both have the logic "1". This is a circuit having a function of setting only the most frequent one to logic "1" and outputting it from the data output ports O1 and O2.
【００２５】表示優先度判定回路１３の出力信号である
表示データ選択信号SEL1，SEL2は、マルチプレクス制御
回路１４の選択用入力ポートＳ１，Ｓ０へ供給される。
マルチプレクス制御回路１４は、図９（ａ）に示すよう
な真理値表に基づき、選択用入力ポートＳ１，Ｓ０の値
に応じてデータ入力Ａ〜Ｃの中から１つを選択し、デー
タ出力ポートＯより出力する機能を持つ回路である。こ
れにより、マルチプレクス制御回路１４の出力データで
ある合成シリアル・データとして、表示形状指定メモリ
４上で論理“１”の書き込まれた部分には表示用メモリ
２のシリアル・データが（図８のｂ部）、表示形状指定
メモリ５上で論理“１”の書き込まれた部分には表示用
メモリ３のシリアル・データが（図８のｄ部）、双方が
共に論理“１”の部分には優先度の高い方のシリアル・
データが（図８のｃ部）、双方が共に論理“０”の部分
には表示用メモリ１のシリアル・データが（図８のａ
部）選択合成されて出力されることになる。The display data selection signals SEL1 and SEL2, which are the output signals of the display priority determination circuit 13, are supplied to the selection input ports S1 and S0 of the multiplex control circuit 14.
The multiplex control circuit 14 selects one of the data inputs A to C according to the value of the selection input ports S1 and S0 based on the truth table as shown in FIG. 9A, and outputs the data. This circuit has a function of outputting from port O. As a result, as the synthetic serial data which is the output data of the multiplex control circuit 14, the serial data of the display memory 2 (see FIG. 8) is written in the portion where the logic "1" is written in the display shape designating memory 4. b portion), the serial data of the display memory 3 is written in the portion where the logical "1" is written on the display shape designating memory 5 (d portion in FIG. 8), and both are in the logical "1" portion. Higher priority serial
The data (portion c in FIG. 8), and the serial data of the display memory 1 (portion a in FIG.
Part) Selectively combined and output.
【００２６】以上述べたハードウェア構成においてＣＰ
Ｕによって実行される、ソフトウェアによる制御処理の
手順の一例について、図１０のフローチャートにしたが
って説明する。先ず、表示用メモリ２に関し、表示形状
を示す形状データを表示形状指定メモリ４へ書き込み
（ステップＳ１）、続いて表示用メモリ２に格納された
画像データに基づく表示画像の表示画面上の表示位置を
示す位置情報をシリアルリード制御回路９に与える（ス
テップＳ２）。In the hardware configuration described above, the CP
An example of software control processing procedures executed by U will be described with reference to the flowchart of FIG. First, regarding the display memory 2, the shape data indicating the display shape is written in the display shape designation memory 4 (step S1), and subsequently, the display position of the display image on the display screen based on the image data stored in the display memory 2. Is given to the serial read control circuit 9 (step S2).
【００２７】次に、表示形状指定メモリ４のシリアル・
リード位置を設定するために、シリアルリード制御回路
１０に対してオフセット値をＩ／Ｏ命令等によって設定
し（ステップＳ３）、続いて表示用メモリ２のシリアル
・リード位置を設定するために、シリアルリード制御回
路９に対してオフセット値をＩ／Ｏ命令等によって設定
する（ステップＳ４）。以上の処理を表示用メモリ３に
対しても同様に実行し、表示用メモリ３に対する処理が
終了したら（ステップＳ５）、表示用メモリ２，３に対
し互いの優先度をＩ／Ｏ命令等でセットし（ステップＳ
６）、一連の処理を終了する。このとき、表示形状を変
更する必要がなく、表示位置の移動だけであれば、ステ
ップＳ１，Ｓ６の処理は省略される。Next, the serial data of the display shape designation memory 4
In order to set the read position, an offset value is set to the serial read control circuit 10 by an I / O command or the like (step S3), and subsequently, in order to set the serial read position of the display memory 2, serial An offset value is set in the read control circuit 9 by an I / O command or the like (step S4). The above processing is similarly executed for the display memory 3, and when the processing for the display memory 3 is completed (step S5), the display memories 2 and 3 are prioritized by an I / O command or the like. Set (Step S
6) Then, a series of processing is ended. At this time, if it is not necessary to change the display shape and only the display position is moved, the processes of steps S1 and S6 are omitted.
【００２８】なお、上記実施例では、ＣＰＵから直接読
み書きされる表示用メモリ１に格納された表示データ
と、２つの表示用メモリ２，３に格納された画像データ
を合成する場合を例にとって説明したが、これに限定さ
れるものではなく、合成する側の表示用メモリを３つ以
上用いて、２つの場合と同様にして画像合成を行うこと
も可能である。In the above embodiment, the case where the display data stored in the display memory 1 directly read and written by the CPU and the image data stored in the two display memories 2 and 3 are combined is described as an example. However, the present invention is not limited to this, and it is also possible to use three or more display memories on the synthesizing side and perform image synthesis in the same manner as in the case of two.
【００２９】[0029]
【発明の効果】以上詳細に説明したように、本発明によ
れば、複数の表示用メモリの各々に格納された表示デー
タを合成して表示する表示制御装置において、表示用メ
モリに格納された画像データに基づく表示画像の形状を
表示形状指定メモリによって決定し、さらに各表示用メ
モリに格納された画像データに基づく表示画像の重なり
部分について、各表示メモリ間に設定した表示優先度に
基づいて決定するようにしたので、各表示画像の重なり
部分の形状における制限を排除し、画素単位での合成を
も可能とする自由な形状のレイアウトの実現が可能とな
る。As described above in detail, according to the present invention, in the display control device for synthesizing and displaying the display data stored in each of the plurality of display memories, the display data is stored in the display memory. The shape of the display image based on the image data is determined by the display shape designation memory, and the overlapping portion of the display images based on the image data stored in each display memory is based on the display priority set between the display memories. Since the determination is made, it is possible to eliminate the restriction on the shape of the overlapping portion of each display image and realize a freely-shaped layout that enables composition in pixel units.
【００３０】また、表示用メモリに格納された画像デー
タに基づく表示画面上での画像の表示位置の移動を、表
示用メモリの表示位置指定及び表示形状指定メモリの表
示位置指定により可能としたため、ＣＰＵ等の処理速度
に依存することなく、しかもＣＰＵ等の負荷を増すこと
なく高速に画像合成が実行可能となる。その結果、マル
チメディア対策として、ＣＰＵの制御するフレーム・メ
モリ表示画面中へ外部からの複数のリアルタイム動画像
を自由な形状のマルチ・ウインドウとして表示する、と
いうような視覚的効果の高い表示制御装置を実現できる
ことになる。Further, since the display position of the image on the display screen based on the image data stored in the display memory can be moved by designating the display position of the display memory and the display position of the display shape designating memory, It is possible to perform image composition at high speed without depending on the processing speed of the CPU or the like and without increasing the load of the CPU or the like. As a result, as a multimedia measure, a display control device having a high visual effect, such as displaying a plurality of real-time moving images from the outside in a freely-shaped multi-window on the frame memory display screen controlled by the CPU. Will be realized.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】図１における合成動作を説明するための表示例
を示す図である。FIG. 2 is a view showing a display example for explaining a combining operation in FIG.
【図３】デュアル・ポートＲＡＭ上の座標と表示位置座
標との関係を示す図である。FIG. 3 is a diagram showing a relationship between coordinates on a dual port RAM and display position coordinates.
【図４】表示位置制御の回路例を示すブロック図であ
る。FIG. 4 is a block diagram showing a circuit example of display position control.
【図５】表示位置制御のタイムチャートである。FIG. 5 is a time chart of display position control.
【図６】デュアル・ポートＲＡＭと表示画面の対応関係
を示す図である。FIG. 6 is a diagram showing a correspondence relationship between a dual port RAM and a display screen.
【図７】図１の要部の詳細を示すブロック図である。FIG. 7 is a block diagram showing details of a main part of FIG.
【図８】表示形状指定及び表示優先度制御のタイムチャ
ートである。FIG. 8 is a time chart of display shape designation and display priority control.
【図９】マルチプレクス制御回路（ａ）及び表示優先度
判定回路（ｂ）の真理値表を示す図である。FIG. 9 is a diagram showing a truth table of a multiplex control circuit (a) and a display priority determination circuit (b).
【図１０】ソフトウェアによる制御処理の手順を示すフ
ローチャートである。FIG. 10 is a flowchart showing a procedure of control processing by software.
【図１１】従来例の一構成例を示すブロック図である。FIG. 11 is a block diagram showing a configuration example of a conventional example.
【図１２】図１１における合成動作を説明するための表
示例を示す図である。FIG. 12 is a diagram showing a display example for explaining the combining operation in FIG. 11.
【図１３】従来例の他の構成例を示すブロック図であ
る。FIG. 13 is a block diagram showing another configuration example of the conventional example.
【図１４】図１３における合成動作を説明するための表
示例を示す図である。14 is a diagram showing a display example for explaining the combining operation in FIG.
【図１５】表示画面上での表示画像の移動を表わす図で
ある。FIG. 15 is a diagram illustrating movement of a display image on a display screen.
【図１６】表示画面上での表示画像の重なり部分の各種
形状を示す図である。FIG. 16 is a diagram showing various shapes of overlapping portions of display images on a display screen.
１〜３ 表示用メモリ ４，５ 表示形状指定メモリ ７ タイミング発生器 ８〜１２ シリアルリード制御回路 １３ 表示優先度判定回路 １４ マルチプレクサ制御回路 1 to 3 display memory 4,5 display shape designation memory 7 timing generator 8 to 12 serial read control circuit 13 display priority determination circuit 14 multiplexer control circuit
Claims (1)
表示用メモリの各々に格納された表示データを合成して
表示装置の同一画面上に表示する表示制御装置であっ
て、 前記複数の表示用メモリの各々に格納された表示データ
に基づく各表示画像の表示画面上での表示位置を制御す
る回路と、 前記各表示画像の表示形状を指定する表示形状指定メモ
リを有し、この表示形状指定メモリによる形状指定に応
じて表示形状を制御する回路と、 前記複数の表示用メモリ間に設定した表示優先度に基づ
いて前記各表示画像の重なり部分を制御する回路とを具
備したことを特徴とする表示制御装置。1. A display control device comprising a plurality of display memories, wherein display data stored in each of the plurality of display memories is combined and displayed on the same screen of the display device. A circuit for controlling the display position on the display screen of each display image based on the display data stored in each of the display memories, and a display shape designation memory for designating the display shape of each display image, A circuit for controlling a display shape according to a shape designation by a display shape designation memory, and a circuit for controlling an overlapping portion of the display images based on a display priority set between the plurality of display memories. A display control device characterized by.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047520A JPH06243249A (en) | 1993-02-12 | 1993-02-12 | Display controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047520A JPH06243249A (en) | 1993-02-12 | 1993-02-12 | Display controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243249A true JPH06243249A (en) | 1994-09-02 |
Family
ID=12777395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5047520A Pending JPH06243249A (en) | 1993-02-12 | 1993-02-12 | Display controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06243249A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008501574A (en) * | 2004-06-11 | 2008-01-24 | フオルクスヴアーゲン アクチエンゲゼルシヤフト | Display device for automobile |
-
1993
- 1993-02-12 JP JP5047520A patent/JPH06243249A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008501574A (en) * | 2004-06-11 | 2008-01-24 | フオルクスヴアーゲン アクチエンゲゼルシヤフト | Display device for automobile |
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