JP2637519B2 - Data transfer control device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のメモリからデータ転送バスへの画像
データの転送を、簡易な構成で、データ転送バス上での
画像データの衝突等の不都合なしに行うデータ転送制御
装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method for transferring image data from a plurality of memories to a data transfer bus with a simple configuration, such as collision of image data on the data transfer bus. The present invention relates to a data transfer control device that performs operation without inconvenience.

［従来の技術］ 複数の独立したフレームメモリに各画像データを格納
し、それら画像データを重ね合せて他のフレームメモリ
などに転送できる画像処理装置がある。これらの装置で
は、それらの制御を実行するCPU等により、フレームメ
モリのそれぞれの画像データを順次に読出し、転送した
い特定のメモリへの画像データの転送して重畳する作業
を繰返し行うように構成されている。この際、画像デー
タを重畳する重ね合せ順序に合わせて、一番優先順位の
低い画像データから順に転送先のメモリに転送してい
き、希望する重ね合せ順を得ていた。2. Description of the Related Art There is an image processing apparatus that stores image data in a plurality of independent frame memories, and superimposes the image data and transfers the data to another frame memory. These devices are configured to sequentially read image data of each frame memory, and transfer and superimpose the image data to a specific memory to be transferred by a CPU or the like executing the control. ing. At this time, the image data is transferred to the transfer destination memory in order from the image data having the lowest priority according to the superimposition order in which the image data is superimposed, thereby obtaining the desired superposition order.

また、他の画像データの合成方法として、別々のメモ
リに格納されている画像データを同時に読み出し、専用
のハードウエア回路で同時に合成画像を生成し、転送先
のメモリへ書き込むように構成されていた。In addition, as another method of synthesizing image data, image data stored in separate memories is simultaneously read, a synthesized image is simultaneously generated by a dedicated hardware circuit, and written to a transfer destination memory. .

［発明が解決しようとする課題］ しかしながら、前述した従来例の前者では、CPUの処
理に頼るために、その処理速度が非常に遅く、しかも重
畳する画像の面数に比例して処理時間が長くなるため
に、高速性が要求されるインタラクテイブな処理には適
していなかつた。また、多くの画像データを重畳する場
合にも適していなかつた。[Problems to be Solved by the Invention] However, in the former of the above-described conventional example, the processing speed is extremely slow because of relying on the processing of the CPU, and the processing time is long in proportion to the number of superimposed images. Therefore, it is not suitable for interactive processing that requires high speed. Further, it is not suitable for superimposing a large amount of image data.

さらに後者の場合は、複数のメモリから同時に画像デ
ータを読み出し、専用ハードウエアにより画像データの
合成や重畳などの処理するため、処理速度がはやく、短
い時間で合成された重畳画像データを得ることができ
る。しかしながら、複数のフレームメモリなどより同時
に画像データを読み出すためには、メモリの数に合わせ
たコネクタが必要となる。このため、画像データの合成
を行うハードウエア基板上には非常に多くのコネクタが
並んでしまい、実装上の問題が生じる。しかも画像デー
タがカラー画像の多値データである場合には、例えばR,
G,B3色とし、各々が８ビツトのデータ量を有していると
すると、１画素のデータ量は24ビツトとなつてしまい、
これらデータを転送するためのコネクタもピン数の多い
大きなものとなつてしまう。このために画像データの重
畳合成は、せいぜい２フレームメモリあるいは３フレー
ムメモリ程度の画像合成に限られてしまつていた。In the latter case, since the image data is read from a plurality of memories at the same time and the image data is synthesized and superimposed by dedicated hardware, the processing speed is fast and the superimposed image data synthesized in a short time can be obtained. it can. However, in order to simultaneously read image data from a plurality of frame memories or the like, a connector corresponding to the number of memories is required. For this reason, a very large number of connectors are arranged on a hardware board for synthesizing image data, which causes a mounting problem. Moreover, when the image data is multi-valued data of a color image, for example, R,
If G and B colors are used and each has a data amount of 8 bits, the data amount of one pixel becomes 24 bits.
A connector for transferring these data is also large with a large number of pins. For this reason, superimposition synthesis of image data has been limited to image synthesis of at most a two-frame memory or a three-frame memory.

本発明は上記従来例に鑑みてなされたもので、データ
転送の専用バスを設け、さらにそれらデータの転送や重
ね合せ順位などを制御する転送制御部を設けることによ
り、高速にデータの転送や合成などができるデータ転送
制御回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-described conventional example. By providing a dedicated bus for data transfer, and further providing a transfer control unit for controlling the transfer of the data and the order of superposition, it is possible to transfer and synthesize data at high speed. It is an object of the present invention to provide a data transfer control circuit capable of performing such operations.

［課題を解決するための手段］ 上記目的を達成するために本発明のデータ転送制御回
路は次のような構成からなる。即ち、 画像データとその画像データを出力するか否かを示す
マスク情報とを夫々格納した複数のメモリからデータ転
送バスへの画像データの転送を制御するデータ転送制御
装置であって、 前記複数のメモリの夫々に格納された画像データの出
力の優先順位を記憶する記憶手段と、 前記複数のメモリのうち画像データの出力を示すマス
ク情報を出力したメモリに、前記データ転送バスへの画
像データの転送を許可する許可手段とを有し、 前記許可手段は、前記複数のメモリの少なくとも２つ
から画像データの出力を示すマスク情報が同時に出力さ
れた場合、前記記憶手段に記憶されている優先順次が高
い方のメモリに前記データ転送バスへの画像データの転
送を優先的に許可する。[Means for Solving the Problems] To achieve the above object, a data transfer control circuit of the present invention has the following configuration. That is, a data transfer control device that controls transfer of image data from a plurality of memories each storing image data and mask information indicating whether to output the image data to a data transfer bus, A storage unit for storing a priority order of output of image data stored in each of the memories; and a memory for outputting mask information indicating an output of the image data among the plurality of memories. Permission means for permitting transfer, wherein the permission means, when mask information indicating the output of image data is output simultaneously from at least two of the plurality of memories, priority order stored in the storage means , The transfer of image data to the data transfer bus is preferentially permitted to the higher memory.

［作用］ 以上の構成により、複数のメモリのうち画像データの
出力を示すマスク情報を出力したメモリにデータ転送バ
スへの画像データの転送を許可するとともに、複数のメ
モリの少なくとも２つから画像データの出力を示すマス
ク情報が同時に出力された場合、記憶手段に記憶されて
いる優先順位が高い方のメモリにデータ転送バスへの画
像データの転送を優先的に許可する。[Operation] With the above configuration, the memory that has output the mask information indicating the output of the image data among the plurality of memories is allowed to transfer the image data to the data transfer bus, and the image data is transferred from at least two of the plurality of memories. When the mask information indicating the output is output simultaneously, the higher priority memory stored in the storage means is preferentially permitted to transfer the image data to the data transfer bus.

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳
細に説明する。Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

［画像処理システムの説明（第１図）］ 第１図は本発明の実施例を示す画像処理システムの各
メモリのバス接続を示すブロツク図である。[Explanation of Image Processing System (FIG. 1)] FIG. 1 is a block diagram showing a bus connection of each memory of the image processing system according to the embodiment of the present invention.

図において、２−１から２−ｎはそれぞれ画像データ
を格納するフレームメモリであり、メモリ２−ｎの出力
がD/Aコンバータ３を介してCRTモニタ４に表示される。
このフレームメモリ２−１〜２−ｎはそれぞれCPUバス
５と転送バス６に接続されており、各メモリ間でのデー
タ転送は転送バス６を介して行われる。１は転送コント
ローラで、転送バス６を介してフレームメモリ２−１〜
２−ｎ間で画像データの転送を行う時、同期信号SYNCを
出力したり、各フレームメモリの入出力制御を行つてい
る。In the figure, reference numerals 2-1 to 2-n denote frame memories for storing image data, respectively. The output of the memory 2-n is displayed on the CRT monitor 4 via the D / A converter 3.
The frame memories 2-1 to 2-n are connected to a CPU bus 5 and a transfer bus 6, respectively, and data transfer between the memories is performed via the transfer bus 6. Reference numeral 1 denotes a transfer controller, which transfers frame memories 2-1 to 2-1 via a transfer bus 6.
When image data is transferred between 2-n, a synchronization signal SYNC is output and input / output control of each frame memory is performed.

以上の構成において、フレームメモリ２−１〜２−ｎ
の内、いくつかのメモリには画像データが格納されてい
るものとする。また、フレームメモリ２−１〜２−ｎ
は，転送コントローラ１より出力される同期信号に同期
して同時に読出すことができ、またｎ個のフレームメモ
リの内１つだけが出力許可信号を入力し、所望の転送先
であるフレームメモリへデータを転送することができ
る。この場合、ｎ個のフレームメモリの内の１つだけ
が、転送コントローラ１により１画素毎に出力許可を受
けるので、１つの転送バス６で全てのフレームメモリ
（２−１〜２−ｎ）が共有して使用できる。さらにこの
とき、転送コントローラ１は、１画素毎にフレームメモ
リ（２−１〜２−ｎ）の異なるフレームメモリから画像
出力を行うようにも出力許可信号を出力できるので、フ
レームメモリ２−１〜２−ｎまでのｎ面の画像データを
重畳・合成し、その結果を所望の転送先であるフレーム
メモリ上に得ることができる。In the above configuration, the frame memories 2-1 to 2-n
It is assumed that some of the memories store image data. Also, the frame memories 2-1 to 2-n
Can be simultaneously read out in synchronization with the synchronization signal output from the transfer controller 1, and only one of the n frame memories receives the output permission signal and sends it to the desired destination frame memory. Data can be transferred. In this case, since only one of the n frame memories receives the output permission for each pixel by the transfer controller 1, all the frame memories (2-1 to 2-n) are transferred by one transfer bus 6. Can be shared and used. Further, at this time, the transfer controller 1 can output an output enable signal so as to output an image from a different frame memory (2-1 to 2-n) for each pixel. The image data of n planes up to 2-n are superimposed and synthesized, and the result can be obtained on a frame memory as a desired transfer destination.

フレームメモリ２−１〜２−ｎに記憶されている各画
像データは、それぞれ複数ビツトの画像データと、その
マスク情報とから成る。このマスク情報は画像データと
対になつていて、その画像データを表示するか、重畳・
合成するか、またはしないかなどを示す制御ビツトであ
る。そして、このマスク情報は各画素データ毎に設けら
れており、このマスク情報をオン・オフすることによ
り、画像データを重畳する際に、各フレームメモリの画
像データを、例えば円形や多角形あるいは任意の形状等
に切り抜いたり、合成したりすることができる。Each of the image data stored in the frame memories 2-1 to 2-n includes a plurality of bits of image data and mask information thereof. This mask information is paired with the image data, and the image data is displayed or superimposed.
This is a control bit indicating whether or not to combine. The mask information is provided for each pixel data. When the mask information is turned on / off, when the image data is superimposed, the image data of each frame memory is converted into, for example, a circular shape, a polygonal shape, or an arbitrary shape. Can be cut out into a shape or the like or synthesized.

以上のような前提をもとに転送コントローラ１につい
て説明する。The transfer controller 1 will be described based on the above assumptions.

［転送コントローラの説明（第２図〜第４図］ 第２図は実施例の転送コントローラ１の概略構成を示
すブロツク図である。[Explanation of Transfer Controller (FIGS. 2 to 4)] FIG. 2 is a block diagram showing a schematic configuration of the transfer controller 1 of the embodiment.

転送コントローラ１は、フレームメモリ２−１から２
−ｎの内、どのフレームメモリの出力を許可するかの制
御信号を画素毎に出力する機能を有している。そして、
レジスタ11のコントロールレジスタ１〜ｎには、フレー
ムメモリ２−１から２−ｎまでのメモリ番号１〜ｎがセ
ツトされ、複数画像の重ね合せの優先順位の順にコント
ロールレジスタ１より順にメモリ番号１〜ｎまでがセツ
トされる。なお、このレジスタ11には、メモリ番号１〜
ｎまでのすべてをセツトしなくてもよく、重畳合成が例
えば３面のみの合成ではコントロールレジスタ１〜３ま
でに３つの任意のメモリ番号をセツトし、残りのコント
ロールレジスタ４〜ｎには、１〜３にセツトしたメモリ
番号の内いずれかの番号を書き込むか、あるいは“0"な
どをセツトしてクリアすれば良い。The transfer controller 1 transmits the frame memories 2-1 to 2
Among them, a function of outputting a control signal indicating which frame memory is permitted to be output out of -n for each pixel. And
The memory numbers 1 to n of the frame memories 2-1 to 2-n are set in the control registers 1 to n of the register 11, and the memory numbers 1 to n are arranged in order from the control register 1 in the order of priority of superimposing a plurality of images. Up to n are set. The register 11 has memory numbers 1 to
It is not necessary to set all the memory numbers up to n. In the superimposition synthesis, for example, in the synthesis of only three planes, three arbitrary memory numbers are set in the control registers 1 to 3 and the remaining control registers 4 to n are set to 1 It is sufficient to write any of the memory numbers set in .about.3, or to set and clear "0" or the like.

セレクタ12−１〜12−ｎはそれぞれ入力端子がｎ個で
あり、そのうちの１つを選択して出力するセレクタであ
り、各セレクタにはフレームメモリ２−１〜２−ｎより
の、それぞれが１ビツトからなるマスクビツト（M1〜M
n）が常時入力されている。これらセレクタ12−１〜12
−ｎの選択制御信号として、コントロールレジスタ１〜
ｎの内容（CTRL1〜CTRLn）が対応するそれぞれのセレク
タに入力されている。Each of the selectors 12-1 to 12-n has n input terminals, and is a selector for selecting and outputting one of the input terminals. Each selector has one of the frame memories 2-1 to 2-n. Mask bit consisting of 1 bit (M1 to M
n) is always entered. These selectors 12-1 to 12-12
Control registers 1 to 3
The contents of n (CTRL1 to CTRLn) are input to the corresponding selectors.

コントロールレジスタ１〜ｎには、複数画像を重畳合
成する優先順位順に、フレームメモリ２−１〜２−ｎの
メモリ番号が書き込まれているために、セレクタ12−１
〜12−ｎは優先順位の順にマスクビツトM1〜Mnを出力す
る。例えば、コントロールレジスタ１にメモリ番号“1
0"が、コントロールレジスタ２にメモリ番号“1"が記憶
されていると、セレクタ12−１は“10"であるCTRL1信号
を入力してフレームメモリ２−10のマスクビツトM10を
出力し、セレクタ12−２は“1"であるCTRL2を入力して
フレームメモリ２−１のマスクビツトM1をプライオリテ
イエンコーダ13に出力する。Since the memory numbers of the frame memories 2-1 to 2-n are written in the control registers 1 to n in the order of priority for superimposing and combining a plurality of images, the selector 12-1
12-n output the mask bits M1-Mn in order of priority. For example, the memory number “1” is stored in the control register 1.
When "0" is stored in the control register 2 and the memory number "1" is stored, the selector 12-1 inputs the CTRL1 signal of "10", outputs the mask bit M10 of the frame memory 2-10, and outputs the mask bit M10. -2 inputs CTRL2 which is "1" and outputs the mask bit M1 of the frame memory 2-1 to the priority encoder 13.

このようにして、フレームメモリ２−１〜２−ｎの各
マスク信号は、優先順位の高い順に並べ変えられてプラ
イオリテイエンコーダ13に入力される。プライオリテイ
エンコーダ13の最も優先順位の高い入力端子P₁にはセレ
クタ12−１の出力が入力されており、次の優先順位の入
力端子P₂にはセレクタ12−２の出力が入力されている。
このようにして、フレームメモリ２−１〜２−ｎのマス
ク信号は優先順位の高い順に並べ変えられて、プライオ
リテイエンコーダ13に入力される。In this manner, the mask signals of the frame memories 2-1 to 2-n are rearranged in descending order of priority and input to the priority encoder 13. The highest priority input terminal P ₁ of the prioritizer Tay encoder 13 is inputted an output of the selector 12-1, the output of the selector 12-2 is input to the input terminal P ₂ of the second highest priority .
In this way, the mask signals of the frame memories 2-1 to 2-n are rearranged in descending order of priority and input to the priority encoder 13.

このプライオリテイエンコーダ13の動作を示す真理値
表を第３図に示す。FIG. 3 shows a truth table indicating the operation of the priority encoder 13.

P₁は最も優先順位の高い入力端子で、この端子に“1"
が入力されると他の入力端子のデータに関係なく最優先
の番号として“0"がＱ端子より出力される。以下同様に
して、優先順位順P₁〜P_nに並べらえた入力端子のうち、
優先順位が最も高く、しかもマスクビツトが“1"である
信号線が何番目かが、このプライオリテイエンコーダ13
により出力される。なお、このとき出力Ｑには、P₁〜P_n
の内、入力が“1"で、（一番優先順位の高い番号−１）
が出力される。P ₁ is the input pin with the highest priority and “1”
Is input, "0" is output from the Q terminal as the highest priority number regardless of the data of the other input terminals. Similarly, among the input terminals arranged in order of priority P _{1 to} P _n ,
The priority of the priority encoder 13 and the number of the signal line whose mask bit is “1” are determined by the priority encoder 13.
Is output by At this time, the output Q includes P _{1 to} P _n
, The input is “1” and (the highest priority number -1)
Is output.

このようにしてプライオリテイエンコーダ13は、優先
順位順に並べ換えられたマスク情報M1〜Mnの内、何番目
のフレームメモリのマスクビツトが最初に“1"かを判断
し、その結果をセレクタ14及びコンパレータ15に出力し
ている。セレクタ14は（ｎ＋１）入力で１出力のセレク
タで、セレクタ14の各入力端子にはCTRL1〜CTRLnが順に
入力されている。Thus, the priority encoder 13 determines which of the frame information of the mask information M1 to Mn is rearranged in the priority order, the mask bit of the frame memory is "1" first, and the result is determined by the selector 14 and the comparator 15 Output to The selector 14 is a selector of (n + 1) inputs and one output, and CTRL1 to CTRLn are sequentially input to each input terminal of the selector 14.

従つて、前述の場合、CTRL1の内容が“10"で、そのマ
スクビツトM10が“1"であれば、プライオリテイエンコ
ーダ13のＱ出力は“0"なる。これにより、セレクタ14に
よりCTRL1（“10"）が選択され、フレームメモリ２−１
〜２−ｎのセレクト信号（MSEL）として出力される。こ
のようにして、コントロールレジスタ１にセツトされて
いるメモリ番号10の画像データが、一番上に重畳される
（最優先）画像データであると判断される。Therefore, in the case described above, if the content of CTRL1 is "10" and its mask bit M10 is "1", the Q output of the priority encoder 13 becomes "0". As a result, CTRL1 (“10”) is selected by the selector 14, and the frame memory 2-1 is selected.
２−2-n are output as select signals (MSEL). In this way, it is determined that the image data of the memory number 10 set in the control register 1 is the image data to be superimposed on the top (highest priority).

ところで、プライオリテイエンコーダ13に入力される
マスク信号の全てが“0"であつた場合は、フレームメモ
リ２−１〜２−ｎに記憶されている画像データを切り抜
き、それらを重畳した背景であるため、フレームメモリ
２−１〜２−ｎの中のどの画像データも出力されない。
この時プライオリテイエンコーダ13からは“n"が出力さ
れる。このとき、レジスタ16にはフレームメモリの数
“n"がセツトされており、コンパレータ15によりプライ
オリテイエンコーダ13の出力とこのレジスタ16の内容と
が比較される。When all of the mask signals input to the priority encoder 13 are "0", the background is obtained by cutting out the image data stored in the frame memories 2-1 to 2-n and superimposing them. Therefore, none of the image data in the frame memories 2-1 to 2-n is output.
At this time, "n" is output from the priority encoder 13. At this time, the number "n" of the frame memory is set in the register 16, and the output of the priority encoder 13 is compared with the content of the register 16 by the comparator 15.

この２つのデータが一致した場合には、レジスタ16の
内容ｎは＋１回路18でインクリメントされて（ｎ＋１）
となり、セレクタ14のｎ番目の入力端子に入力される。
この時プライオリテイエンコーダ13の出力は“n"である
から、セレクタ14の出力MSELは（ｎ＋１）となる。If the two data match, the content n of the register 16 is incremented by the +1 circuit 18 to (n + 1)
And input to the n-th input terminal of the selector 14.
At this time, since the output of the priority encoder 13 is "n", the output MSEL of the selector 14 is (n + 1).

前述したように、MSEL信号はフレームメモリ２−１〜
２−ｎのうち、どのフレームメモリが出力して良いかを
示す制御信号であるので、MSELが（ｎ＋１）の場合に
は、該当するメモリが存在しないことになる。この場合
は、コンパレータ15の一致信号15aがデータレジスタ17
の出力をエネーブルにする。これにより、データレジス
タ17の内容が転送バス６のデータ線上に出力される。こ
こで、データレジスタ17には、予めCPU等により背景色
となる色のデータがセツトされている。As described above, the MSEL signal is transmitted to the frame memories 2-1 to 2-1.
2-n, which is a control signal indicating which frame memory may be output, if MSEL is (n + 1), there is no corresponding memory. In this case, the match signal 15a of the comparator 15 is
Enable the output of. As a result, the contents of the data register 17 are output onto the data lines of the transfer bus 6. Here, the data of the background color is set in the data register 17 in advance by the CPU or the like.

また、フレームメモリ２−１〜２−ｎの内、重畳合成
したくないフレームメモリについては、レジスタ11にそ
のメモリ番号をセツトしなければよい。またコントロー
ルレジスタ１〜ｎの内、コントロールレジスタ１から順
に書き込み、余つたコントロールレジスタには、何かデ
ータを書き込んであるコントロールレジスタの内容と同
じデータを書き込んでおく。これにより、プライオリテ
イエンコーダ13に対して全く影響を与えることがなくな
る。In addition, among the frame memories 2-1 to 2-n, the memory numbers of the frame memories that the user does not want to superimpose and combine need not be set in the register 11. Of the control registers 1 to n, the data is written in order from the control register 1, and the remaining control registers are written with the same data as the contents of the control registers to which some data is written. Thereby, the priority encoder 13 is not affected at all.

第４図は転送バス６に出力される信号名を示す図であ
る。FIG. 4 is a diagram showing names of signals output to the transfer bus 6.

図に示すように、転送バス６は画像データを出力する
データラインと、フレームメモリ２−１〜２−ｎのマス
クビツトM1〜Mnの信号ライン、及びフレームメモリ２−
１〜２−ｎのいずれかのうち、出力許可となるフレーム
メモリを指定するメモリセレクト信号（MSEL）、さらに
はフレームメモリ２の画像読み出しに関する同期信号
（SYNC）を含んでいる。なお、SYNC信号（同期信号）は
特に図示していないが、転送コントローラ１により出力
される信号である。この同期信号（SYNC）は１画素毎の
転送の同期をとるクロツク信号と、１ラインの水平同期
信号、及び１画面分の垂直同期信号とから成つており、
フレームメモリ２−１〜２−ｎの間で、CPUバス５を介
さずに１面分の全画像データが転送できるように、フレ
ームメモリ２−１〜２−ｎをアドレスするタイミングを
制御している。As shown in the figure, the transfer bus 6 includes a data line for outputting image data, signal lines for mask bits M1 to Mn of the frame memories 2-1 to 2-n, and a frame memory 2-.
It includes a memory select signal (MSEL) for specifying a frame memory for which output is permitted among any one of 1 to 2-n, and further includes a synchronization signal (SYNC) for reading an image from the frame memory 2. The SYNC signal (synchronization signal) is a signal output by the transfer controller 1, although not particularly shown. This synchronization signal (SYNC) is composed of a clock signal for synchronizing the transfer for each pixel, a horizontal synchronization signal for one line, and a vertical synchronization signal for one screen.
The timing for addressing the frame memories 2-1 to 2-n is controlled so that all image data for one surface can be transferred between the frame memories 2-1 to 2-n without passing through the CPU bus 5. I have.

［メモリの内部構成の説明（第６図）］ 第６図はフレームメモリ２−１〜２−ｎの内部構成の
詳細を示す図である。[Description of Internal Configuration of Memory (FIG. 6)] FIG. 6 is a diagram showing details of the internal configuration of the frame memories 2-1 to 2-n.

21は記憶素子をマトリクス状に配列したメモリブロツ
クで、このメモリブロツク21にはマルチプレクサ22を介
してメモリアドレスが供給される。マルチプレクサ22に
はCPUバス５のアドレスバス、またはアドレスジエネレ
ータ28のアドレスデータが入力されており、マルチプレ
クサ22によりいずれかが選択されてメモリブロツク21に
供給される。また、このアドレスジエネレータ28は、転
送バス６上のSYNCラインより画素クロツクの水平同期、
垂直同期信号を入力し、メモリ１面分のアドレスデータ
をラスタ毎に繰り返してカウントすることによりアドレ
ス信号を発生している。そして、画像データの転送を行
う場合には、アドレスジエネレータ28の出力がメモリブ
ロツク21に供給される。Reference numeral 21 denotes a memory block in which storage elements are arranged in a matrix, and a memory address is supplied to the memory block 21 via a multiplexer 22. The address data of the CPU bus 5 or the address data of the address generator 28 is input to the multiplexer 22, and one of them is selected by the multiplexer 22 and supplied to the memory block 21. Further, the address generator 28 controls the horizontal synchronization of the pixel clock from the SYNC line on the transfer bus 6.
An address signal is generated by inputting a vertical synchronizing signal and repeatedly counting address data for one memory for each raster. When transferring image data, the output of the address generator 28 is supplied to the memory block 21.

メモリブロツク21のデータ線はマルチプレクサ23に接
続されている。マルチプレクサ23の入力としてはCPUバ
ス５のデータ線、及びバツフア24の入出力データであ
る。メモリブロツク21のデータは、通常はCPUバス５の
データ線に接続されるが、画像データの転送時にはバツ
フア24を介して転送バス６のデータ線に接続される。こ
のバツフア24は双方向であり、このバツフア24を介して
メモリブロツク21に画像データの入出力することができ
る。画像データをフレームメモリに入力するときは、フ
レームメモリ２−１〜２−ｎの内の任意の数のフレーム
メモリに同時に入力しても良い。これにより、モニタ表
示用のフレームメモリ２−ｎと同時に、フレームメモリ
２−１〜２−（ｎ−１）のうちの、他のフレームメモリ
にも重畳合成データが作成される。The data line of the memory block 21 is connected to the multiplexer 23. The inputs of the multiplexer 23 are the data line of the CPU bus 5 and the input / output data of the buffer 24. The data of the memory block 21 is normally connected to the data line of the CPU bus 5, but is connected to the data line of the transfer bus 6 via the buffer 24 when transferring image data. The buffer 24 is bidirectional, and image data can be input / output to / from the memory block 21 via the buffer 24. When inputting the image data to the frame memories, the image data may be simultaneously input to any number of the frame memories 2-1 to 2-n. As a result, the superimposed composite data is created not only in the monitor display frame memory 2-n but also in the other frame memories among the frame memories 2-1 to 2- (n-1).

また、フレームメモリ２−１〜２−ｎの内、入力でな
いフレームメモリは出力用に設定できる。この出力用に
設定されたフレームメモリは、内部のバツフア24が出力
に設定される。このバツフア24は、コントロール用の出
力回路25によりデータ出力制御が行われる。例えば、メ
モリブロツク21がCPUバス５と接続している状態の時に
は、バツフア24よりのデータ出力が禁止される。Further, among the frame memories 2-1 to 2-n, a frame memory that is not input can be set for output. In the frame memory set for this output, the internal buffer 24 is set for output. The data output of the buffer 24 is controlled by an output circuit 25 for control. For example, when the memory block 21 is connected to the CPU bus 5, data output from the buffer 24 is prohibited.

フレームメモリ２−１〜２−ｎのそれぞれは、自分の
メモリ番号を示す番号レジスタ26を有しており、転送コ
ントローラ１の出力であるMSEL信号の値が、番号レジス
タ26の値とコンパレータ27で比較されて、一致した場合
には出力回路25を介してバツフア24より転送バス６への
データ出力が許可される。この動作は画素毎に繰り返さ
れる。このバツフア24は、例えばトライステートバツフ
アで構成される。さらにメモリブロツク21のデータ線の
内、マスクビツトに相当するビツトM_Sは、転送バス６の
マスクビツトM1〜Mnの対応するビツトに接続される。Each of the frame memories 2-1 to 2-n has a number register 26 indicating its own memory number, and the value of the MSEL signal output from the transfer controller 1 is determined by the value of the number register 26 and the comparator 27. If they are compared, if they match, data output from the buffer 24 to the transfer bus 6 via the output circuit 25 is permitted. This operation is repeated for each pixel. This buffer 24 is composed of, for example, a tri-state buffer. Further among the data lines Memoriburotsuku 21, bit M _S corresponding to Masukubitsuto is connected to a corresponding bit of Masukubitsuto M1~Mn transfer bus 6.

このようにして、フレームメモリ２−１〜２−ｎのい
ずれかよりマスクビツトが転送バス６に供給され、転送
コントローラ１により重畳・合成を行う際の最上面のメ
モリ番号（MSEL）が画素毎に出力される。これにより、
各フレームメモリでは番号レジスタ26の値とMSELの内容
とを比較し、自分のメモリ番号と一致した場合にバツフ
ア24を出力イネーブルにする。このようにして、１画面
中の各画素毎に優先順位付きで画像データが重畳され、
その結果、フレームメモリ２−１〜２−ｎの内転送バス
６により入力に設定されているメモリに書き込まれる。In this manner, the mask bit is supplied from any one of the frame memories 2-1 to 2-n to the transfer bus 6, and the memory number (MSEL) on the top surface when the transfer controller 1 performs the superimposition / synthesis is provided for each pixel. Is output. This allows
In each frame memory, the value of the number register 26 is compared with the contents of the MSEL. In this way, the image data is superimposed with priority for each pixel in one screen,
As a result, the data is written to the memory set as the input by the transfer bus 6 of the frame memories 2-1 to 2-n.

［他の実施例（第７図〜第９図）］ 第８図は本発明の第２の実施例である画像処理装置の
概略構成を示すブロツク図である。以降の説明では、第
１の実施例と比べて違う点のみの説明をし、共通部分に
ついての説明は省略する。[Other Embodiments (FIGS. 7 to 9)] FIG. 8 is a block diagram showing a schematic configuration of an image processing apparatus according to a second embodiment of the present invention. In the following description, only differences from the first embodiment will be described, and description of common parts will be omitted.

まず第８図における転送バス6aの構成を第５図に示
す。ここでは、前述の実施例にアドレスラインが追加さ
れている。このアドレスラインはフレームメモリ２′−
１〜２′−ｎを転送バス6aを介して読み出す際、DMAプ
ロセツサ７より各フレームメモリにアドレス供給するも
のである。First, FIG. 5 shows the configuration of the transfer bus 6a in FIG. Here, an address line is added to the above-described embodiment. This address line is connected to the frame memory 2'-
When reading out 1 to 2'-n via the transfer bus 6a, the DMA processor 7 supplies an address to each frame memory.

第７図は他の実施例のフレームメモリの内部の詳細ブ
ロツク図であり、アドレスデータをマルチプレクスする
マルチプレクサ22の入力として、CPUバス５と転送バス6
aのアドレスラインが供給されており、マルチプレクサ2
2によりどちらかが選択されて出力されるように構成さ
れている。FIG. 7 is a detailed block diagram of the inside of a frame memory according to another embodiment, in which a CPU bus 5 and a transfer bus 6 are input to a multiplexer 22 for multiplexing address data.
a address line is supplied and multiplexer 2
2 is configured so that either one is selected and output.

以上のように、この第２の実施例では、第８図に示す
ようにDMAプロセツサ７より転送バス6a上にアドレスを
供給する。このとき、メモリブロツク21に与えられるア
ドレスは、アドレスジエネレータ28からではなく、第９
図に示すDMAプロセツサ７のアドレス生成部53から与え
られる。DMAプロセツサ７のアドレス生成部53は、転送
バス6aのSYNC信号を入力するタイミングコントローラ51
によつて、タイミングを合わせてアドレス信号を出力す
る。さらに、アドレス生成部52よりのアドレスは、フレ
ームメモリ２′−１〜２′−ｎのうち、入力に設定され
ているフレームメモリのアドレスとしてCPUバス５に供
給される。As described above, in the second embodiment, an address is supplied from the DMA processor 7 onto the transfer bus 6a as shown in FIG. At this time, the address given to the memory block 21 is not from the address generator 28, but the ninth address.
It is provided from the address generator 53 of the DMA processor 7 shown in FIG. The address generation unit 53 of the DMA processor 7 includes a timing controller 51 for inputting the SYNC signal of the transfer bus 6a.
Thus, the address signal is output at the same timing. Further, the address from the address generation unit 52 is supplied to the CPU bus 5 as the address of the frame memory set as an input among the frame memories 2'-1 to 2'-n.

このようにして、フレームメモリのそれぞれは、画像
データの出力を転送バス6aを介して行い、画像データの
入力をCPUバス５を介して行うことができる。そして、
転送バス6a上のデータラインに出力された重畳合成デー
タは、DMAプロセツサ７のデータ処理部54に入力され
て、補間処理やその他の画像処理が施されてCPUバス５
のデータ線を介してメモリ２′−１〜２′−ｎのいずれ
かに書き込まれる。なお、ここでアドレス生成部52,53
は常に同じ演算を行うわけではないので、画像の拡大、
縮小、回転等のアドレス演算はアドレス生成部52,53の
制御により可能となる。In this manner, each of the frame memories can output image data via the transfer bus 6a and input image data via the CPU bus 5. And
The superimposed composite data output to the data line on the transfer bus 6a is input to the data processing unit 54 of the DMA processor 7, where interpolation processing and other image processing are performed, and
Is written to any of the memories 2'-1 to 2'-n via the data line. Here, the address generation units 52 and 53
Does not always perform the same operation,
Address operations such as reduction and rotation can be performed under the control of the address generation units 52 and 53.

さらに捕捉すると、DMAプロセツサ７が転送バス6aに
出力するアドレスは、フレームメモリからデータの読出
しを行う前に各メモリに与えられて、転送コントローラ
１の働きにより、転送バス6aのデータラインには重畳デ
ータが出力されることになる。When the data is further captured, the address output from the DMA processor 7 to the transfer bus 6a is given to each memory before reading data from the frame memory, and is superimposed on the data line of the transfer bus 6a by the operation of the transfer controller 1. Data will be output.

さらに、これら第１と第２の実施例において、レジス
タ11のすべてにある特定のフレームメモリの番号を書き
込めば、１つの画像のみの転送を行うことが可能であ
る。Further, in the first and second embodiments, it is possible to transfer only one image by writing a specific frame memory number in all the registers 11.

さらに、重畳合成された画像データの内、マスクビツ
トに相当する画素が“0"の時は、フレームメモリへの書
込みを禁止する機能を、各フレームメモリが有している
ようにしても良い。この場合、各フレームメモリの重畳
の優先順位の低い順に、ある特定の入力用フレームメモ
リに対して転送することにより、画像データを優先順に
重畳することができる。Furthermore, when the pixel corresponding to the mask bit in the superimposed and synthesized image data is "0", each frame memory may have a function of prohibiting writing to the frame memory. In this case, the image data can be superimposed in priority order by transferring the image data to a specific input frame memory in ascending order of superimposition in each frame memory.

以上説明したように本実施例によれば、複数のフレー
ムメモリに共通に接続された画像データの転送用のバス
を設け、画像データの１画素の転送毎に画素出力の許可
信号をフレームメモリに与えることにより、画像の多面
重畳を高速、かつ１つのバスにより転送することができ
る。As described above, according to this embodiment, a bus for transferring image data commonly connected to a plurality of frame memories is provided, and a permission signal for pixel output is transmitted to the frame memory every time one pixel of image data is transferred. With this arrangement, multi-plane superimposition of images can be transferred at high speed by one bus.

また、本実施例によれば、データ転送の専用バスを設
け、さらにそれらデータの転送や重ね合せ順位などを制
御する転送制御部を設けることにより、高速にデータの
転送や合成などができ、しかも多数のデータを転送して
重畳する場合でも、１度のデータ転送で重畳できる。Further, according to the present embodiment, by providing a dedicated bus for data transfer, and further providing a transfer control unit for controlling the transfer of the data and the order of superposition, data transfer and synthesis can be performed at high speed. Even when a large number of data are transferred and superimposed, they can be superimposed by one data transfer.

［発明の効果］ 以上説明したように本発明によれば、複数のメモリの
うち画像データの出力を示すマスク情報を出力したメモ
リにデータ転送バスへの画像データの転送を許可すると
ともに、複数のメモリの少なくとも２つから画像データ
の出力を示すマスク情報が同時に出力された場合、記憶
手段に記憶されている優先順位が高い方のメモリにデー
タ転送バスへの画像データの転送を優先的に許可するの
で、複数のメモリから同時にデータ転送バスへの画像デ
ータの転送がなされることがなく、優先順位の高い画像
データを迅速にデータ転送バスへ転送することが可能と
なり、複数のメモリからデータ転送バスへの画像データ
の転送を、簡易な構成で、かつ、データ転送バス上での
画像データの衝突等の不都合なしに、良好に行うことが
可能となるという効果を奏する。[Effects of the Invention] As described above, according to the present invention, a memory that has output mask information indicating the output of image data among a plurality of memories is allowed to transfer image data to a data transfer bus. When mask information indicating the output of image data is simultaneously output from at least two of the memories, the transfer of the image data to the data transfer bus is preferentially permitted to the higher priority memory stored in the storage means. Therefore, image data is not transferred from a plurality of memories to the data transfer bus at the same time, and high-priority image data can be quickly transferred to the data transfer bus. Transfer of image data to the bus can be performed satisfactorily with a simple configuration and without inconvenience such as collision of image data on the data transfer bus. This has the effect of becoming

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１の実施例の画像処理システムの各
メモリのバス接続を示すブロツク図、 第２図は実施例の転送コントローラの概略構成を示す
図、 第３図はプライオリテイエンコーダの入出力データの真
理値を示す図、 第４図及び第５図は実施例の転送バスの信号線を示す
図、 第６図と第７図は各フレームメモリの内部構成を示す
図、 第８図は本発明の第２実施例の画像処理システムの各メ
モリのバス接続を示すブロツク図、そして 第９図はDMAプロセツサの内部構成を示す図である。 図中、１……転送コントローラ、２−１〜２−ｎ……フ
レームメモリ、３……D/Aコンバータ、４……モニタ、
５……CPUバス、6,6a……転送バス、７……DMAプロセツ
サ、11……レジスタ、12−１〜12−n,14……セレクタ、
13……プライオリテイエンコーダ、15,27……コンパレ
ータ、16……レジスタ、17……データレジスタ、18……
＋１回路、21……メモリブロツク、22,23……マルチプ
レクサ、24……双方向バツフア、25……出力回路、26…
…番号レジスタ、28……アドレスジエネレータ、51……
タイミングコントローラ、52,53……アドレス生成部、5
4……データ処理部である。FIG. 1 is a block diagram showing a bus connection of each memory of an image processing system according to a first embodiment of the present invention, FIG. 2 is a diagram showing a schematic configuration of a transfer controller of the embodiment, and FIG. 3 is a priority encoder. FIGS. 4 and 5 are diagrams showing signal lines of the transfer bus of the embodiment, FIGS. 6 and 7 are diagrams showing the internal configuration of each frame memory, FIG. 8 is a block diagram showing a bus connection of each memory of the image processing system according to the second embodiment of the present invention, and FIG. 9 is a diagram showing an internal configuration of the DMA processor. In the figure, 1 ... transfer controller, 2-1 to 2-n ... frame memory, 3 ... D / A converter, 4 ... monitor,
5, CPU bus, 6, 6a, transfer bus, 7, DMA processor, 11, register, 12-1 to 12-n, 14, selector
13… Priority encoder, 15,27… Comparator, 16… Register, 17… Data register, 18…
+1 circuit, 21 ... memory block, 22, 23 ... multiplexer, 24 ... bidirectional buffer, 25 ... output circuit, 26 ...
... Number register, 28 ... Address generator, 51 ...
Timing controller, 52, 53… Address generator, 5
4. Data processing unit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宍塚 順一 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭63−163560（ＪＰ，Ａ) 実開 昭60−126859（ＪＰ，Ｕ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Junichi Shishizuka 3-30-2 Shimomaruko, Ota-ku, Tokyo Inside Canon Inc. (56) References JP-A-63-163560 (JP, A) Japanese Utility Model Showa 60 -126859 (JP, U)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】画像データとその画像データを出力するか
否かを示すマスク情報とを夫々格納した複数のメモリか
らデータ転送バスへの画像データの転送を制御するデー
タ転送制御装置であって、 前記複数のメモリの夫々に格納された画像データの出力
の優先順位を記憶する記憶手段と、 前記複数のメモリのうち画像データの出力を示すマスク
情報を出力したメモリに、前記データ転送バスへの画像
データの転送を許可する許可手段とを有し、 前記許可手段は、前記複数のメモリの少なくとも２つか
ら画像データの出力を示すマスク情報が同時に出力され
た場合、前記記憶手段に記憶されている優先順次が高い
方のメモリに前記データ転送バスへの画像データの転送
を優先的に許可することを特徴とするデータ転送制御装
置。1. A data transfer control device for controlling transfer of image data from a plurality of memories, each storing image data and mask information indicating whether or not to output the image data, to a data transfer bus, A storage unit for storing a priority order of output of image data stored in each of the plurality of memories; and a memory for outputting mask information indicating an output of image data among the plurality of memories. Permission means for permitting the transfer of image data, wherein the permission means stores the mask information indicating the output of the image data from at least two of the plurality of memories simultaneously in the storage means. A data transfer control device which preferentially permits transfer of image data to the data transfer bus to a memory having a higher priority order.