JPH06243249A

JPH06243249A - 表示制御装置

Info

Publication number: JPH06243249A
Application number: JP5047520A
Authority: JP
Inventors: Toshiaki Arai; 俊秋荒井; Akira Sakabe; 明坂部
Original assignee: NAGANO OKI DENKI KK; Oki Electric Industry Co Ltd; Oki Printed Circuits Co Ltd
Current assignee: NAGANO OKI DENKI KK; Oki Electric Industry Co Ltd; Oki Printed Circuits Co Ltd
Priority date: 1993-02-12
Filing date: 1993-02-12
Publication date: 1994-09-02

Abstract

(57)【要約】【目的】ＣＰＵ等の負荷を増すことなく高速に、かつ
自由な形状のレイアウトを実現し、しかも画素単位での
合成をも可能とした表示制御装置を提供する。【構成】表示用メモリ１〜３の各々に格納された表示
データを合成して表示する表示制御装置において、表示
用メモリ２，３に格納された画像データに基づく表示画
面上での画像の表示位置の移動を、表示用メモリ２，３
の表示位置指定及び表示形状指定メモリ４，５の表示位
置指定によって行うとともに、表示用メモリ２，３に格
納された画像データに基づく表示画像の形状を表示形状
指定メモリ４，５によって決定し、さらに表示用メモリ
２，３に格納された画像データに基づく表示画像の重な
り部分について、各表示メモリ２，３間に設定した表示
優先度に基づいて表示優先度判定回路１３で判定し、こ
の判定結果に基づいて表示用メモリ１〜３の各表示デー
タを合成して表示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像合成を行う表示制
御装置に関し、特に複数の表示用メモリを有し、この複
数の表示用メモリの各々に格納された表示データを合成
してＣＲＴ等の表示装置の同一画面上に表示する表示制
御装置に関するものである。

【０００２】

【従来の技術】この種の表示制御装置の従来例の一構成
例を図１１に、その合成動作を説明するための表示例を
図１２にそれぞれ示す。なお、ここでは、ＣＰＵから直
接読み書きされる表示用メモリ（フレーム・メモリ）と
外部からの２つの映像信号による画像合成を例にとって
説明する。図１１において、表示用メモリ３１〜３３及
び合成表示制御用メモリ３４はデュアル・ポートＲＡＭ
により構成され、表示用メモリ３１には、図１２（ａ）
に示す如き文字列を表わす表示データがＣＰＵ（図示せ
ず）によりＣＰＵバス３６を介して書き込まれる一方、
表示用メモリ３２，３３には、外部からの映像信号によ
る図１２（ｂ），（ｃ）に示す如き画像を表わす画像デ
ータ１，２が格納される。

【０００３】また、合成表示制御用メモリ３４には、図
１２（ｆ）に示すように、ＣＲＴ４６上に表示用メモリ
３２，３３のどの格納データを表示するかを示すデータ
が、ＣＰＵによりＣＰＵバス３６を介して書き込まれ
る。図１２（ｆ）の例では、領域（表示面全体）に表
示用メモリ３１の表示データに基づく文字列を、領域
に表示用メモリ３２に格納された画像データに基づく画
像を、領域に表示用メモリ３３に格納された画像デー
タに基づく画像をそれぞれ合成表示する場合を示してい
る。

【０００４】これらのメモリ（３１〜３４）を構成する
デュアル・ポートＲＡＭのシリアル・ポートからは、タ
イミング発生器３７から供給されるタイミング信号を基
に、シリアルリード制御回路３８〜４０によってシリア
ル・データとして読み出される。このとき、表示用メモ
リ３２，３３に対しては、表示画面上での表示位置を制
御するために、図１２（ｄ），（ｅ）に示すように、読
出し位置にオフセットが与えられる。

【０００５】マルチプレクス制御回路４４においては、
合成表示制御用メモリ３４からのシリアル・データの、
図１２の領域の部分で表示用メモリ３１からのシリア
ル表示データを、領域の部分で表示用メモリ３２から
のシリアル・データを、領域の部分で表示用メモリ３
３からのシリアル・データを選択合成する。そして、こ
のディジタル表示データをＤＡＣ（ディジタル・アナロ
グコンバータ）４５にてアナログ表示データに変換し、
表示装置であるＣＲＴ４６へ供給する。これにより、Ｃ
ＲＴ４６の表示画面上には、図１２（ｇ）に示す如き合
成画像が表示される。

【０００６】図１３は、従来例の他の構成例を示すブロ
ック図であり、図１４にその合成動作を説明するための
表示例を示す。なお、図１３中、図１１と同等部分には
同一符号を付し、その説明は省略する。本従来例では、
上記従来例における合成表示制御用メモリ３４に代え
て、矩形領域判定回路４１，４２及び表示優先度判定回
路４３を用いている。図１３において、矩形領域判定回
路４１，４２により、図１４（ｈ），（ｉ）に示すよう
に、表示用メモリ３２，３３に格納された各画像データ
に基づいて表示する表示画面上での矩形領域を設定す
る。

【０００７】さらに、２つの矩形領域の重なり部分、即
ち矩形領域判定回路４１，４２の各出力が同時にオンと
なる部分では、表示優先度判定回路４３により、図１４
（ｊ），（ｋ）に示すように、表示優先度の高い方をオ
ンとする。本従来例では、表示用メモリ３２の方が表示
優先度が高い設定のときの例を示している。そして、マ
ルチプレクス制御回路４４において、表示用メモリ３１
〜３３の各々から読み出されるシリアル・データを、表
示優先度判定回路４３の判定出力に基づいて選択合成
し、ＤＡＣ４５を介してＣＲＴ４６に供給する。

【０００８】

【発明が解決しようとする課題】しかしながら、図１１
の構成の従来例では、図１５に示すように、例えば表示
用メモリ３２に格納された画像データに基づく表示画面
上での画像の表示位置の移動を行う場合、ＣＰＵ等によ
って合成表示制御用メモリ３４のデータを書き換える必
要があり、これがＣＰＵ等の負荷となるとともに、ＣＰ
Ｕ等の処理速度が即、移動速度に影響を与えるという問
題点があった。

【０００９】一方、図１３の構成の従来例にあっては、
矩形領域の設定がレジスタ等の設定により簡単にできる
ため、表示画面上での画像の表示位置の移動には有利で
はあるが、表示用メモリ３２，３３に格納された各画像
データに基づく画像の表示画面上での重なり部分は、図
１６（ａ）に示すように、常に矩形の一部の形状としか
なり得ず、また画素単位での合成も不可能であるため、
図１６（ｂ），（ｃ）に示すような複雑な画像合成は実
現できないという問題点があった。

【００１０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、ＣＰＵ等の負荷を増
すことなく高速に、かつ自由な形状のレイアウトを実現
し、しかも画素単位での合成をも可能とした表示制御装
置を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明による表示制御装置は、複数の表示用メモリ
を有し、これら表示用メモリの各々に格納された表示デ
ータを合成して表示装置の同一画面上に表示する表示制
御装置であって、複数の表示用メモリの各々に格納され
た表示データに基づく各表示画像の表示画面上での表示
位置を制御する回路と、各表示画像の表示形状を指定す
る表示形状指定メモリを有し、この表示形状指定メモリ
による形状指定に応じて表示形状を制御する回路と、複
数の表示用メモリ間に設定した表示優先度に基づいて表
示画像の重なり部分を制御する回路とを具備している。

【００１２】

【作用】複数の表示用メモリの各々に格納された表示デ
ータを合成して表示する表示制御装置において、表示用
メモリに格納された画像データに基づく表示画像の形状
を表示形状指定メモリによって決定し、さらに各表示用
メモリに格納された画像データに基づく表示画像の重な
り部分について、各表示メモリ間に設定した表示優先度
に基づいて決定する。これにより、各表示画像の重なり
部分の形状における制限を排除し、画素単位での合成を
も可能とする自由な形状のレイアウトの実現が可能とな
る。

【００１３】また、表示用メモリに格納された画像デー
タに基づく表示画面上での画像の表示位置の移動を、表
示用メモリの表示位置指定及び表示形状指定メモリの表
示位置指定により実現する。これにより、ＣＰＵ等の処
理速度に依存することなく、またＣＰＵ等の負荷を増す
ことなく高速に画像合成が実行可能となる。

【００１４】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明の一実施例を示すブロック図
あり、図２には合成動作を説明するための表示例を示
す。なお、本実施例では、ＣＰＵから直接読み書きされ
る表示用メモリ（フレーム・メモリ）に格納された表示
データと外部からの２つの映像信号による画像合成を例
にとって説明する。図１において、デュアル・ポートＲ
ＡＭにより構成された３つの表示用メモリ１〜３及び２
つの表示形状指定メモリ４，５が設けられている。

【００１５】そして、一例として、表示用メモリ１に
は、ＣＰＵ（図示せず）によりＣＰＵバス６を介して図
２（ａ）に示す如き文字列を表わす表示データが書き込
まれ、表示用メモリ２，３には、外部からの映像信号に
よる図２（ｂ），（ｄ）に示す如き画像を表わす画像デ
ータ１，２が格納される。また、表示形状指定メモリ
４，５には、表示用メモリ２，３に格納された画像デー
タ１，２に基づく表示画像の表示画面上での表示形状を
表わす形状データがＣＰＵによってＣＰＵバス６を介し
て書き込まれる。その表示形状の一例を、図２（ｃ），
（ｅ）に示す。

【００１６】これらのメモリ（１〜５）を構成するデュ
アル・ポートＲＡＭのシリアル・ポートからは、タイミ
ング発生器７から供給されるタイミング信号を基に、シ
リアルリード制御回路８〜１２によってシリアル・デー
タとして読み出される。このとき、表示用メモリ２，３
及び表示形状指定メモリ４，５に対しては、表示画面上
での表示位置を制御するために、図２（ｆ），（ｈ）及
び図２（ｇ），（ｉ）に示すように、読出し位置にオフ
セットが与えられる。

【００１７】また、図２（ｃ）に示す表示用メモリ２の
表示領域と、図２（ｅ）に示す表示用メモリ３の表示領
域との重なり部分、即ち表示形状指定メモリ４から読み
出されるシリアル・データと表示形状指定メモリ５から
読み出されるシリアル・データが同時にオンとなる部分
では、表示優先度判定回路１３により、図２（ｊ），
（ｋ）に示すように、表示優先度の高い方をオンとす
る。なお、本実施例例では、表示用メモリ２の方が表示
優先度が高い設定のときの例を示している。

【００１８】マルチプレクス制御回路１４においては、
表示用メモリ１〜３の各々から読み出されるシリアル・
データを、表示優先度判定回路１３の判定出力に基づい
て選択合成する。そして、このディジタル表示データを
ＤＡＣ１５にてアナログ表示データに変換し、表示装置
であるＣＲＴ１６へ供給する。これにより、ＣＲＴ１６
の表示画面上には、図２（ｌ）に示す如き合成画像が表
示される。

【００１９】ここで、表示用メモリ２，３についてのシ
リアルリード制御回路９，１１は、表示用メモリ２，３
の各々に格納された画像データに基づく各表示画像の表
示画面上での表示位置を制御する機能を持っている。図
３に、デュアル・ポートＲＡＭ上の座標と表示画面上で
の表示位置座標の関係を示す。図３において、デュアル
・ポートＲＡＭ上の座標（ａ）に示すポイント（Ｘａ，
Ｙａ）を、表示画面上の座標（ｂ）に示すポイント（Ｘ
ｂ，Ｙｂ）に表示することは、デュアル・ポートＲＡＭ
の読出し位置（ｃ）に示すように、Ｘ方向に対して“Ｘ
ａ−Ｘｂ”，Ｙ方向に対して“Ｙａ−Ｙｂ”のオフセッ
トを与えることにより可能である。

【００２０】この表示画面上での表示位置制御を実現す
るための回路例を図４に、その動作説明のためのタイム
チャートを図５にそれぞれ示す。図４において、ＲＯＷ
レジスタ２１及びＣＯＬレジスタ２２はＣＰＵデータ・
バス２３に接続され、ＣＰＵから制御されるROWSET-N信
号及びCOLSET-N信号の各立上がりタイミングにより、デ
ュアル・ポートＲＡＭ２４のシリアル・リード動作のＸ
方向のオフセットｎ，Ｙ方向のオフセットｍをそれぞれ
設定する（図５の時刻ｔ₁，ｔ₂）。

【００２１】そして、ＲＯＷレジスタ２１に設定された
値ｎは、表示装置（本例では、ＣＲＴ１６）の垂直同期
信号VSYNC-N の立下がりタイミングでＲＯＷカウンタ２
５にロードされる（図５の時刻ｔ₃）。次に、デュアル
・ポートＲＡＭ２４に対して、表示画面第１ラインに対
応するリード転送が実行される。この際、ＲＯＷアドレ
スとしてＲＯＷカウンタ２５の出力ｎがタイミング信号
ROWEN-N により３ステート・バッファ２６を介して与え
られ（図５の時刻ｔ₄）、またＳＡＭスタート・アドレ
スとしてＣＯＬレジスタ２２の出力ｍがタイミング信号
COLEN-N により３ステート・バッファ２７を介して与え
られる（図５の時刻ｔ₅）。

【００２２】その後、シリアル・クロックSC-Pにより、
デュアル・ポートＲＡＭ２４からシリアル・データとし
て出力される（図５の時刻ｔ₆〜ｔ₇）。表示画面第２
ライン以降についても同様であるが、DISP-P信号により
ＲＯＷカウンタ２５がカウント・アップされるため、リ
ード転送時のＲＯＷアドレスには“ｎ＋１”，“ｎ＋
２”が設定されることになる。このように、ＲＯＷレジ
スタ２１、ＣＯＬレジスタ２２への設定値を制御するこ
とにより、図６に示すように、デュアル・ポートＲＡＭ
２４に格納された画像データ（ａ）に基づく表示画像の
表示画面上での表示位置（ｂ）を制御できることにな
る。

【００２３】次に、表示形状指定及び表示優先度制御に
より合成制御を実現するための回路例（図１の要部）を
図７に、その動作説明のためのタイムチャートを図８に
それぞれ示す。図７において、デュアル・ポートＲＡＭ
により構成される表示用メモリ１〜３及び表示形状指定
メモリ４，５の各格納データは、シリアル・クロックSC
-Nによりシリアル・データとして読み出される。表示デ
ータである表示用メモリ１〜３の各シリアル・データ
は、それぞれマルチプレクス制御回路１４のデータ入力
ポートＡ〜Ｃへ供給される。

【００２４】また、各表示用メモリ１〜３の表示形状を
決定するデータである表示形状指定メモリ４，５の各シ
リアル・データは、表示優先度判定回路１３のデータ入
力ポートＩ１，Ｉ２へ供給される。表示優先度判定回路
１３は、図９（ｂ）の真理値表に示すように、データ入
力ポートＩ１，Ｉ２が共に論理“１”になったとき、予
めＣＰＵバス６を介して設定された優先度の高い方のみ
を論理“１”とし、データ出力ポートＯ１，Ｏ２より出
力する機能を持つ回路である。

【００２５】表示優先度判定回路１３の出力信号である
表示データ選択信号SEL1，SEL2は、マルチプレクス制御
回路１４の選択用入力ポートＳ１，Ｓ０へ供給される。
マルチプレクス制御回路１４は、図９（ａ）に示すよう
な真理値表に基づき、選択用入力ポートＳ１，Ｓ０の値
に応じてデータ入力Ａ〜Ｃの中から１つを選択し、デー
タ出力ポートＯより出力する機能を持つ回路である。こ
れにより、マルチプレクス制御回路１４の出力データで
ある合成シリアル・データとして、表示形状指定メモリ
４上で論理“１”の書き込まれた部分には表示用メモリ
２のシリアル・データが（図８のｂ部）、表示形状指定
メモリ５上で論理“１”の書き込まれた部分には表示用
メモリ３のシリアル・データが（図８のｄ部）、双方が
共に論理“１”の部分には優先度の高い方のシリアル・
データが（図８のｃ部）、双方が共に論理“０”の部分
には表示用メモリ１のシリアル・データが（図８のａ
部）選択合成されて出力されることになる。

【００２６】以上述べたハードウェア構成においてＣＰ
Ｕによって実行される、ソフトウェアによる制御処理の
手順の一例について、図１０のフローチャートにしたが
って説明する。先ず、表示用メモリ２に関し、表示形状
を示す形状データを表示形状指定メモリ４へ書き込み
（ステップＳ１）、続いて表示用メモリ２に格納された
画像データに基づく表示画像の表示画面上の表示位置を
示す位置情報をシリアルリード制御回路９に与える（ス
テップＳ２）。

【００２７】次に、表示形状指定メモリ４のシリアル・
リード位置を設定するために、シリアルリード制御回路
１０に対してオフセット値をＩ／Ｏ命令等によって設定
し（ステップＳ３）、続いて表示用メモリ２のシリアル
・リード位置を設定するために、シリアルリード制御回
路９に対してオフセット値をＩ／Ｏ命令等によって設定
する（ステップＳ４）。以上の処理を表示用メモリ３に
対しても同様に実行し、表示用メモリ３に対する処理が
終了したら（ステップＳ５）、表示用メモリ２，３に対
し互いの優先度をＩ／Ｏ命令等でセットし（ステップＳ
６）、一連の処理を終了する。このとき、表示形状を変
更する必要がなく、表示位置の移動だけであれば、ステ
ップＳ１，Ｓ６の処理は省略される。

【００２８】なお、上記実施例では、ＣＰＵから直接読
み書きされる表示用メモリ１に格納された表示データ
と、２つの表示用メモリ２，３に格納された画像データ
を合成する場合を例にとって説明したが、これに限定さ
れるものではなく、合成する側の表示用メモリを３つ以
上用いて、２つの場合と同様にして画像合成を行うこと
も可能である。

【００２９】

【発明の効果】以上詳細に説明したように、本発明によ
れば、複数の表示用メモリの各々に格納された表示デー
タを合成して表示する表示制御装置において、表示用メ
モリに格納された画像データに基づく表示画像の形状を
表示形状指定メモリによって決定し、さらに各表示用メ
モリに格納された画像データに基づく表示画像の重なり
部分について、各表示メモリ間に設定した表示優先度に
基づいて決定するようにしたので、各表示画像の重なり
部分の形状における制限を排除し、画素単位での合成を
も可能とする自由な形状のレイアウトの実現が可能とな
る。

【００３０】また、表示用メモリに格納された画像デー
タに基づく表示画面上での画像の表示位置の移動を、表
示用メモリの表示位置指定及び表示形状指定メモリの表
示位置指定により可能としたため、ＣＰＵ等の処理速度
に依存することなく、しかもＣＰＵ等の負荷を増すこと
なく高速に画像合成が実行可能となる。その結果、マル
チメディア対策として、ＣＰＵの制御するフレーム・メ
モリ表示画面中へ外部からの複数のリアルタイム動画像
を自由な形状のマルチ・ウインドウとして表示する、と
いうような視覚的効果の高い表示制御装置を実現できる
ことになる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１における合成動作を説明するための表示例
を示す図である。

【図３】デュアル・ポートＲＡＭ上の座標と表示位置座
標との関係を示す図である。

【図４】表示位置制御の回路例を示すブロック図であ
る。

【図５】表示位置制御のタイムチャートである。

【図６】デュアル・ポートＲＡＭと表示画面の対応関係
を示す図である。

【図７】図１の要部の詳細を示すブロック図である。

【図８】表示形状指定及び表示優先度制御のタイムチャ
ートである。

【図９】マルチプレクス制御回路（ａ）及び表示優先度
判定回路（ｂ）の真理値表を示す図である。

【図１０】ソフトウェアによる制御処理の手順を示すフ
ローチャートである。

【図１１】従来例の一構成例を示すブロック図である。

【図１２】図１１における合成動作を説明するための表
示例を示す図である。

【図１３】従来例の他の構成例を示すブロック図であ
る。

【図１４】図１３における合成動作を説明するための表
示例を示す図である。

【図１５】表示画面上での表示画像の移動を表わす図で
ある。

【図１６】表示画面上での表示画像の重なり部分の各種
形状を示す図である。

【符号の説明】

１〜３表示用メモリ４，５表示形状指定メモリ７タイミング発生器８〜１２シリアルリード制御回路１３表示優先度判定回路１４マルチプレクサ制御回路

Claims

【特許請求の範囲】

【請求項１】複数の表示用メモリを有し、前記複数の
表示用メモリの各々に格納された表示データを合成して
表示装置の同一画面上に表示する表示制御装置であっ
て、前記複数の表示用メモリの各々に格納された表示データ
に基づく各表示画像の表示画面上での表示位置を制御す
る回路と、前記各表示画像の表示形状を指定する表示形状指定メモ
リを有し、この表示形状指定メモリによる形状指定に応
じて表示形状を制御する回路と、前記複数の表示用メモリ間に設定した表示優先度に基づ
いて前記各表示画像の重なり部分を制御する回路とを具
備したことを特徴とする表示制御装置。