JPH04330490A - Image display device - Google Patents
Image display deviceInfo
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- JPH04330490A JPH04330490A JP3128315A JP12831591A JPH04330490A JP H04330490 A JPH04330490 A JP H04330490A JP 3128315 A JP3128315 A JP 3128315A JP 12831591 A JP12831591 A JP 12831591A JP H04330490 A JPH04330490 A JP H04330490A
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- 230000015654 memory Effects 0.000 claims abstract description 72
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Image Input (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、フレームメモリを備え
た画像表示装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device equipped with a frame memory.
【０００２】0002
【従来の技術】従来の画像表示装置の一例について図３
に示すブロック図を用いて説明する。５はフレームメモ
リであり、画像信号ｈは、アドレス信号ｄにより指定さ
れるアドレスに書き込まれ、また、アドレス信号ｄによ
り指定されるアドレスから画像信号が読み出され、画像
信号ｉとして出力される。フレームメモリ５のライトア
ドレス信号ｂは、ライトアドレス作成回路１により作成
され、一方、リードアドレス信号ｃはリードアドレス作
成回路２により作成される。切替回路３は、リード／ラ
イト制御回路４の制御により、ライトアドレス信号ｂあ
るいはリードアドレス信号ｃのいずれか一方を選択し、
アドレス信号ｄとしてフレームメモリ５に出力する。フ
レームメモリ５はこのアドレス信号ｄがリードアドレス
信号であるかあるいはライトアドレス信号であるかによ
り、リード動作あるいはライト動作を行う。[Prior Art] Fig. 3 shows an example of a conventional image display device.
This will be explained using the block diagram shown in FIG. Reference numeral 5 denotes a frame memory, in which the image signal h is written to the address specified by the address signal d, and the image signal is read from the address specified by the address signal d and output as the image signal i. The write address signal b of the frame memory 5 is generated by the write address generation circuit 1, while the read address signal c is generated by the read address generation circuit 2. The switching circuit 3 selects either the write address signal b or the read address signal c under the control of the read/write control circuit 4,
It is output to the frame memory 5 as an address signal d. The frame memory 5 performs a read operation or a write operation depending on whether this address signal d is a read address signal or a write address signal.
【０００３】次に、各部についてさらに詳しく説明する
。ライトアドレス作成回路１は、図４に示すような構成
となっている。論理積回路９には、制御回路４からのラ
イト許可信号ｆと、外部からの書き込み信号ａとが入力
されており、ライト許可信号ｆが論理“１”のとき、書
き込み信号ａが論理積回路９から出力される。フレーム
メモリ５のアドレスは、画素列、すなわち画素ラインの
番号に対応するラインアドレスと、各画素ラインを構成
する画素の番号に対応するペルアドレスとから成る。
ライトペルカウンタ１０はペルアドレスを生成するカウ
ンタであり、ライトラインカウンタ１１はラインアドレ
スを生成するカウンタである。各カウンタ１０，１１に
は論理積回路９を通過した書き込み信号ａがクロックと
して入力され、カウンタ１０は書き込み信号ａに同期し
てインクリメントし、カウンタ１１はカウンタ１０がオ
ーバーフローするごとに、インクリメントする。そして
、カウンタ１０はペルアドレス信号ｌを、カウンタ１１
はラインアドレス信号ｋをそれぞれ出力し、アドレスｌ
を下位アドレス、アドレスｋを上位アドレスとして合成
したものがライトアドレス信号ｂとして出力される。Next, each part will be explained in more detail. The write address generation circuit 1 has a configuration as shown in FIG. The write permission signal f from the control circuit 4 and the write signal a from the outside are input to the AND circuit 9. When the write permission signal f is logic "1", the write signal a is input to the AND circuit 9. Output from 9. The address of the frame memory 5 consists of a line address corresponding to the number of a pixel column, that is, a pixel line, and a per address corresponding to the number of the pixels constituting each pixel line. The write pel counter 10 is a counter that generates a pel address, and the write line counter 11 is a counter that generates a line address. The write signal a passed through the AND circuit 9 is input as a clock to each counter 10, 11, and the counter 10 increments in synchronization with the write signal a, and the counter 11 increments each time the counter 10 overflows. Then, the counter 10 inputs the per address signal l to the counter 11.
outputs the line address signal k, and the address l
is the lower address and address k is the upper address, and the result is output as the write address signal b.
【０００４】スクロール制御回路１２は、フレームメモ
リ５から画像信号を読み出すとき、読み出しを開始する
ラインアドレスを表すスクロール信号ｊを発生する。図
５を参照して具体的に説明する。フレームメモリ５から
はラインアドレスの一定範囲から画像信号が読み出され
、それによって画像が表示される。この一定範囲をリー
ド範囲という。そして、図５（ａ）に示すように、ライ
ンアドレス信号ｋの値が、リード範囲に含まれる画素ラ
インの総数より小さいときは、制御回路１２は値が０の
スクロール信号ｊを出力する。一方、ラインアドレス信
号ｋの値が、リード範囲に含まれる画素ラインの総数よ
り大きいときは、制御回路１２はラインアドレス信号ｋ
の値から、上記画素ラインの総数を引いた値のスクロー
ル信号ｊを出力する。When reading an image signal from the frame memory 5, the scroll control circuit 12 generates a scroll signal j representing a line address from which reading is to be started. This will be explained in detail with reference to FIG. Image signals are read from a certain range of line addresses from the frame memory 5, and an image is thereby displayed. This fixed range is called the lead range. As shown in FIG. 5A, when the value of the line address signal k is smaller than the total number of pixel lines included in the read range, the control circuit 12 outputs a scroll signal j having a value of 0. On the other hand, when the value of the line address signal k is larger than the total number of pixel lines included in the read range, the control circuit 12 outputs the line address signal k.
A scroll signal j having a value obtained by subtracting the total number of pixel lines from the value of is output.
【０００５】リードアドレス作成回路２は図６に示すよ
うな構成となっている。この回路は、ペルアドレス信号
を生成するリードペルカウンタ１４とラインアドレス信
号を生成するリードラインカウンタ１５とを備え、これ
らのカウンタには発振器１３よりリードタイミング信号
ｅがクロックとして入力されている。そして、カウンタ
１４は図７に示すように、タイミング信号ｅの立上りに
同期して計数値、すなわちペル値を１ずつ増加させる。
そして、カウンタ１５は、カウンタ１４がオーバーフロ
ーするごとにインクリメントする。カウンタ１５が生成
したラインアドレス信号には、加算器１６でスクロール
信号ｊが加算され、その結果がラインアドレス信号ｍと
なる。そして、カウンタ１４が出力するペルアドレス信
号ｏは下位アドレス信号、ラインアドレス信号ｍは上位
アドレス信号として合成され、合成結果はリードアドレ
ス信号ｃとして出力される。The read address generation circuit 2 has a configuration as shown in FIG. This circuit includes a read pel counter 14 that generates a pel address signal and a read line counter 15 that generates a line address signal, and a read timing signal e from an oscillator 13 is inputted to these counters as a clock. Then, as shown in FIG. 7, the counter 14 increases the count value, that is, the pel value, by one in synchronization with the rise of the timing signal e. The counter 15 is incremented each time the counter 14 overflows. An adder 16 adds a scroll signal j to the line address signal generated by the counter 15, and the result becomes a line address signal m. Then, the per address signal o output by the counter 14 is synthesized as a lower address signal and the line address signal m as an upper address signal, and the synthesis result is output as a read address signal c.
【０００６】リード／ライト制御回路４は切替回路３に
リード／ライト切替信号ｇを出力し、また、ライト許可
信号ｆをライトアドレス作成回路１に出力して、図８に
示すようにリード／ライトの切り替えを行う。すなわち
、制御回路４はまずリードタイミング信号ｅが論理“０
”の状態のとき、ライト許可信号ｆをライト許可状態に
し、一方、切替信号ｇをライトアドレス状態とする。そ
の結果、ライトアドレス作成回路１では、書き込み信号
ａがカウンタ１０，１１に入力され、また、切替回路３
はライトアドレス信号ｂを選択し、アドレス信号ｄとし
てフレームメモリ５に与える。一方、リードタイミング
信号ｅが論理“１”の状態のときは、ライト許可信号ｆ
をライト禁止状態にし、切替信号ｇをリードアドレス状
態とする。その結果、ライトアドレス作成回路１では、
書き込み信号ａはカウンタ１０，１１に入力されず、ま
た、切替回路３はリードアドレス信号ｃを選択し、アド
レス信号ｄとしてフレームメモリ５に与える。
なお、リードタイミング信号ｅ、ライト許可信号ｆ、な
らびにリード／ライト切替信号ｇのタイミングが少しず
つずれているのは、カウンタ１０，１１，１４，１５の
インクリメント動作によるアドレス信号ｂ，ｃの切り替
わりにより、フレームメモリ５が誤動作することを防止
するためである。The read/write control circuit 4 outputs a read/write switching signal g to the switching circuit 3, and also outputs a write permission signal f to the write address generation circuit 1, so that read/write is performed as shown in FIG. Switch. That is, the control circuit 4 first sets the read timing signal e to logic "0".
”, the write permission signal f is set to the write permission state, and the switching signal g is set to the write address state.As a result, in the write address generation circuit 1, the write signal a is input to the counters 10 and 11, In addition, the switching circuit 3
selects write address signal b and supplies it to frame memory 5 as address signal d. On the other hand, when the read timing signal e is in the logic "1" state, the write permission signal f
is set to a write inhibit state, and the switching signal g is set to a read address state. As a result, in the write address generation circuit 1,
The write signal a is not input to the counters 10 and 11, and the switching circuit 3 selects the read address signal c and supplies it to the frame memory 5 as the address signal d. Note that the timings of the read timing signal e, write permission signal f, and read/write switching signal g are slightly shifted because the address signals b and c are switched by the incrementing operations of the counters 10, 11, 14, and 15. This is to prevent the frame memory 5 from malfunctioning.
【０００７】[0007]
【発明が解決しようとする課題】このような従来の画像
表示装置では、上述のようにフレームメモリ５にはリー
ドアドレス信号ｃとライトアドレス信号ｂとが切り替え
て与えられ、フレームメモリ５はリード動作とライト動
作とを交互に行い、それらを同時に行うことはできない
。そのため、画像表示装置の書き込み動作が遅いという
欠点があった。In such a conventional image display device, the frame memory 5 is supplied with the read address signal c and the write address signal b in a switched manner as described above, and the frame memory 5 performs a read operation. and write operations are performed alternately, and cannot be performed at the same time. Therefore, there was a drawback that the writing operation of the image display device was slow.
【０００８】本発明の目的は、このような欠点を除去し
、画像信号の書き込みを高速に行える画像表示装置を提
供することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate such drawbacks and provide an image display device that can write image signals at high speed.
【０００９】[0009]
【課題を解決するための手段】本発明は、フレームメモ
リと、このフレームメモリに画像信号を書き込むための
ライトアドレス信号を作成するライトアドレス作成回路
と、前記フレームメモリから前記画像信号を読み出す場
合の先頭のアドレスを表す読み出し開始アドレス信号を
、前記ライトアドレス作成回路が作成した前記ライトア
ドレス信号にもとづいて作成するスクロール制御回路と
、このスクロール制御回路が作成した前記読み出し開始
アドレス信号が表すアドレスから所定範囲内のアドレス
を表すリードアドレス信号を作成するリードアドレス作
成回路とを備えた画像表示装置において、前記フレーム
メモリを構成する複数のメモリと、切替信号にもとづい
て、前記ライトアドレス作成回路が作成したライトアド
レス信号および前記リードアドレス作成回路が作成した
前記リードアドレス信号を前記複数のメモリに与える第
１の切替回路と、前記ライトアドレス作成回路が作成し
た前記ライトアドレス信号を、前記複数のメモリの一つ
に与え、他の前記メモリには前記リードアドレス作成回
路が作成した前記リードアドレス信号を与えるための前
記切替信号を、前記ライトアドレス作成回路が作成した
前記ライトアドレス信号にもとづいて作成し、前記第１
の切替回路に出力する制御回路と、前記複数のメモリか
ら読み出された前記画像信号の一つを、前記リードアド
レス作成回路が作成した前記リードアドレス信号にもと
づいて選択する第２の切替回路とを備えたことを特徴と
する。[Means for Solving the Problems] The present invention provides a frame memory, a write address generation circuit for generating a write address signal for writing an image signal into the frame memory, and a write address generation circuit for generating a write address signal for writing an image signal into the frame memory. A scroll control circuit generates a read start address signal representing the first address based on the write address signal generated by the write address generation circuit, and a predetermined address represented by the read start address signal generated by the scroll control circuit. In an image display device comprising a read address generation circuit that generates a read address signal representing an address within a range, the write address generation circuit generates a read address signal based on a plurality of memories constituting the frame memory and a switching signal. a first switching circuit that supplies a write address signal and the read address signal created by the read address creation circuit to the plurality of memories; and a first switching circuit that supplies the write address signal created by the write address creation circuit to one of the plurality of memories. the switching signal for giving the read address signal created by the read address creation circuit to the other memory, based on the write address signal created by the write address creation circuit; 1st
a second switching circuit that selects one of the image signals read from the plurality of memories based on the read address signal created by the read address creation circuit; It is characterized by having the following.
【００１０】0010
【実施例】次に本発明の実施例について説明する。図１
に本発明による画像表示装置の一例を示す。この装置で
は、フレームメモリは複数のメモリ５１ 〜５ｎ によ
り構成されている。ライトアドレス作成回路１およびリ
ードアドレス作成回路２は、図３のものと同じであり、
それらの構成は図４および図５にそれぞれ示したように
なっている。切り替え回路６は、ライトアドレス信号ｂ
とリードアドレス信号ｃとを入力とし、各メモリ５１
〜５ｎ にそれぞれアドレス信号ｄ１ 〜ｄｎ を出力
する。そして、ライトアドレス信号ｂはメモリ５１ 〜
５ｎ のいずれか一つのメモリに与え、リードアドレス
信号ｃは、それ以外の複数のメモリ（５１ 〜５ｎ ）
に与える。どのメモリにライトアドレス信号ｂを与え、
どのメモリにリードアドレス信号ｃを与えるかはリード
／ライト切替信号ｑにより決める。リード／ライト制御
回路７は、ライトアドレス信号ｂにもとづいてこの切替
信号ｑを切替回路６に出力する。切替回路８はメモリ５
１〜５ｎ が出力する画像信号の一つを選択し、画像信
号ｉとして出力する。
その選択はリードアドレス信号ｃにもとづいて行う。[Example] Next, an example of the present invention will be described. Figure 1
An example of an image display device according to the present invention is shown in FIG. In this device, the frame memory is composed of a plurality of memories 51 to 5n. The write address generation circuit 1 and the read address generation circuit 2 are the same as those in FIG.
Their configurations are shown in FIGS. 4 and 5, respectively. The switching circuit 6 receives the write address signal b
and read address signal c as input, each memory 51
Address signals d1 to dn are output to the terminals d1 to dn, respectively. Then, the write address signal b is sent to the memory 51 to
5n, and the read address signal c is applied to any one of the other memories (51 to 5n).
give to Which memory should be given write address signal b?
Which memory is given the read address signal c is determined by the read/write switching signal q. The read/write control circuit 7 outputs this switching signal q to the switching circuit 6 based on the write address signal b. The switching circuit 8 is the memory 5
One of the image signals outputted by 1 to 5n is selected and output as image signal i. The selection is made based on the read address signal c.
【００１１】次に、フレームメモリ５１ 〜５ｎ のア
ドレスマップを示す図８を参照して動作を説明する。ま
ず、ライトアドレス信号ｂがメモリ５ｐ＋３ のライン
アドレスの範囲内にある場合、すなわち、ライトアドレ
ス信号ｂを構成するラインアドレス信号ｋの値がメモリ
５ｐ＋３ のラインアドレスの範囲内にある場合、制御
回路７は切替回路６に対して切替信号ｑを出力し、ライ
ンアドレス信号ｂをアドレス信号ｄｐ＋３ としてメモ
リ５ｐ＋３ に出力し、リードアドレス信号ｃを他の複
数のメモリのアドレス信号として出力させる。これによ
り、メモリ５ｐ＋３ はライト動作を行い、リードアド
レスが与えられた他の複数のメモリはリード動作を行う
。リード動作を行うメモリについてさらに説明すると、
リード動作を行うメモリは、スクロール信号ｊの値のラ
インアドレスを先頭とするリード範囲内のラインアドレ
スが割り当てられたメモリであり、具体的には図のよう
に、例えばメモリ５３ 〜５ｐ＋２ のｐ個のメモリと
なる。Next, the operation will be explained with reference to FIG. 8 showing the address map of the frame memories 51 to 5n. First, when the write address signal b is within the range of the line address of the memory 5p+3, that is, when the value of the line address signal k constituting the write address signal b is within the range of the line address of the memory 5p+3, the control circuit 7 outputs the switching signal q to the switching circuit 6, outputs the line address signal b as the address signal dp+3 to the memory 5p+3, and outputs the read address signal c as the address signal of other plural memories. As a result, the memory 5p+3 performs a write operation, and the other plural memories to which the read address has been given perform read operations. To further explain the memory that performs read operations,
The memory that performs the read operation is a memory to which a line address within the read range starting from the line address of the value of the scroll signal j is assigned, and specifically, as shown in the figure, for example, p pieces of memory 53 to 5p+2 are allocated. memory.
【００１２】リードアドレス信号ｃが与えられたメモリ
（５１ 〜５ｎ ）は画像信号を出力し、切替回路８は
その中の一つをリードアドレス信号ｃにもとづいて選択
して画像信号ｉとして出力する。The memories (51 to 5n) to which the read address signal c is applied output image signals, and the switching circuit 8 selects one of them based on the read address signal c and outputs it as an image signal i. .
【００１３】このように本実施例の画像表示装置では、
フレームメモリが複数のメモリによって構成され、一つ
のメモリがライト動作を行っているとき、同時に他のメ
モリはリード動作を行うので、画像表示装置への書き込
み動作を、読み出し動作に制限されず高速に行うことが
可能となる。As described above, in the image display device of this embodiment,
The frame memory is composed of multiple memories, and when one memory is performing a write operation, the other memory is simultaneously performing a read operation, so that the write operation to the image display device can be performed at high speed without being limited to the read operation. It becomes possible to do so.
【００１４】なお、各メモリ単位でライト動作とリード
動作が切り替わるので、スクロールは１つのメモリに割
り当てられたラインアドレスの単位で行うことになる。Note that since the write operation and read operation are switched in each memory unit, scrolling is performed in units of line addresses assigned to one memory.
【００１５】[0015]
【発明の効果】以上説明したように本発明の画像表示装
置では、フレームメモリが複数のメモリによって構成さ
れ、一つのメモリがライト動作を行っているとき、同時
に他のメモリはリード動作を行うので、画像表示装置へ
の書き込み動作を、読み出し動作に制限されず高速に行
うことが可能となる。As explained above, in the image display device of the present invention, the frame memory is composed of a plurality of memories, and when one memory is performing a write operation, the other memories are simultaneously performing a read operation. , it becomes possible to perform a writing operation to an image display device at high speed without being limited to a reading operation.
【図１】本発明による画像表示装置の一例を示すブロッ
ク図である。FIG. 1 is a block diagram showing an example of an image display device according to the present invention.
【図２】図１の画像表示装置を構成するメモリのメモリ
マップである。FIG. 2 is a memory map of a memory configuring the image display device of FIG. 1;
【図３】従来の画像表示装置を示すブロック図である。FIG. 3 is a block diagram showing a conventional image display device.
【図４】図３の画像表示装置のライトアドレス作成回路
を示すブロック図である。FIG. 4 is a block diagram showing a write address generation circuit of the image display device of FIG. 3;
【図５】図３の画像表示装置のスクロール制御回路を説
明するための図である。FIG. 5 is a diagram for explaining a scroll control circuit of the image display device of FIG. 3;
【図６】図３の画像表示装置のリードアドレス作成回路
を示すブロック図である。FIG. 6 is a block diagram showing a read address generation circuit of the image display device of FIG. 3;
【図７】図６のリードアドレス作成回路の動作を説明す
るためのタイミングチャートである。7 is a timing chart for explaining the operation of the read address generation circuit of FIG. 6. FIG.
【図８】図３の画像表示装置のリード／ライト制御回路
の動作を説明するためのタイミングチャートである。FIG. 8 is a timing chart for explaining the operation of the read/write control circuit of the image display device of FIG. 3;
１ ライトアドレス作成回路 ２ リードアドレス作成回路 ６，８ 切替回路 ７ リード／ライト制御回路 ５１ 〜５ｎ メモリ １０ ライトペルカウンタ １１ ライトラインカウンタ １２ スクロール制御回路 １３ 発振器 １４ リードペルカウンタ １５ リードラインカウンタ １６ 加算器 1 Write address creation circuit 2 Read address creation circuit 6, 8 Switching circuit 7 Read/write control circuit 51 ~ 5n Memory 10 Light pel counter 11. Light line counter 12 Scroll control circuit 13 Oscillator 14 Read pel counter 15 Lead line counter 16 Adder
Claims (1)
画像信号を書き込むためのライトアドレス信号を作成す
るライトアドレス作成回路と、前記フレームメモリから
前記画像信号を読み出す場合の先頭のアドレスを表す読
み出し開始アドレス信号を、前記ライトアドレス作成回
路が作成した前記ライトアドレス信号にもとづいて作成
するスクロール制御回路と、このスクロール制御回路が
作成した前記読み出し開始アドレス信号が表すアドレス
から所定範囲内のアドレスを表すリードアドレス信号を
作成するリードアドレス作成回路とを備えた画像表示装
置において、前記フレームメモリを構成する複数のメモ
リと、切替信号にもとづいて、前記ライトアドレス作成
回路が作成したライトアドレス信号および前記リードア
ドレス作成回路が作成した前記リードアドレス信号を前
記複数のメモリに与える第１の切替回路と、前記ライト
アドレス作成回路が作成した前記ライトアドレス信号を
、前記複数のメモリの一つに与え、他の前記メモリには
前記リードアドレス作成回路が作成した前記リードアド
レス信号を与えるための前記切替信号を、前記ライトア
ドレス作成回路が作成した前記ライトアドレス信号にも
とづいて作成し、前記第１の切替回路に出力する制御回
路と、前記複数のメモリから読み出された前記画像信号
の一つを、前記リードアドレス作成回路が作成した前記
リードアドレス信号にもとづいて選択する第２の切替回
路とを備えたことを特徴とする画像表示装置。1. A frame memory, a write address generation circuit that generates a write address signal for writing an image signal to the frame memory, and a read start address representing a first address when reading the image signal from the frame memory. a scroll control circuit that creates a signal based on the write address signal created by the write address creation circuit; and a read address that represents an address within a predetermined range from the address represented by the read start address signal created by the scroll control circuit. In an image display device comprising a read address generation circuit that generates a signal, the write address signal generated by the write address generation circuit and the read address generation circuit based on a plurality of memories forming the frame memory and a switching signal. a first switching circuit that supplies the read address signal created by a circuit to the plurality of memories; and a first switching circuit that supplies the write address signal created by the write address generation circuit to one of the plurality of memories; The switching signal for giving the read address signal created by the read address creation circuit is created based on the write address signal created by the write address creation circuit, and is output to the first switching circuit. It is characterized by comprising a control circuit and a second switching circuit that selects one of the image signals read out from the plurality of memories based on the read address signal created by the read address creation circuit. image display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128315A JPH04330490A (en) | 1991-05-02 | 1991-05-02 | Image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128315A JPH04330490A (en) | 1991-05-02 | 1991-05-02 | Image display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04330490A true JPH04330490A (en) | 1992-11-18 |
Family
ID=14981737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128315A Pending JPH04330490A (en) | 1991-05-02 | 1991-05-02 | Image display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04330490A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06284421A (en) * | 1992-12-31 | 1994-10-07 | Internatl Business Mach Corp <Ibm> | Processor for three-dimensional picture data |
-
1991
- 1991-05-02 JP JP3128315A patent/JPH04330490A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06284421A (en) * | 1992-12-31 | 1994-10-07 | Internatl Business Mach Corp <Ibm> | Processor for three-dimensional picture data |
| JP2915269B2 (en) * | 1992-12-31 | 1999-07-05 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 3D camera image data processor |
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