JP2812230B2 - バイアス電圧発生回路 - Google Patents
バイアス電圧発生回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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- G05F3/205—Substrate bias-voltage generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Description
【０００１】
【産業上の利用分野】本発明はバイアス電圧発生回路に
関し、特に半導体集積回路装置におけるダイナミックＲ
ＡＭ回路等の動作に必要な基板バイアス電圧や昇圧電圧
を安定に得るためのバイアス発生回路に関するものであ
る。
関し、特に半導体集積回路装置におけるダイナミックＲ
ＡＭ回路等の動作に必要な基板バイアス電圧や昇圧電圧
を安定に得るためのバイアス発生回路に関するものであ
る。
【０００２】
【従来の技術】一般に、ダイナミック型の半導体ＲＡＭ
装置（ＤＲＡＭ）は基板バイアス回路を内蔵しており、
メモリセルトランジスタ等のＮチャネルＭＯＳトランジ
スタの基板バイアスＶBBを負電圧とすることで、データ
記憶時間を示す特性であるホールド特性を良好とするよ
うになっている。
装置（ＤＲＡＭ）は基板バイアス回路を内蔵しており、
メモリセルトランジスタ等のＮチャネルＭＯＳトランジ
スタの基板バイアスＶBBを負電圧とすることで、データ
記憶時間を示す特性であるホールド特性を良好とするよ
うになっている。
【０００３】図６はこの種の基板バイアス発生回路のブ
ロック図を示しており、例えば、特開昭６３−４４９１
号公報に開示のものである。図において、基板バイアス
検知回路３１は基板バイアスＶBBを検知して設定値より
高ければ、検出信号φB1をハイレベル（イネーブル）と
し、逆に低ければローレベルとする。基板バイアス発生
回路４１は検出信号φB1がハイレベルの時に活性化され
て基板バイアスＶBBを低下させ、逆にφB1がローレベル
の時に非活性化されて動作停止状態となる。こうするこ
とにより、基板バイアスＶBBは設定電圧に略等しく維持
されるようになっているのである。
ロック図を示しており、例えば、特開昭６３−４４９１
号公報に開示のものである。図において、基板バイアス
検知回路３１は基板バイアスＶBBを検知して設定値より
高ければ、検出信号φB1をハイレベル（イネーブル）と
し、逆に低ければローレベルとする。基板バイアス発生
回路４１は検出信号φB1がハイレベルの時に活性化され
て基板バイアスＶBBを低下させ、逆にφB1がローレベル
の時に非活性化されて動作停止状態となる。こうするこ
とにより、基板バイアスＶBBは設定電圧に略等しく維持
されるようになっているのである。
【０００４】ＤＲＡＭが動作すると、基板電流が流れて
基板バイアスＶBBが上昇するが、図６に示した回路によ
りこのＶBBの電位を常時ほぼ設定値に保つことができ
る。
基板バイアスＶBBが上昇するが、図６に示した回路によ
りこのＶBBの電位を常時ほぼ設定値に保つことができ
る。
【０００５】通常、ＤＲＡＭにおけるＶBB設定値はホー
ルド特性が最も良くなる電圧に設定される。このＤＲＡ
Ｍのメモリセルのビット線に平行な断面図の例を図８
（ａ）に示す。Ｎ+ 拡散層１と２及びワード線よりなる
セルトランジスタと、セル対極及びスタックポリシリコ
ン層よりなるセルコンデンサとにより、１メモリセルが
構成されており、このメモリセルの等価回路が図６にメ
モリセル５１として示されている。
ルド特性が最も良くなる電圧に設定される。このＤＲＡ
Ｍのメモリセルのビット線に平行な断面図の例を図８
（ａ）に示す。Ｎ+ 拡散層１と２及びワード線よりなる
セルトランジスタと、セル対極及びスタックポリシリコ
ン層よりなるセルコンデンサとにより、１メモリセルが
構成されており、このメモリセルの等価回路が図６にメ
モリセル５１として示されている。
【０００６】ＤＲＡＭはこのセルコンデンサに電荷を蓄
積することでデータ（情報）を記憶するものであるが、
セルトランジスタのサブスレッショルドリークや、基板
とＮ+ 拡散層２とのジャンクション部に存在する格子欠
陥によるジャンクションリーク等に起因して、メモリセ
ル蓄積電荷はある程度リークすることは避けられず、情
報が失われてしまう。
積することでデータ（情報）を記憶するものであるが、
セルトランジスタのサブスレッショルドリークや、基板
とＮ+ 拡散層２とのジャンクション部に存在する格子欠
陥によるジャンクションリーク等に起因して、メモリセ
ル蓄積電荷はある程度リークすることは避けられず、情
報が失われてしまう。
【０００７】情報を記憶できる時間、すなわちホールド
特性を向上させるには、これ等のリーク量を減らすこと
が必要になる。これ等のリーク量はＶBBの電圧値に大き
く依存している。つまり、ＶBBの電圧が高すぎると、セ
ルトランジスタの閾値が低下してサブスレッショルドリ
ーク電流が増大し、逆に低すぎるとジャンクションリー
ク電流が増大する。
特性を向上させるには、これ等のリーク量を減らすこと
が必要になる。これ等のリーク量はＶBBの電圧値に大き
く依存している。つまり、ＶBBの電圧が高すぎると、セ
ルトランジスタの閾値が低下してサブスレッショルドリ
ーク電流が増大し、逆に低すぎるとジャンクションリー
ク電流が増大する。
【０００８】これ等のトータルのリーク電流が最小とな
るＶBBの最適値が存在し、その電圧値がＶBB設定値とし
て設定される。また、ＤＲＡＭでは、一定周期毎にリフ
レッシュと呼ばれる再書込み動作を行ってリークに対す
るデータ消失を防いでいる。
るＶBBの最適値が存在し、その電圧値がＶBB設定値とし
て設定される。また、ＤＲＡＭでは、一定周期毎にリフ
レッシュと呼ばれる再書込み動作を行ってリークに対す
るデータ消失を防いでいる。
【０００９】図６に示す如く、ＶBBラインはメモリセル
５１を介して１／２ＶCCラインとの間に大きな容量を有
する。これを説明するために、１メモリセルにおけるＶ
BBラインと１／２ＶCCラインとの間の容量の等化回路を
図８（ｂ）に示す。先の図８（ａ）に示した如く、スタ
ックポリシリコン層とセル対極との間のコンデンサ容量
膜の電界を最小に抑えるために、セル対極の電圧は１／
２ＶCCとされている。
５１を介して１／２ＶCCラインとの間に大きな容量を有
する。これを説明するために、１メモリセルにおけるＶ
BBラインと１／２ＶCCラインとの間の容量の等化回路を
図８（ｂ）に示す。先の図８（ａ）に示した如く、スタ
ックポリシリコン層とセル対極との間のコンデンサ容量
膜の電界を最小に抑えるために、セル対極の電圧は１／
２ＶCCとされている。
【００１０】このコンデンサつまり図８（ｂ）における
Ｃ２８は約３０ｆＦ（フェムトファラッド）程度の容量
値である。また、図８（ａ）におけるＮ+ 拡散層２と基
板との間はジャンクション容量が存在し、この容量値は
通常１ｆＦ程度であり、図８（ｂ）のＣ３８はこの容量
を示す。
Ｃ２８は約３０ｆＦ（フェムトファラッド）程度の容量
値である。また、図８（ａ）におけるＮ+ 拡散層２と基
板との間はジャンクション容量が存在し、この容量値は
通常１ｆＦ程度であり、図８（ｂ）のＣ３８はこの容量
を示す。
【００１１】また、ビット線は、ほとんどの時間１／２
ＶCCの電位になっており、ビット線と直接つながってい
るＮ+ 拡散層１と基板の間にもジャンクション容量が存
在していて、それは１メモリセル当たり約０．５ｆＦの
容量値である。この容量は図８（ｂ）において、Ｃ４８
で示されている。
ＶCCの電位になっており、ビット線と直接つながってい
るＮ+ 拡散層１と基板の間にもジャンクション容量が存
在していて、それは１メモリセル当たり約０．５ｆＦの
容量値である。この容量は図８（ｂ）において、Ｃ４８
で示されている。
【００１２】従って、図８（ｂ）における容量をトータ
ルすればＶBBは１／２ＶCCと１メモリセル当たり約１．
５ｆＦの容量を持つのである。この値はメモリセルの構
造などによって若干変わるが、大きく異なる場合でも高
々２倍程度であると考えられている。従って、例えば６
４Ｍ（メガ）ＤＲＡＭの場合は、ＶBBは１／２ＶCCと約
１００ｎＦ（ナノファラッド）の非常に大きな容量値を
持っていることになる。当然周辺回路などでＶBBはＶCC
（正の電源）やＧＮＤ（接地電源）との間に容量を持つ
が、この容量値はメモリセル部の容量値に比べて一桁か
ら二桁小さい値に過ぎない。
ルすればＶBBは１／２ＶCCと１メモリセル当たり約１．
５ｆＦの容量を持つのである。この値はメモリセルの構
造などによって若干変わるが、大きく異なる場合でも高
々２倍程度であると考えられている。従って、例えば６
４Ｍ（メガ）ＤＲＡＭの場合は、ＶBBは１／２ＶCCと約
１００ｎＦ（ナノファラッド）の非常に大きな容量値を
持っていることになる。当然周辺回路などでＶBBはＶCC
（正の電源）やＧＮＤ（接地電源）との間に容量を持つ
が、この容量値はメモリセル部の容量値に比べて一桁か
ら二桁小さい値に過ぎない。
【００１３】また、図６に示した基板バイアス検知回路
３１の具体的な回路例を図９に示す。この回路はＶBBに
流れ込む電流をゼロにしている。これは電流削減のため
である。つまり、基板バイアス発生回路４１は一般的に
チャージポンプ（前述の特開昭６３−４４９１号公報参
照）で構成されるが、その回路は構成上ＶBBから取り去
る電流の数倍の電流を電源から消費してしまうのであ
る。従って、トータル的な消費電流を減らすためには、
回路が動作する時に流れる基板電流以外はＶBBに流れ込
む電流をなるべく少なくすることが得策である。
３１の具体的な回路例を図９に示す。この回路はＶBBに
流れ込む電流をゼロにしている。これは電流削減のため
である。つまり、基板バイアス発生回路４１は一般的に
チャージポンプ（前述の特開昭６３−４４９１号公報参
照）で構成されるが、その回路は構成上ＶBBから取り去
る電流の数倍の電流を電源から消費してしまうのであ
る。従って、トータル的な消費電流を減らすためには、
回路が動作する時に流れる基板電流以外はＶBBに流れ込
む電流をなるべく少なくすることが得策である。
【００１４】尚、図９において、Ｐチャンネルトランジ
スタＱ３９，Ｑ４９が電源ＶCCとＧＮＤとの間に直列に
設けられており、トランジスタＱ３９のゲートにはＧＮ
Ｄ電位が、トランジスタＱ４９のゲートには検知すべき
基板バイアスＶBBが夫々印加されている。そして、両ト
ランジスタの直列接続点の電圧がインバータＩ１，Ｉ２
を介して導出され、検出信号φB1となっている。
スタＱ３９，Ｑ４９が電源ＶCCとＧＮＤとの間に直列に
設けられており、トランジスタＱ３９のゲートにはＧＮ
Ｄ電位が、トランジスタＱ４９のゲートには検知すべき
基板バイアスＶBBが夫々印加されている。そして、両ト
ランジスタの直列接続点の電圧がインバータＩ１，Ｉ２
を介して導出され、検出信号φB1となっている。
【００１５】ＶBBが設定値以下の時はトランジスタＱ４
９のドレイン出力はインバータＩ１の閾値以下であり、
よってインバータＩ１の出力はハイ、インバータＩ２の
出力はローとなり、検出信号φB1はローレベルにある。
９のドレイン出力はインバータＩ１の閾値以下であり、
よってインバータＩ１の出力はハイ、インバータＩ２の
出力はローとなり、検出信号φB1はローレベルにある。
【００１６】一方、ＶBBが設定値より高くなると、トラ
ンジスタＱ４９のドレイン出力はインバータＩ１の閾値
を越えるので、インバータＩ１の出力はロー、インバー
タＩ２の出力はハイとなり、検出信号φB1はハイレベル
となるのである。
ンジスタＱ４９のドレイン出力はインバータＩ１の閾値
を越えるので、インバータＩ１の出力はロー、インバー
タＩ２の出力はハイとなり、検出信号φB1はハイレベル
となるのである。
【００１７】最近、バッテリバックアップ式のパーソナ
ルコンピュータが多く出回るようになり、その主記憶装
置であるＤＲＡＭには低消費電力が求められるようにな
っている。また、パーソナルコンピュータの用途では、
通常ＤＲＡＭは時間的割合のほとんどがデータ保持のた
めのリフレッシュ期間に費やされる。そのため特にリフ
レッシュ期間の消費電流の低減が求められてきている。
ルコンピュータが多く出回るようになり、その主記憶装
置であるＤＲＡＭには低消費電力が求められるようにな
っている。また、パーソナルコンピュータの用途では、
通常ＤＲＡＭは時間的割合のほとんどがデータ保持のた
めのリフレッシュ期間に費やされる。そのため特にリフ
レッシュ期間の消費電流の低減が求められてきている。
【００１８】それを実行する一つの有力な方法として、
リフレッシュの周期を長くすることがあげられるが、そ
れにはホールド特性を上げることが必要となり、そのた
めに前述したような厳しいＶBB電圧の制御が有効にな
る。また、他の方法として、リフレッシュ期間のみＶCC
を下げて消費電流を削減する、いわゆるデータリテンシ
ョンモードが検討されている。動作スピードの求められ
るリード・ライト時はＶCC＝３．３Ｖ（±０．３Ｖ）を
供給し、また、動作スピードの求められないリフレッシ
ュ期間はデータリテンションモードとして、ＶCC＝２．
０Ｖを供給して消費電流を削減するものである。
リフレッシュの周期を長くすることがあげられるが、そ
れにはホールド特性を上げることが必要となり、そのた
めに前述したような厳しいＶBB電圧の制御が有効にな
る。また、他の方法として、リフレッシュ期間のみＶCC
を下げて消費電流を削減する、いわゆるデータリテンシ
ョンモードが検討されている。動作スピードの求められ
るリード・ライト時はＶCC＝３．３Ｖ（±０．３Ｖ）を
供給し、また、動作スピードの求められないリフレッシ
ュ期間はデータリテンションモードとして、ＶCC＝２．
０Ｖを供給して消費電流を削減するものである。
【００１９】
【発明が解決しようとする課題】データリテンションモ
ードに入る時、ＶCCは３．３Ｖから２．０Ｖと大きな電
源電圧変動（電源バンプ）がある。この時ＶBB電圧が非
常に低くなり過ぎるという問題がある。図７は図６の従
来の基板バイアス回路を用いた場合の電源バンプ時の各
信号電圧の変化を示した図である。この図を用いてこの
問題の詳しい説明を行う。
ードに入る時、ＶCCは３．３Ｖから２．０Ｖと大きな電
源電圧変動（電源バンプ）がある。この時ＶBB電圧が非
常に低くなり過ぎるという問題がある。図７は図６の従
来の基板バイアス回路を用いた場合の電源バンプ時の各
信号電圧の変化を示した図である。この図を用いてこの
問題の詳しい説明を行う。
【００２０】ＶCCが３．３Ｖから２．０Ｖに変化する
と、１／２ＶCCはＶCCに追従して低くなる。このため、
ＶBBの電圧も図６におけるメモリセルによる容量カップ
リングで、１／２ＶCCの電圧変化幅とほぼ同じ電圧幅だ
け低くなる。
と、１／２ＶCCはＶCCに追従して低くなる。このため、
ＶBBの電圧も図６におけるメモリセルによる容量カップ
リングで、１／２ＶCCの電圧変化幅とほぼ同じ電圧幅だ
け低くなる。
【００２１】一方、ＶCCが低くなれば、ホールド特性な
どで決まるＶBB電圧最適値は高くなるので、ＶBB設定値
は高くする必要がある。この結果図７に示すように、Ｖ
CCが２．０Ｖになった時にはＶBBはＶBB設定値に対し非
常に低い電圧になってしまう。その時最も問題となるの
は、ジャンクションリーク電流が大きく増大することに
よるホールド特性の悪化である。
どで決まるＶBB電圧最適値は高くなるので、ＶBB設定値
は高くする必要がある。この結果図７に示すように、Ｖ
CCが２．０Ｖになった時にはＶBBはＶBB設定値に対し非
常に低い電圧になってしまう。その時最も問題となるの
は、ジャンクションリーク電流が大きく増大することに
よるホールド特性の悪化である。
【００２２】またその他にも、ＶBBを基板電圧とするＮ
チャンネルＭＯＳトランジスタの閾値電圧が高くなっ
て、各回路の動作スピードが変わることでスキューずれ
が起こり、最悪の場合誤動作を引き起こすという問題も
ある。ＤＲＡＭが動作すれば、つまりリフレッシュを行
えば基板電流が流れるので、この低くなり過ぎたＶBB電
圧をＶBB設定値まで回復させることができる。
チャンネルＭＯＳトランジスタの閾値電圧が高くなっ
て、各回路の動作スピードが変わることでスキューずれ
が起こり、最悪の場合誤動作を引き起こすという問題も
ある。ＤＲＡＭが動作すれば、つまりリフレッシュを行
えば基板電流が流れるので、この低くなり過ぎたＶBB電
圧をＶBB設定値まで回復させることができる。
【００２３】しかし、ＶBBに寄生する容量は６４ＭＤＲ
ＡＭでは約１００ｎＦと非常に大きいので、一度のリフ
レッシュで回復する電圧は極く僅かであり、また通常の
ＶBBへの定常的なリークパスはほとんど無いので、リフ
レッシュを数百から数十万回繰り返さなければＶBB電圧
は回復しない。このＶBB電圧が回復するまでの期間ホー
ルド特性は悪くなってしまっているので、例えばリフレ
ッシュ周期を早くするなど対策が必要であるが、その場
合消費電流が増大するので問題である。
ＡＭでは約１００ｎＦと非常に大きいので、一度のリフ
レッシュで回復する電圧は極く僅かであり、また通常の
ＶBBへの定常的なリークパスはほとんど無いので、リフ
レッシュを数百から数十万回繰り返さなければＶBB電圧
は回復しない。このＶBB電圧が回復するまでの期間ホー
ルド特性は悪くなってしまっているので、例えばリフレ
ッシュ周期を早くするなど対策が必要であるが、その場
合消費電流が増大するので問題である。
【００２４】電源バンプはデータリテンションモードと
は関係なく起こる場合もある。通常ＶCCの規格は±１０
％であるので、ＤＲＡＭをこの規格内で使用していても
０．６Ｖの電源バンプが起きる可能性があり、その場合
もＶBB電圧が低くなり過ぎる問題が起こる。この問題は
上述の特開昭６３−４４９１号公報でも指摘されてお
り、この公報ではＶBBへの定常的なリークパスを強制的
に設けることでこの問題を解決している。この公報に開
示されている基板バイアス検知回路の回路図を図１０に
示す。ＶCCとＶBBの間にトランジスタＱＡ〜ＱＦを直列
（一部並列）に配置することでＩ（ＶBB）で示したリー
クパスを設けている。
は関係なく起こる場合もある。通常ＶCCの規格は±１０
％であるので、ＤＲＡＭをこの規格内で使用していても
０．６Ｖの電源バンプが起きる可能性があり、その場合
もＶBB電圧が低くなり過ぎる問題が起こる。この問題は
上述の特開昭６３−４４９１号公報でも指摘されてお
り、この公報ではＶBBへの定常的なリークパスを強制的
に設けることでこの問題を解決している。この公報に開
示されている基板バイアス検知回路の回路図を図１０に
示す。ＶCCとＶBBの間にトランジスタＱＡ〜ＱＦを直列
（一部並列）に配置することでＩ（ＶBB）で示したリー
クパスを設けている。
【００２５】ＰチャンネルトランジスタＱＡ，ＱＢ及び
ＮチャンネルトランジスタＱＣのゲートはＧＮＤされて
おり、ＮチャンネルトランジスタＱＤ，ＱＥはダイオー
ド接続構成とされている。トランジスタＱＢとＱＣとの
接続点がインバータＩ３の入力となり、インバータＩ３
の出力がインバータＩ４の入力となる。そして、このイ
ンバータＩ４の出力が検出信号φB1となっている。尚、
インバータＩ３の出力をＰチャンネルトランジスタＱＦ
を用いてトランジスタＱＡ，ＱＢの接続点へ帰還してヒ
ステリシス特性を得ている。
ＮチャンネルトランジスタＱＣのゲートはＧＮＤされて
おり、ＮチャンネルトランジスタＱＤ，ＱＥはダイオー
ド接続構成とされている。トランジスタＱＢとＱＣとの
接続点がインバータＩ３の入力となり、インバータＩ３
の出力がインバータＩ４の入力となる。そして、このイ
ンバータＩ４の出力が検出信号φB1となっている。尚、
インバータＩ３の出力をＰチャンネルトランジスタＱＦ
を用いてトランジスタＱＡ，ＱＢの接続点へ帰還してヒ
ステリシス特性を得ている。
【００２６】この図１０の回路の動作は図９の回路と基
本的に同じであり、ＶBBが設定値より低ければ検出信号
φB1はローレベル、高ければハイレベルとなる。
本的に同じであり、ＶBBが設定値より低ければ検出信号
φB1はローレベル、高ければハイレベルとなる。
【００２７】しかしながらこの回路を図６の基板バイア
ス検知回路に用いた場合にも、前述したようにＩ（ＶB
B）の数倍の電流を基板バイアス発生回路４１が消費し
てしまうことになる。例えば、電源バンプ後ＶBBの電圧
を１．０ｍｓ（ミリ秒）で１．０Ｖ回復させようとする
と、６４ＭＤＲＡＭではＩ（ＶBB）は１００μＡ（マイ
クロアンペア）必要になり、その結果基板バイアス発生
回路の消費電流は数百μＡになってしまう。通常のＤＲ
ＡＭのデータ保持時の電流は百μＡであることを考える
と、この回路を使用すると消費電流が数倍にもなってし
まい問題である。
ス検知回路に用いた場合にも、前述したようにＩ（ＶB
B）の数倍の電流を基板バイアス発生回路４１が消費し
てしまうことになる。例えば、電源バンプ後ＶBBの電圧
を１．０ｍｓ（ミリ秒）で１．０Ｖ回復させようとする
と、６４ＭＤＲＡＭではＩ（ＶBB）は１００μＡ（マイ
クロアンペア）必要になり、その結果基板バイアス発生
回路の消費電流は数百μＡになってしまう。通常のＤＲ
ＡＭのデータ保持時の電流は百μＡであることを考える
と、この回路を使用すると消費電流が数倍にもなってし
まい問題である。
【００２８】本発明の目的は、電源バンプ時においてバ
イアス電圧が設定値から大きく外れるような場合速やか
に設定値に引き込むことができるバイアス電圧発生回路
を提供することである。
イアス電圧が設定値から大きく外れるような場合速やか
に設定値に引き込むことができるバイアス電圧発生回路
を提供することである。
【００２９】本発明の他の目的は、消費電流の削減を可
能としたバイアス電圧発生回路を提供することである。
能としたバイアス電圧発生回路を提供することである。
【００３０】
【課題を解決するための手段】本発明によるバイアス電
圧発生回路は、バイアス電圧の絶対値が設定値より小の
ときにアクティブとなる検出信号を生成するバイアス電
圧検知手段と、前記検出信号のアクティブ期間活性化さ
れて前記バイアス電圧の絶対値が前記設定値になるよう
に制御するバイアス電圧発生手段と、第１の電源と前記
バイアス電圧との間に設けられたスイッチ素子と、この
スイッチ素子の制御電極と第２の電源との間に設けられ
た容量素子と、前記検出信号の非アクティブの期間に更
に前記第２の電源電圧が所定値低下した時に前記スイッ
チ素子をオンせしめるような電圧に前記制御電極の電圧
を設定制御する制御手段とを含むことを特徴としてい
る。更に本発明によるバイアス電圧発生回路は、第１の
電源の電圧を昇圧したバイアス電圧であるブースト電圧
の絶対値が設定値より小のときにアクティブとなる検出
信号を生成するブースト電圧検知手段と、前記検出信号
のアクティブ期間活性化されて前記ブースト電圧の絶対
値が前記設定値になるように制御するブースト電圧発生
手段と、前記第１の電源と前記ブースト電圧との間に設
けられたスイッチ素子と、このスイッチ素子の制御電極
と第２の電源との間に設けられた容量素子と、前記検出
信号の非アクティブの期間に前記第１の電源の電圧の絶
対値が所定値低下した時に前記スイッチ素子をオンせし
めるような電圧に前記制御電極の電圧を設定制御する制
御手段とを含むことを特徴としている。
圧発生回路は、バイアス電圧の絶対値が設定値より小の
ときにアクティブとなる検出信号を生成するバイアス電
圧検知手段と、前記検出信号のアクティブ期間活性化さ
れて前記バイアス電圧の絶対値が前記設定値になるよう
に制御するバイアス電圧発生手段と、第１の電源と前記
バイアス電圧との間に設けられたスイッチ素子と、この
スイッチ素子の制御電極と第２の電源との間に設けられ
た容量素子と、前記検出信号の非アクティブの期間に更
に前記第２の電源電圧が所定値低下した時に前記スイッ
チ素子をオンせしめるような電圧に前記制御電極の電圧
を設定制御する制御手段とを含むことを特徴としてい
る。更に本発明によるバイアス電圧発生回路は、第１の
電源の電圧を昇圧したバイアス電圧であるブースト電圧
の絶対値が設定値より小のときにアクティブとなる検出
信号を生成するブースト電圧検知手段と、前記検出信号
のアクティブ期間活性化されて前記ブースト電圧の絶対
値が前記設定値になるように制御するブースト電圧発生
手段と、前記第１の電源と前記ブースト電圧との間に設
けられたスイッチ素子と、このスイッチ素子の制御電極
と第２の電源との間に設けられた容量素子と、前記検出
信号の非アクティブの期間に前記第１の電源の電圧の絶
対値が所定値低下した時に前記スイッチ素子をオンせし
めるような電圧に前記制御電極の電圧を設定制御する制
御手段とを含むことを特徴としている。
【００３１】
【００３２】
【実施例】以下に図面を用いて本発明の実施例について
説明する。
説明する。
【００３３】図１は本発明の一実施例の構成を示す図で
あり、図６に示した従来例の回路に基板バイアス安定化
回路１１を組込んだものである。
あり、図６に示した従来例の回路に基板バイアス安定化
回路１１を組込んだものである。
【００３４】この基板バイアス安定化回路１１は、ソー
スをＧＮＤに、ドレインをＶBBに、ゲートを信号φA1に
夫々接続したＰチャンネルＭＯＳトランジスタＱ１１
と、電源ＶCCと、信号φA1（トランジスタＱ１１のゲー
ト）との間に設けられたコンデンサＣ１１と、信号φA1
を生成するコンデンサリストア回路２１で構成されてい
る。
スをＧＮＤに、ドレインをＶBBに、ゲートを信号φA1に
夫々接続したＰチャンネルＭＯＳトランジスタＱ１１
と、電源ＶCCと、信号φA1（トランジスタＱ１１のゲー
ト）との間に設けられたコンデンサＣ１１と、信号φA1
を生成するコンデンサリストア回路２１で構成されてい
る。
【００３５】コンデンサリストア回路２１は、基板バイ
アス検知回路３１の検出出力φB1がイネーブル（ハイレ
ベル）の時、信号φA1をＧＮＤとショート（リストア）
する機能を持っており、その具体的な回路図の例を図２
に示す。
アス検知回路３１の検出出力φB1がイネーブル（ハイレ
ベル）の時、信号φA1をＧＮＤとショート（リストア）
する機能を持っており、その具体的な回路図の例を図２
に示す。
【００３６】図２を参照すると、検出信号φB1がイネー
ブル（ハイレベル）の時、ＰチャンネルトランジスタＱ
３１がオンして、ノードａｌがＶCCになって、Ｎチャン
ネルトランジスタＱ２１がオンすることで信号φA1をＧ
ＮＤとショートするようになっている。また、検出信号
φB1がローレベルの時は、トランジスタＱ３１がオフ
し、抵抗Ｒ１１によりノードａｌがＶBB電圧になること
でトランジスタＱ２１がオフするようになっている。つ
まりコンデンサリストア回路２１は、基板バイアス発生
回路４１がイネーブルの時にコンデンサＣ１１の−電極
の信号φA1をＧＮＤにリストアする回路構成である。
ブル（ハイレベル）の時、ＰチャンネルトランジスタＱ
３１がオンして、ノードａｌがＶCCになって、Ｎチャン
ネルトランジスタＱ２１がオンすることで信号φA1をＧ
ＮＤとショートするようになっている。また、検出信号
φB1がローレベルの時は、トランジスタＱ３１がオフ
し、抵抗Ｒ１１によりノードａｌがＶBB電圧になること
でトランジスタＱ２１がオフするようになっている。つ
まりコンデンサリストア回路２１は、基板バイアス発生
回路４１がイネーブルの時にコンデンサＣ１１の−電極
の信号φA1をＧＮＤにリストアする回路構成である。
【００３７】次に、電源バンプ時における図１の各信号
電圧の変化を図３に示す。この図３を参照しながら図１
の回路ブロックの動作を説明する。ＶCCが３．３Ｖの期
間信号φB1は時々イネーブルになる（図示せず）ので、
ｔ０の時信号φA1はＧＮＤ（０．０Ｖ）にリストアされ
ている。
電圧の変化を図３に示す。この図３を参照しながら図１
の回路ブロックの動作を説明する。ＶCCが３．３Ｖの期
間信号φB1は時々イネーブルになる（図示せず）ので、
ｔ０の時信号φA1はＧＮＤ（０．０Ｖ）にリストアされ
ている。
【００３８】ＶCC電圧が下がってくると、１／２ＶCCと
の容量カップリングでＶBB電圧は低くなってくるため、
信号φB1は常にローとなっていて信号φA1のリストアは
行われない。またその時、信号φA1は図１におけるコン
デンサＣ１１の容量カップリングによってＶCCの電圧変
化幅と同じ変化幅で低い電圧になっていく。
の容量カップリングでＶBB電圧は低くなってくるため、
信号φB1は常にローとなっていて信号φA1のリストアは
行われない。またその時、信号φA1は図１におけるコン
デンサＣ１１の容量カップリングによってＶCCの電圧変
化幅と同じ変化幅で低い電圧になっていく。
【００３９】信号φA1は図１におけるトランジスタＱ１
１のゲートにつながれているため、信号φA1がＶＴ（Ｑ
１１の閾値）まで下がると、トランジスタＱ１１がオン
してＧＮＤからＶBBに電流が流れ始める（ｔ１）。その
ためｔ１以後は、ＶBBの電圧は次第に高い電圧になって
いく。
１のゲートにつながれているため、信号φA1がＶＴ（Ｑ
１１の閾値）まで下がると、トランジスタＱ１１がオン
してＧＮＤからＶBBに電流が流れ始める（ｔ１）。その
ためｔ１以後は、ＶBBの電圧は次第に高い電圧になって
いく。
【００４０】ＶBBの電圧がＶBB設定値より高くなると信
号φB1がハイレベルになり基板バイアス発生回路４１が
動作するが、それと同時にコンデンサリストア回路２１
によって信号φA1がＧＮＤにリストアされ、トランジス
タＱ１１がオフする（ｔ２）。この結果電源バンプ時、
ＶBBの電圧は速やかに、ほぼＶBB設定値通りに回復す
る。ＶBBが回復する電圧変化のスピードは、トランジス
タＱ１１のサイズで調節できる。
号φB1がハイレベルになり基板バイアス発生回路４１が
動作するが、それと同時にコンデンサリストア回路２１
によって信号φA1がＧＮＤにリストアされ、トランジス
タＱ１１がオフする（ｔ２）。この結果電源バンプ時、
ＶBBの電圧は速やかに、ほぼＶBB設定値通りに回復す
る。ＶBBが回復する電圧変化のスピードは、トランジス
タＱ１１のサイズで調節できる。
【００４１】このことで従来の回路で問題となってい
た、電源バンプ時にＶBB電圧が低くなり過ぎるという欠
点を解決することができる。また、図１及び図２におけ
る本発明では、定常的に電流を流すパスが無いため、本
発明の一実施例である基板バイアス電圧安定回路１１を
図６で示した従来回路に適用しても、消費電流の増加は
殆ど無いという特徴を持つ。
た、電源バンプ時にＶBB電圧が低くなり過ぎるという欠
点を解決することができる。また、図１及び図２におけ
る本発明では、定常的に電流を流すパスが無いため、本
発明の一実施例である基板バイアス電圧安定回路１１を
図６で示した従来回路に適用しても、消費電流の増加は
殆ど無いという特徴を持つ。
【００４２】また、図１に示したように、本発明の一実
施例である基板バイアス電圧安定回路１１は入力する制
御信号は信号φB1のみであるためにその制御が簡単であ
り、レイアウト上この回路の配置の制約が少ないという
特徴がある。このことは、従来の半導体回路装置に対し
て本発明を追加修正する場合に大掛かりな配線の変更を
必要としない、という利点につながる。
施例である基板バイアス電圧安定回路１１は入力する制
御信号は信号φB1のみであるためにその制御が簡単であ
り、レイアウト上この回路の配置の制約が少ないという
特徴がある。このことは、従来の半導体回路装置に対し
て本発明を追加修正する場合に大掛かりな配線の変更を
必要としない、という利点につながる。
【００４３】尚、本発明はその回路構成上、電源バンプ
幅がトランジスタＱ１１の閾値以上であれば動作するよ
うになっている。最近のＤＲＡＭでは数種類の閾値が用
意されるようになってきており、また、トランジスタＱ
１１のウエルの電圧をＧＮＤやＶCCなど適当に選ぶこと
で、トランジスタＱ１１の閾値、すなわち本回路が動作
する電源バンプの最小の電圧幅は、かなりの自由度で選
べる。
幅がトランジスタＱ１１の閾値以上であれば動作するよ
うになっている。最近のＤＲＡＭでは数種類の閾値が用
意されるようになってきており、また、トランジスタＱ
１１のウエルの電圧をＧＮＤやＶCCなど適当に選ぶこと
で、トランジスタＱ１１の閾値、すなわち本回路が動作
する電源バンプの最小の電圧幅は、かなりの自由度で選
べる。
【００４４】以上、本発明を基板バイアス電圧安定回路
として用いた場合の説明を行ってきたが、電源バンプ時
に昇圧電圧を安定させることにも適用できる。最近で
は、ワード昇圧などのために昇圧電源ＶBOOST を半導体
回路装置内で恒常的に自己発生させるタイプのＤＲＡＭ
が登場してきている。このＶBOOST にもＶBBと同様にＶ
CCの電圧で、最適な電圧があり、その電圧がＶBOOST 設
定値として設定されている。つまりＶBOOST は少なくと
も、ＶCC＋（セルトランジスタの閾値電圧）より高い電
圧が必要である。
として用いた場合の説明を行ってきたが、電源バンプ時
に昇圧電圧を安定させることにも適用できる。最近で
は、ワード昇圧などのために昇圧電源ＶBOOST を半導体
回路装置内で恒常的に自己発生させるタイプのＤＲＡＭ
が登場してきている。このＶBOOST にもＶBBと同様にＶ
CCの電圧で、最適な電圧があり、その電圧がＶBOOST 設
定値として設定されている。つまりＶBOOST は少なくと
も、ＶCC＋（セルトランジスタの閾値電圧）より高い電
圧が必要である。
【００４５】また、ＶBOOST の電圧が高過ぎても、ワー
ドが動作する時に発生するノイズ量が大きくホールド特
性を落とす、ＶBOOST を使う回路の動作スピードが早く
なってスキューずれが起こり回路の誤動作につながる、
などの問題がある。
ドが動作する時に発生するノイズ量が大きくホールド特
性を落とす、ＶBOOST を使う回路の動作スピードが早く
なってスキューずれが起こり回路の誤動作につながる、
などの問題がある。
【００４６】本発明を昇圧電圧の安定に適用した一実施
例の回路図を図４に、また、電源バンプ時の各信号電圧
の変化を図５に示す。図４を参照しながらその回路構成
を説明する。従来の昇圧回路の構成は、昇圧電圧検知回
路３４と、その検知出力φB4でデジタル的に制御される
昇圧電圧発生回路４４と、昇圧電圧ＶBOOST のリップル
に対して安定させる補償容量５４で構成されている。
例の回路図を図４に、また、電源バンプ時の各信号電圧
の変化を図５に示す。図４を参照しながらその回路構成
を説明する。従来の昇圧回路の構成は、昇圧電圧検知回
路３４と、その検知出力φB4でデジタル的に制御される
昇圧電圧発生回路４４と、昇圧電圧ＶBOOST のリップル
に対して安定させる補償容量５４で構成されている。
【００４７】この従来の回路構成では電源バンプがあっ
てＶCC電圧が低くなっても、ＶBOOST には定常的なリー
クパスが殆ど無いため、ワードなどの回路が多くの回数
動作しない限りＶBOOST は補償容量によって高い電圧に
保持されてしまい問題である。この従来の昇圧回路に本
発明の昇圧電圧安定回路１４を付加することでその問題
を解決できるのである。
てＶCC電圧が低くなっても、ＶBOOST には定常的なリー
クパスが殆ど無いため、ワードなどの回路が多くの回数
動作しない限りＶBOOST は補償容量によって高い電圧に
保持されてしまい問題である。この従来の昇圧回路に本
発明の昇圧電圧安定回路１４を付加することでその問題
を解決できるのである。
【００４８】昇圧電圧安定回路１４は、ソースをＶCC
に、ドレインをＶBOOST に、ゲートを信号φA4に接続し
たＮチャンネルＭＯＳトランジスタＱ１４と、一方の電
極をＧＮＤに、他方の電極を信号φA4に接続したコンデ
ンサＣ１４、及びコンデンサリストア回路２４で構成さ
れている。また、コンデンサリストア回路は信号φB4が
イネーブル（ハイレベル）の時に、ＰチャンネルＭＯＳ
トランジスタＱ２４によって信号φA4をＶCCにリストア
するようになっている。
に、ドレインをＶBOOST に、ゲートを信号φA4に接続し
たＮチャンネルＭＯＳトランジスタＱ１４と、一方の電
極をＧＮＤに、他方の電極を信号φA4に接続したコンデ
ンサＣ１４、及びコンデンサリストア回路２４で構成さ
れている。また、コンデンサリストア回路は信号φB4が
イネーブル（ハイレベル）の時に、ＰチャンネルＭＯＳ
トランジスタＱ２４によって信号φA4をＶCCにリストア
するようになっている。
【００４９】次に図５を参照しながら、図４の回路にお
けるＶCCが３．３Ｖから２．０Ｖに電源バンプした時の
動作を説明する。ＶCCが３．３Ｖの時、ＶBOOST の電圧
はＶBOOST 設定値に、また信号φA4は３．３Ｖになって
いる（ｔ０）。その後ＶCCが低くなってくるとＶBOOST
設定値は下がるが、ＶBOOST の電位は元の高い電圧を保
持する。
けるＶCCが３．３Ｖから２．０Ｖに電源バンプした時の
動作を説明する。ＶCCが３．３Ｖの時、ＶBOOST の電圧
はＶBOOST 設定値に、また信号φA4は３．３Ｖになって
いる（ｔ０）。その後ＶCCが低くなってくるとＶBOOST
設定値は下がるが、ＶBOOST の電位は元の高い電圧を保
持する。
【００５０】また、φB4はローレベルになっているの
で、信号φA4はリストアされず、元の３．３Ｖを維持す
る。さらにＶCCが３．３Ｖ−ＶＴ（ＶＴ：Ｑ１４の閾
値）まで下がると、トランジスタＱ１４がオンし、この
ことでＶBOOST の電位が下がり始める（ｔ１）。そし
て、ＶBOOST が、ＶBOOST 設定値よりも低くなると、信
号φB4がイネーブルになるので、昇圧電圧発生回路１４
が動作を始めると同時に、コンデンサリストア回路２４
により信号φA4がＶCCにリストアされ、トランジスタＱ
１４がオフする。この時ＶBOOST の電圧は、ほぼその設
定値まで下がっている。
で、信号φA4はリストアされず、元の３．３Ｖを維持す
る。さらにＶCCが３．３Ｖ−ＶＴ（ＶＴ：Ｑ１４の閾
値）まで下がると、トランジスタＱ１４がオンし、この
ことでＶBOOST の電位が下がり始める（ｔ１）。そし
て、ＶBOOST が、ＶBOOST 設定値よりも低くなると、信
号φB4がイネーブルになるので、昇圧電圧発生回路１４
が動作を始めると同時に、コンデンサリストア回路２４
により信号φA4がＶCCにリストアされ、トランジスタＱ
１４がオフする。この時ＶBOOST の電圧は、ほぼその設
定値まで下がっている。
【００５１】このように、本発明を用いることで電源バ
ンプ時に、昇圧電圧を速やかに、ほぼその設定値まで下
げることができるのである。また、この昇圧電圧に本発
明を適用した場合でも、基板バイアス回路に適用した場
合と同様に消費電流の増大がないことや、レイアウト上
容易に配置できる、といった特長がある。
ンプ時に、昇圧電圧を速やかに、ほぼその設定値まで下
げることができるのである。また、この昇圧電圧に本発
明を適用した場合でも、基板バイアス回路に適用した場
合と同様に消費電流の増大がないことや、レイアウト上
容易に配置できる、といった特長がある。
【００５２】尚、上記図１，２や図４の各実施例では動
作電源の極性を全て逆とすることができ、この場合は各
トランジスタの導電型も逆とすれば良い。
作電源の極性を全て逆とすることができ、この場合は各
トランジスタの導電型も逆とすれば良い。
【００５３】
【発明の効果】以上説明したように本発明によれば、デ
ータリテンションモードに入る時などに起こる電源バン
プにおいて、設定値から大きく電圧が外れるバイアス電
圧を速やかにその設定値に引込む、つまりバイアス電圧
を安定させることができるという効果を持つ。例えば、
基板バイアス回路に本発明を適用した場合、電源バンプ
時にＶBB電圧が低くなり過ぎるという問題を解決し、Ｖ
BBの電圧を常にほぼその設定値通りにすることができ
る。その結果ホールド特性の悪化を防ぎ、そのことでリ
フレッシュ周期を長くすることができ、データ保持電流
の削減につながる。また、バイアス電圧の安定は、誤動
作の原因となるスキュ−ずれを防ぐ効果もある。
ータリテンションモードに入る時などに起こる電源バン
プにおいて、設定値から大きく電圧が外れるバイアス電
圧を速やかにその設定値に引込む、つまりバイアス電圧
を安定させることができるという効果を持つ。例えば、
基板バイアス回路に本発明を適用した場合、電源バンプ
時にＶBB電圧が低くなり過ぎるという問題を解決し、Ｖ
BBの電圧を常にほぼその設定値通りにすることができ
る。その結果ホールド特性の悪化を防ぎ、そのことでリ
フレッシュ周期を長くすることができ、データ保持電流
の削減につながる。また、バイアス電圧の安定は、誤動
作の原因となるスキュ−ずれを防ぐ効果もある。
【００５４】また本発明のバイアス電圧安定回路は、定
常的に電流を流すパスが無いという特徴がある。つま
り、従来のバイアス回路に本発明のバイアス電圧安定回
路を適用しても、消費電流が殆ど増加しないという効果
がある。
常的に電流を流すパスが無いという特徴がある。つま
り、従来のバイアス回路に本発明のバイアス電圧安定回
路を適用しても、消費電流が殆ど増加しないという効果
がある。
【００５５】さらに本発明のバイアス電圧安定回路は、
他の回路から入力する制御信号はバイアスの検知回路の
出力のみであるため、その制御が容易であり、レイアウ
ト上この回路の配置の制約が少ないという特徴がある。
このことは、従来の半導体回路装置に比較的簡単な修正
をするだけで本発明のバイアス電圧安定回路を追加適用
できるという利点につながる。
他の回路から入力する制御信号はバイアスの検知回路の
出力のみであるため、その制御が容易であり、レイアウ
ト上この回路の配置の制約が少ないという特徴がある。
このことは、従来の半導体回路装置に比較的簡単な修正
をするだけで本発明のバイアス電圧安定回路を追加適用
できるという利点につながる。
【図１】本発明の一実施例を示す回路ブロック図であ
る。
る。
【図２】図１におけるコンデンサリストア回路の具体的
な回路の例を示す回路図である。
な回路の例を示す回路図である。
【図３】電源バンプ時における、図１の各信号電圧の波
形図である。
形図である。
【図４】本発明の一実施例を示す回路ブロック図であ
る。
る。
【図５】電源バンプ時における、図４の各信号電圧の波
形図である。
形図である。
【図６】従来の基本バイアス回路のブロック図である。
【図７】電源バンプ時における、図６の各信号電圧の波
形図である。
形図である。
【図８】（ａ）はＤＲＡＭのメモリセルの断面図の例で
あり、（ｂ）は１メモリセルにおけるＶBBと１／２ＶCC
間の容量の等化回路である。
あり、（ｂ）は１メモリセルにおけるＶBBと１／２ＶCC
間の容量の等化回路である。
【図９】従来の基板バイアス検知回路の一例を示す図で
ある。
ある。
【図１０】従来の基板バイアス検知回路の他の例を示す
図である。
図である。
１１ 基板バイアス電圧安定回路 ２１，２４ コンデンサリストア回路 ３１ 基板バイアス検知回路 ４１ 基板バイアス発生回路 ５１ メモリセル １４ 昇圧電圧安定回路 ３４ 昇圧電圧検知回路 ３５ 昇圧電圧発生回路 ５４ 補償容量
Claims (6)
- 【請求項１】 バイアス電圧の絶対値が設定値より小の
ときにアクティブとなる検出信号を生成するバイアス電
圧検知手段と、前記検出信号のアクティブ期間活性化さ
れて前記バイアス電圧の絶対値が前記設定値になるよう
に制御するバイアス電圧発生手段と、第１の電源と前記
バイアス電圧との間に設けられたスイッチ素子と、この
スイッチ素子の制御電極と第２の電源との間に設けられ
た容量素子と、前記検出信号の非アクティブの期間に更
に前記第２の電源電圧が所定値低下した時に前記スイッ
チ素子をオンせしめるような電圧に前記制御電極の電圧
を設定制御する制御手段とを含むことを特徴とするバイ
アス電圧発生回路。 - 【請求項２】 前記バイアス電圧は半導体集積回路装置
の基板バイアス電圧であることを特徴とする請求項１記
載のバイアス電圧発生回路。 - 【請求項３】 前記設定値は前記第２の電源の電圧に応
じて変化することを特徴とする請求項１または２記載の
バイアス電圧発生回路。 - 【請求項４】 第１の電源の電圧を昇圧したバイアス電
圧であるブースト電圧の絶対値が設定値より小のときに
アクティブとなる検出信号を生成するブースト電圧検知
手段と、前記検出信号のアクティブ期間活性化されて前
記ブースト電圧の絶対値が前記設定値になるように制御
するブースト電圧発生手段と、前記第１の電源と前記ブ
ースト電圧との間に設けられたスイッチ素子と、このス
イッチ素子の制御電極と第２の電源との間に設けられた
容量素子と、前記検出信号の非アクティブの期間に前記
第１の電源の電圧の絶対値が所定値低下した時に前記ス
イッチ素子をオンせしめるような電圧に前記制御電極の
電圧を設定制御する制御手段とを含むことを特徴とする
バイアス電圧発生回路。 - 【請求項５】 前記設定値は前記第１の電源電圧に応じ
て変化することを特徴とする請求項４記載のバイアス電
圧発生回路。 - 【請求項６】 前記制御手段は、前記検出信号のアクテ
ィブ期間オンとなるトランジスタを有し、このトランジ
スタのソース及びドレイン電極の一方の電極に前記制御
電極が接続され、他方の電極に前記第１の電源が供給さ
れていることを特徴とする請求項１〜５いずれか 記載の
バイアス電圧発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025749A JP2812230B2 (ja) | 1995-02-15 | 1995-02-15 | バイアス電圧発生回路 |
| US08/601,242 US5818290A (en) | 1995-02-15 | 1996-02-14 | Bias voltage controlling apparatus with complete feedback control |
| TW085101891A TW300997B (ja) | 1995-02-15 | 1996-02-15 | |
| KR1019960003717A KR100210892B1 (ko) | 1995-02-15 | 1996-02-15 | 완전 피드백 제어가 가능한 바이어스 전압 제어 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025749A JP2812230B2 (ja) | 1995-02-15 | 1995-02-15 | バイアス電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08221980A JPH08221980A (ja) | 1996-08-30 |
| JP2812230B2 true JP2812230B2 (ja) | 1998-10-22 |
Family
ID=12174488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7025749A Expired - Fee Related JP2812230B2 (ja) | 1995-02-15 | 1995-02-15 | バイアス電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5818290A (ja) |
| JP (1) | JP2812230B2 (ja) |
| KR (1) | KR100210892B1 (ja) |
| TW (1) | TW300997B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067594A (en) | 1997-09-26 | 2000-05-23 | Rambus, Inc. | High frequency bus system |
| FR2783617B1 (fr) * | 1998-09-18 | 2000-12-22 | St Microelectronics Sa | Systeme de regulation d'une pompe de charge |
| DE10045693A1 (de) * | 2000-09-15 | 2002-04-04 | Infineon Technologies Ag | Ladungspumpenschaltung |
| KR100714044B1 (ko) * | 2000-10-09 | 2007-05-03 | 주식회사 하이닉스반도체 | 포지티브 챠지 펌프 레귤레이터 회로 |
| JP2003168293A (ja) * | 2001-11-29 | 2003-06-13 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| US7112978B1 (en) | 2002-04-16 | 2006-09-26 | Transmeta Corporation | Frequency specific closed loop feedback control of integrated circuits |
| US7941675B2 (en) * | 2002-12-31 | 2011-05-10 | Burr James B | Adaptive power control |
| US7953990B2 (en) * | 2002-12-31 | 2011-05-31 | Stewart Thomas E | Adaptive power control based on post package characterization of integrated circuits |
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