JPH0653429A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0653429A JPH0653429A JP4225179A JP22517992A JPH0653429A JP H0653429 A JPH0653429 A JP H0653429A JP 4225179 A JP4225179 A JP 4225179A JP 22517992 A JP22517992 A JP 22517992A JP H0653429 A JPH0653429 A JP H0653429A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- semiconductor integrated
- integrated circuit
- mos transistor
- channel mos
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路における外部端子から電源へ
の電流を防止して電源電圧の異なるチップ間のインター
フェースを可能にする。 【構成】 ＰチャネルＭＯＳトランジスタ１０とＮチャ
ネルＭＯＳトランジスタ２０とを含むＣＭＯＳ型半導体
集積回路において、ＰチャネルＭＯＳトランジスタ１０
の基体となるＮ型半導体層の電位（第２電源７１）を、
該ＰチャネルＭＯＳトランジスタのソースが接続される
電源電位（第１電源７０）よりも高電位に設定すること
で、外部端子６０から電源７０への電流を防止し、電源
電圧の異なるチップ間のインターフェースを可能とす
る。
の電流を防止して電源電圧の異なるチップ間のインター
フェースを可能にする。 【構成】 ＰチャネルＭＯＳトランジスタ１０とＮチャ
ネルＭＯＳトランジスタ２０とを含むＣＭＯＳ型半導体
集積回路において、ＰチャネルＭＯＳトランジスタ１０
の基体となるＮ型半導体層の電位（第２電源７１）を、
該ＰチャネルＭＯＳトランジスタのソースが接続される
電源電位（第１電源７０）よりも高電位に設定すること
で、外部端子６０から電源７０への電流を防止し、電源
電圧の異なるチップ間のインターフェースを可能とす
る。
Description
【０００１】
【産業上の利用分野】本発明は相補型半導体集積回路に
関し、特に電源電圧の異なる半導体集積回路のインター
フェースに関する。
関し、特に電源電圧の異なる半導体集積回路のインター
フェースに関する。
【０００２】
【従来の技術】従来の半導体集積回路のインターフェー
スは、入力バッファにおいては、図６に示すように、Ｐ
チャネルＭＯＳトランジスタ（以下、ＰＭＯＳ）１０
と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳ）
２０及びＣＭＯＳゲート３０を有しており、ＰＭＯＳ１
０のゲートとＰＭＯＳ１０を構成するＮ型埋込領域（以
下、Ｎウェル）を電源に、更にＮＭＯＳ２０のゲートと
ＮＭＯＳ２０を構成するＰ型半導体基板をグランドに接
続し、ＰＭＯＳ１０及びＮＭＯＳ２０のドレインとＣＭ
ＯＳゲート３０の入力端子を外部端子６０に接続した構
成としている。
スは、入力バッファにおいては、図６に示すように、Ｐ
チャネルＭＯＳトランジスタ（以下、ＰＭＯＳ）１０
と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳ）
２０及びＣＭＯＳゲート３０を有しており、ＰＭＯＳ１
０のゲートとＰＭＯＳ１０を構成するＮ型埋込領域（以
下、Ｎウェル）を電源に、更にＮＭＯＳ２０のゲートと
ＮＭＯＳ２０を構成するＰ型半導体基板をグランドに接
続し、ＰＭＯＳ１０及びＮＭＯＳ２０のドレインとＣＭ
ＯＳゲート３０の入力端子を外部端子６０に接続した構
成としている。
【０００３】また、従来における３ステート出力バッフ
ァにおいては、図７に示すように、ＰＭＯＳ１０，ＮＭ
ＯＳ２０，２入力ＮＡＮＤゲート３１，２入力ＮＯＲゲ
ート３２，及びインバータゲート３３で構成されてお
り、入力バッファの場合と同様、ＰＭＯＳ２０を構成す
るＮウェルを電源に、ＮＭＯＳ２０を構成するＰ型半導
体基板をグランドに接続している。ここで、イネーブル
端子４０を低レベルとすることによって２入力ＮＡＮＤ
ゲート３１の出力は高レベル，２入力ＮＯＲゲート３２
の出力は低レベルとなり、各々の出力が接続されるＰＭ
ＯＳ１０及びＮＭＯＳ２０は共にオフ状態となり、出力
は高インピーダンスとなる。このときのＰＭＯＳ１０及
びＮＭＯＳ２０の状態は図６の場合と同一である。
ァにおいては、図７に示すように、ＰＭＯＳ１０，ＮＭ
ＯＳ２０，２入力ＮＡＮＤゲート３１，２入力ＮＯＲゲ
ート３２，及びインバータゲート３３で構成されてお
り、入力バッファの場合と同様、ＰＭＯＳ２０を構成す
るＮウェルを電源に、ＮＭＯＳ２０を構成するＰ型半導
体基板をグランドに接続している。ここで、イネーブル
端子４０を低レベルとすることによって２入力ＮＡＮＤ
ゲート３１の出力は高レベル，２入力ＮＯＲゲート３２
の出力は低レベルとなり、各々の出力が接続されるＰＭ
ＯＳ１０及びＮＭＯＳ２０は共にオフ状態となり、出力
は高インピーダンスとなる。このときのＰＭＯＳ１０及
びＮＭＯＳ２０の状態は図６の場合と同一である。
【０００４】
【発明が解決しようとする課題】このように、図６及び
図７に示した従来の半導体集積回路では、ＰＭＯＳ１０
のソースとＮウェルとの間に形成される寄生ダイオード
５０のため、外部端子６０に電源電圧より高い電圧が印
加され、寄生ダイオード５０の順方向電圧Ｖｆを越えた
とき、外部端子６０から電源７０に電流が流れる。ま
た、ＰＭＯＳ１０のスレッショルド電圧Ｖｔが寄生ダイ
オード５０の順方向電圧Ｖｆより小さい場合にはＰＭＯ
Ｓ１０がオン状態となり、同様に電流が流れる。このた
め、電源電圧の異なるチップ間のインターフェースをと
ることができないという問題がある。本発明の目的は、
このような外部端子から電源への電流を防止して電源電
圧の異なるチップ間のインターフェースを可能にした半
導体集積回路を提供することにある。
図７に示した従来の半導体集積回路では、ＰＭＯＳ１０
のソースとＮウェルとの間に形成される寄生ダイオード
５０のため、外部端子６０に電源電圧より高い電圧が印
加され、寄生ダイオード５０の順方向電圧Ｖｆを越えた
とき、外部端子６０から電源７０に電流が流れる。ま
た、ＰＭＯＳ１０のスレッショルド電圧Ｖｔが寄生ダイ
オード５０の順方向電圧Ｖｆより小さい場合にはＰＭＯ
Ｓ１０がオン状態となり、同様に電流が流れる。このた
め、電源電圧の異なるチップ間のインターフェースをと
ることができないという問題がある。本発明の目的は、
このような外部端子から電源への電流を防止して電源電
圧の異なるチップ間のインターフェースを可能にした半
導体集積回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、ＣＭＯＳ型半
導体集積回路において、ＰチャネルＭＯＳトランジスタ
の基体となるＮ型半導体層の電位を、該ＰチャネルＭＯ
Ｓトランジスタのソースが接続される電源電位よりも高
電位に設定する。
導体集積回路において、ＰチャネルＭＯＳトランジスタ
の基体となるＮ型半導体層の電位を、該ＰチャネルＭＯ
Ｓトランジスタのソースが接続される電源電位よりも高
電位に設定する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の半導体集積回路の入力
バッファ回路図である。ＰＭＯＳ１０，ＮＭＯＳ２０，
及びＣＭＯＳゲート３０を有しており、各々ソースを第
１の電源（以下、ＶDD１と称する）７０とグランドに接
続し、ＰＭＯＳ１０を構成するＮウェルを第２の電源
（以下、ＶDD２と称する）７１に、更にＮＭＯＳ２０を
構成するＰ型半導体基板をグランドに接続している。こ
こで、外部端子６０にＶinなる電圧が印加された場合、
寄生ダイオードがオンしないためには、ＶDD２は ＶDD２＞Ｖin−Ｖｆ …（１） となるようにすればよい。
る。図１は本発明の第１実施例の半導体集積回路の入力
バッファ回路図である。ＰＭＯＳ１０，ＮＭＯＳ２０，
及びＣＭＯＳゲート３０を有しており、各々ソースを第
１の電源（以下、ＶDD１と称する）７０とグランドに接
続し、ＰＭＯＳ１０を構成するＮウェルを第２の電源
（以下、ＶDD２と称する）７１に、更にＮＭＯＳ２０を
構成するＰ型半導体基板をグランドに接続している。こ
こで、外部端子６０にＶinなる電圧が印加された場合、
寄生ダイオードがオンしないためには、ＶDD２は ＶDD２＞Ｖin−Ｖｆ …（１） となるようにすればよい。
【０００７】図２はＰＭＯＳ１０のソース−Ｎウェル間
電圧Ｖsub と、スレッショルド電圧Ｖｔとの関係を示す
特性図である。Ｖsub は、 Ｖsub ＝ＶDD２−ＶDD１ …（２） として表わされる。同図からＶsub を大きくして行く
と、Ｖｔも大きくなることが判る。したがって、Ｖｔは
Ｖsub の関数ｆとして、Ｖｔ＝ｆ（Ｖsub ）と表すこと
ができる。ここで、Ｖinなる入力電圧に対してＰＭＯＳ
１０がオンしないためには、 Ｖin＜ＶDD１＋Ｖｔ＝ＶDD１＋ｆ（ＶDD２−ＶDD１） …（３） となるように設定すればよい。したがって、（１）式、
（３）式を同時に満たすようにＶDD２を設定することに
よって、電源ＶDD１の電圧より高い入力電圧Ｖinが印加
されても電流が流れることはない。
電圧Ｖsub と、スレッショルド電圧Ｖｔとの関係を示す
特性図である。Ｖsub は、 Ｖsub ＝ＶDD２−ＶDD１ …（２） として表わされる。同図からＶsub を大きくして行く
と、Ｖｔも大きくなることが判る。したがって、Ｖｔは
Ｖsub の関数ｆとして、Ｖｔ＝ｆ（Ｖsub ）と表すこと
ができる。ここで、Ｖinなる入力電圧に対してＰＭＯＳ
１０がオンしないためには、 Ｖin＜ＶDD１＋Ｖｔ＝ＶDD１＋ｆ（ＶDD２−ＶDD１） …（３） となるように設定すればよい。したがって、（１）式、
（３）式を同時に満たすようにＶDD２を設定することに
よって、電源ＶDD１の電圧より高い入力電圧Ｖinが印加
されても電流が流れることはない。
【０００８】図３は穂の第２実施例を示す半導体集積回
路の３ステート出力バッファ回路図である。ＰＭＯＳ１
０，ＮＭＯＳ２０，及び２入力ＮＡＮＤゲート３１，２
入力ＮＯＲゲート３２，及びインバータゲート３３を有
しており、第１実施例と同様に各々ＰＭＯＳ１０及びＮ
ＭＯＳ２０のソースをＶDD１及びグランドに接続し、Ｐ
ＭＯＳ１０を構成するＮウェルをＶDD２に、更にＮＭＯ
Ｓ２０を構成するＰ型半導体基板をグランドに接続して
いる。ここで、イネーブル端子４０を低レベルとするこ
とによってＰＭＯＳ１０及びＮＭＯＳ２０は共にオフ状
態となり、出力は高インピーダンスとなる。このとき、
外部端子６０に電源ＶDD１より高い入力電圧Ｖinが印加
された場合、電流がＶDD１に流れないためには、第１実
施例と同様に（１）式、（３）式を同時に満たすように
ＶDD２を設定すればよい。
路の３ステート出力バッファ回路図である。ＰＭＯＳ１
０，ＮＭＯＳ２０，及び２入力ＮＡＮＤゲート３１，２
入力ＮＯＲゲート３２，及びインバータゲート３３を有
しており、第１実施例と同様に各々ＰＭＯＳ１０及びＮ
ＭＯＳ２０のソースをＶDD１及びグランドに接続し、Ｐ
ＭＯＳ１０を構成するＮウェルをＶDD２に、更にＮＭＯ
Ｓ２０を構成するＰ型半導体基板をグランドに接続して
いる。ここで、イネーブル端子４０を低レベルとするこ
とによってＰＭＯＳ１０及びＮＭＯＳ２０は共にオフ状
態となり、出力は高インピーダンスとなる。このとき、
外部端子６０に電源ＶDD１より高い入力電圧Ｖinが印加
された場合、電流がＶDD１に流れないためには、第１実
施例と同様に（１）式、（３）式を同時に満たすように
ＶDD２を設定すればよい。
【０００９】図４は本発明の第３実施例であり、図１の
入力バッファに昇圧回路８０を接続した例である。この
構成とすることによって、ＶDD１から昇圧回路８０によ
ってＶDD２を発生させることができ、単一電源を供給す
るだけでよい。同様に、図５に示す本発明の第４実施
例、即ち図３の３ステート出力バッファに昇圧回路８０
を接続してもよく、ＶDD１から昇圧回路８０によってＶ
DD２を発生させ、単一電源での構成を可能とする。
入力バッファに昇圧回路８０を接続した例である。この
構成とすることによって、ＶDD１から昇圧回路８０によ
ってＶDD２を発生させることができ、単一電源を供給す
るだけでよい。同様に、図５に示す本発明の第４実施
例、即ち図３の３ステート出力バッファに昇圧回路８０
を接続してもよく、ＶDD１から昇圧回路８０によってＶ
DD２を発生させ、単一電源での構成を可能とする。
【００１０】
【発明の効果】以上説明したように本発明は、ＰＭＯＳ
の基体となるＮ型半導体層の電位を、そのＰＭＯＳのソ
ースが接続される電源電位よりも高電位に設定すること
で、ＰＭＯＳに接続される外部端子に電源電圧より高い
電圧が印加されても、外部端子から電源へ電流が流れる
ことを防止でき、電源電圧が異なるチップ間でのインタ
ーフェースをとることができる効果がある。
の基体となるＮ型半導体層の電位を、そのＰＭＯＳのソ
ースが接続される電源電位よりも高電位に設定すること
で、ＰＭＯＳに接続される外部端子に電源電圧より高い
電圧が印加されても、外部端子から電源へ電流が流れる
ことを防止でき、電源電圧が異なるチップ間でのインタ
ーフェースをとることができる効果がある。
【図１】本発明の第１実施例の入力バッファの回路図で
ある。
ある。
【図２】ＰＭＯＳの基板バイアス−スレッショルド特性
図である。
図である。
【図３】本発明の第２実施例の３ステート出力バッファ
の回路図である。
の回路図である。
【図４】本発明の第３実施例の入力バッファの回路図で
ある。
ある。
【図５】本発明の第４実施例の３ステート出力バッファ
の回路図である。
の回路図である。
【図６】従来の半導体集積回路の入力バッファの一例の
回路図である。
回路図である。
【図７】従来の３ステート出力バッファの回路図であ
る。
る。
１０ ＰＭＯＳ ２０ ＮＭＯＳ ３０ ＣＭＯＳゲート ４０ イネーブル端子 ５０ 寄生ダイオード ６０ 外部端子 ７０ 第１の電源 ７１ 第２の電源 ８０ 昇圧回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/094 Ｄ
Claims (1)
- 【請求項１】 ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタで構成される相補型半導体集積
回路において、前記ＰチャネルＭＯＳトランジスタの基
体となるＮ型半導体層の電位を、該ＰチャネルＭＯＳト
ランジスタのソースが接続される電源電位よりも高電位
に設定したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225179A JP2917693B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225179A JP2917693B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653429A true JPH0653429A (ja) | 1994-02-25 |
| JP2917693B2 JP2917693B2 (ja) | 1999-07-12 |
Family
ID=16825203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225179A Expired - Lifetime JP2917693B2 (ja) | 1992-07-31 | 1992-07-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917693B2 (ja) |
-
1992
- 1992-07-31 JP JP4225179A patent/JP2917693B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2917693B2 (ja) | 1999-07-12 |
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