JPH05121686A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05121686A JPH05121686A JP3279707A JP27970791A JPH05121686A JP H05121686 A JPH05121686 A JP H05121686A JP 3279707 A JP3279707 A JP 3279707A JP 27970791 A JP27970791 A JP 27970791A JP H05121686 A JPH05121686 A JP H05121686A
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- channel transistor
- gate
- channel
- circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】微細加工技術が進歩し、ＭＯＳトランジスタの
ゲート絶縁膜が薄くなっても、入力端子に静電気などの
高電圧が印加された時に入力初段のトランジスタのゲー
ト閾値電圧が変化することのないＩＣを提供する。 【構成】外部から信号を入力するための入力端子１１の
電位が各ゲートに導かれる実質的にＣＭＯＳインバータ
回路として働くＮチャネルトランジスタＴ2 およびＰチ
ャネルトランジスタＴ3 を少なくとも有する入力回路と
を具備するＩＣにおいて、ＩＣに電源が供給されていな
い時に、少なくとも前記Ｎチャネルトランジスタに対し
て、ゲート電位に応じてドレイン、ソース、チャネルの
各電位をゲート・ドレイン間、ゲート・ソース間、ゲー
ト・チャネル間の容量結合により変化させ、そのゲート
閾値電圧の変化を抑制するように制御する回路Ｔ6 、Ｔ
7 を具備することを特徴とする。
ゲート絶縁膜が薄くなっても、入力端子に静電気などの
高電圧が印加された時に入力初段のトランジスタのゲー
ト閾値電圧が変化することのないＩＣを提供する。 【構成】外部から信号を入力するための入力端子１１の
電位が各ゲートに導かれる実質的にＣＭＯＳインバータ
回路として働くＮチャネルトランジスタＴ2 およびＰチ
ャネルトランジスタＴ3 を少なくとも有する入力回路と
を具備するＩＣにおいて、ＩＣに電源が供給されていな
い時に、少なくとも前記Ｎチャネルトランジスタに対し
て、ゲート電位に応じてドレイン、ソース、チャネルの
各電位をゲート・ドレイン間、ゲート・ソース間、ゲー
ト・チャネル間の容量結合により変化させ、そのゲート
閾値電圧の変化を抑制するように制御する回路Ｔ6 、Ｔ
7 を具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（Ｉ
Ｃ）に係り、特に外部からの信号入力が供給される入力
回路に関する。
Ｃ）に係り、特に外部からの信号入力が供給される入力
回路に関する。
【０００２】
【従来の技術】図３は、ＩＣのＣＭＯＳ（相補型金属−
酸化物−半導体）入力回路の従来例を示す。ここで、１
１は入力端子、１２は入力保護回路、３１は入力初段回
路、１４は次段回路である。
酸化物−半導体）入力回路の従来例を示す。ここで、１
１は入力端子、１２は入力保護回路、３１は入力初段回
路、１４は次段回路である。
【０００３】上記入力保護回路１２は、前記入力端子１
１と入力初段回路３１の入力ノードとの間に接続されて
いる抵抗Ｒと、この抵抗Ｒの一端側と接地電位ノードと
の間に接続されているゲート・ソース相互が接続された
ＮチャネルトランジスタＴ1とからなる。
１と入力初段回路３１の入力ノードとの間に接続されて
いる抵抗Ｒと、この抵抗Ｒの一端側と接地電位ノードと
の間に接続されているゲート・ソース相互が接続された
ＮチャネルトランジスタＴ1とからなる。
【０００４】前記入力初段回路３１は、各ゲートが共通
に接続され、実質的にＣＭＯＳインバータ回路として働
くＮチャネルトランジスタＴ2 およびＰチャネルトラン
ジスタＴ3 と、電源電位（ＶＣ）ノードと上記Ｐチャネ
ルトランジスタＴ3 のソースとの間に接続されたＰチャ
ネルトランジスタＴ4 と、上記Ｐチャネルトランジスタ
Ｔ3 およびＮチャネルトランジスタＴ2 のドレイン相互
接続ノードと接地電位ノードとの間に接続されたＮチャ
ネルトランジスタＴ5 とからなる。上記Ｐチャネルトラ
ンジスタＴ4 およびＮチャネルトランジスタＴ5 の各ゲ
ートにはチップイネーブル信号／ＣＥが与えられる。前
記次段回路１４は、ＰチャネルトランジスタおよびＮチ
ャネルトランジスタからなるＣＭＯＳインバータ回路が
用いられている。
に接続され、実質的にＣＭＯＳインバータ回路として働
くＮチャネルトランジスタＴ2 およびＰチャネルトラン
ジスタＴ3 と、電源電位（ＶＣ）ノードと上記Ｐチャネ
ルトランジスタＴ3 のソースとの間に接続されたＰチャ
ネルトランジスタＴ4 と、上記Ｐチャネルトランジスタ
Ｔ3 およびＮチャネルトランジスタＴ2 のドレイン相互
接続ノードと接地電位ノードとの間に接続されたＮチャ
ネルトランジスタＴ5 とからなる。上記Ｐチャネルトラ
ンジスタＴ4 およびＮチャネルトランジスタＴ5 の各ゲ
ートにはチップイネーブル信号／ＣＥが与えられる。前
記次段回路１４は、ＰチャネルトランジスタおよびＮチ
ャネルトランジスタからなるＣＭＯＳインバータ回路が
用いられている。
【０００５】上記入力回路において、入力端子１１に外
部からの入力信号が抵抗Ｒを介して入力初段回路３１の
ＮチャネルトランジスタＴ2 およびＰチャネルトランジ
スタＴ3 の各ゲートに供給される。ＩＣの動作時には、
信号／ＣＥの論理レベルが“０”になり、Ｐチャネルト
ランジスタＴ4 およびＮチャネルトランジスタＴ5 が対
応してオン／オフ状態になり、入力初段回路３１は動作
可能状態になっている。これに対して、ＩＣが動作待機
状態の時には、信号／ＣＥの論理レベルが“１”にな
り、ＰチャネルトランジスタＴ4およびＮチャネルトラ
ンジスタＴ5 が対応してオフ／オン状態になるので、入
力初段回路３１の電流消費は入力端子１１の電位に関係
なく零になる。
部からの入力信号が抵抗Ｒを介して入力初段回路３１の
ＮチャネルトランジスタＴ2 およびＰチャネルトランジ
スタＴ3 の各ゲートに供給される。ＩＣの動作時には、
信号／ＣＥの論理レベルが“０”になり、Ｐチャネルト
ランジスタＴ4 およびＮチャネルトランジスタＴ5 が対
応してオン／オフ状態になり、入力初段回路３１は動作
可能状態になっている。これに対して、ＩＣが動作待機
状態の時には、信号／ＣＥの論理レベルが“１”にな
り、ＰチャネルトランジスタＴ4およびＮチャネルトラ
ンジスタＴ5 が対応してオフ／オン状態になるので、入
力初段回路３１の電流消費は入力端子１１の電位に関係
なく零になる。
【０００６】なお、前記入力保護回路１２は、入力端子
１１に静電気などの高電圧が印加された時、入力初段の
トランジスタＴ2 およびＴ3 の各ゲート絶縁膜を破壊か
ら守るために設けられている。
１１に静電気などの高電圧が印加された時、入力初段の
トランジスタＴ2 およびＴ3 の各ゲート絶縁膜を破壊か
ら守るために設けられている。
【０００７】ところで、ＩＣは、微細加工技術の進歩と
共にＭＯＳトランジスタのゲート絶縁膜がますます薄く
なってきている。そうなると、入力端子に静電気などの
高電圧が印加された時、入力初段のトランジスタは、そ
のゲート絶縁膜は入力保護回路によって破壊から守られ
るが、そのゲート電位が高くなってチャネルからゲート
へ向ってゲート絶縁膜を介して電子あるいは正孔の移動
が起こるようになる。これは、ファウラ・ノルドハイム
のトンネル効果としてよく知られているが、このゲート
絶縁膜を通して移動する電子あるいは正孔の一部がゲー
ト絶縁膜中にトラップされ、このトラップされた電子あ
るいは正孔の影響により入力初段のトランジスタのゲー
ト閾値電圧が変化するという現象が起ってきた。
共にＭＯＳトランジスタのゲート絶縁膜がますます薄く
なってきている。そうなると、入力端子に静電気などの
高電圧が印加された時、入力初段のトランジスタは、そ
のゲート絶縁膜は入力保護回路によって破壊から守られ
るが、そのゲート電位が高くなってチャネルからゲート
へ向ってゲート絶縁膜を介して電子あるいは正孔の移動
が起こるようになる。これは、ファウラ・ノルドハイム
のトンネル効果としてよく知られているが、このゲート
絶縁膜を通して移動する電子あるいは正孔の一部がゲー
ト絶縁膜中にトラップされ、このトラップされた電子あ
るいは正孔の影響により入力初段のトランジスタのゲー
ト閾値電圧が変化するという現象が起ってきた。
【０００８】この現象を図３の入力回路について説明す
ると、入力端子１１に与えられる信号の論理レベルを判
定する大きな要素の一つとして入力初段のＮチャネルト
ランジスタＴ2 の閾値電圧が設計されているが、このト
ランジスタＴ2 のゲート絶縁膜中にトラップされた電子
あるいは正孔の影響によりその閾値電圧が変化すると、
入力端子１１に与えられる信号の判定レベルが変化して
しまうという問題が発生するようになる。通常、入力信
号が０．８Ｖ以下なら論理“０”、入力信号が２．２Ｖ
以上なら論理“１”と決められており、１．５Ｖ程度を
論理“０”と“１”との境界として入力回路が設計され
ている。
ると、入力端子１１に与えられる信号の論理レベルを判
定する大きな要素の一つとして入力初段のＮチャネルト
ランジスタＴ2 の閾値電圧が設計されているが、このト
ランジスタＴ2 のゲート絶縁膜中にトラップされた電子
あるいは正孔の影響によりその閾値電圧が変化すると、
入力端子１１に与えられる信号の判定レベルが変化して
しまうという問題が発生するようになる。通常、入力信
号が０．８Ｖ以下なら論理“０”、入力信号が２．２Ｖ
以上なら論理“１”と決められており、１．５Ｖ程度を
論理“０”と“１”との境界として入力回路が設計され
ている。
【０００９】しかし、前記したように入力初段のトラン
ジスタＴ2 およびＴ3 の閾値電圧が変化すると、入力信
号の論理“０”、“１”を判定する境界のレベルが変化
してしまい、入力信号の論理レベルを正しく判定できな
いという問題が起こってきた。
ジスタＴ2 およびＴ3 の閾値電圧が変化すると、入力信
号の論理“０”、“１”を判定する境界のレベルが変化
してしまい、入力信号の論理レベルを正しく判定できな
いという問題が起こってきた。
【００１０】
【発明が解決しようとする課題】上記したように従来の
ＩＣは、ＭＯＳトランジスタのゲート絶縁膜が薄くなる
ことに伴って、入力端子に静電気などの高電圧が印加さ
れた時に入力初段のトランジスタの閾値電圧が変化し、
論理“０”、“１”を判定する境界のレベルが変化して
しまい、入力信号の論理レベルを正しく判定できないと
いう問題があった。
ＩＣは、ＭＯＳトランジスタのゲート絶縁膜が薄くなる
ことに伴って、入力端子に静電気などの高電圧が印加さ
れた時に入力初段のトランジスタの閾値電圧が変化し、
論理“０”、“１”を判定する境界のレベルが変化して
しまい、入力信号の論理レベルを正しく判定できないと
いう問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、ＭＯＳトランジスタのゲート絶縁膜が薄くな
っても、入力端子に静電気などの高電圧が印加された時
に入力初段のトランジスタの閾値電圧が変化することを
抑制し、入力信号の論理“０”、“１”を判定する境界
の電圧レベルが変化することを抑制し、入力信号の論理
レベルを正しく判定し得る半導体集積回路を提供するこ
とを目的とする。
たもので、ＭＯＳトランジスタのゲート絶縁膜が薄くな
っても、入力端子に静電気などの高電圧が印加された時
に入力初段のトランジスタの閾値電圧が変化することを
抑制し、入力信号の論理“０”、“１”を判定する境界
の電圧レベルが変化することを抑制し、入力信号の論理
レベルを正しく判定し得る半導体集積回路を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明は、外部から信号
を入力するための入力端子と、この入力端子の電位が各
ゲートに導かれる実質的にインバータ回路として働くＰ
チャネルトランジスタおよびＮチャネルトランジスタを
有する入力回路とを具備する半導体集積回路において、
半導体集積回路に電源が供給されていない時に、少なく
とも前記Ｎチャネルトランジスタに対して、ゲート電位
に応じてドレイン、ソース、チャネルの各電位をゲート
・ドレイン間、ゲート・ソース間、ゲート・チャネル間
の容量結合により変化させ、上記Ｎチャネルトランジス
タの閾値電圧の変化を抑制するように制御する閾値電圧
変化抑制手段とを具備することを特徴とする。
を入力するための入力端子と、この入力端子の電位が各
ゲートに導かれる実質的にインバータ回路として働くＰ
チャネルトランジスタおよびＮチャネルトランジスタを
有する入力回路とを具備する半導体集積回路において、
半導体集積回路に電源が供給されていない時に、少なく
とも前記Ｎチャネルトランジスタに対して、ゲート電位
に応じてドレイン、ソース、チャネルの各電位をゲート
・ドレイン間、ゲート・ソース間、ゲート・チャネル間
の容量結合により変化させ、上記Ｎチャネルトランジス
タの閾値電圧の変化を抑制するように制御する閾値電圧
変化抑制手段とを具備することを特徴とする。
【００１３】上記閾値電圧変化抑制手段の一例として
は、前記Ｎチャネルトランジスタのドレイン、ソース、
チャネルをそれぞれ電気的に浮遊状態にする回路が挙げ
られる。
は、前記Ｎチャネルトランジスタのドレイン、ソース、
チャネルをそれぞれ電気的に浮遊状態にする回路が挙げ
られる。
【００１４】
【作用】ＩＣに電源が供給されていない時に、入力端子
に静電気などの高電圧が印加されて入力初段のトランジ
スタのゲート電位が変化しても、入力初段の少なくとも
Ｎチャネルトランジスタのドレイン、ソース、チャネル
の各電位をそのゲート電位に応じて変化させることが可
能になる。
に静電気などの高電圧が印加されて入力初段のトランジ
スタのゲート電位が変化しても、入力初段の少なくとも
Ｎチャネルトランジスタのドレイン、ソース、チャネル
の各電位をそのゲート電位に応じて変化させることが可
能になる。
【００１５】従って、微細加工技術が進歩し、ＭＯＳト
ランジスタのゲート絶縁膜が薄くなっても、入力端子に
静電気などの高電圧が印加された時に入力初段の少なく
ともＮチャネルトランジスタの閾値電圧が変化すること
を抑制し、入力信号の論理“０”、“１”を判定する境
界の電圧レベルが変化することを抑制し、入力信号の論
理レベルを正しく判定することが可能になる。
ランジスタのゲート絶縁膜が薄くなっても、入力端子に
静電気などの高電圧が印加された時に入力初段の少なく
ともＮチャネルトランジスタの閾値電圧が変化すること
を抑制し、入力信号の論理“０”、“１”を判定する境
界の電圧レベルが変化することを抑制し、入力信号の論
理レベルを正しく判定することが可能になる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１７】図１は、本発明の第１実施例に係るＩＣの
入力回路を示している。この入力回路は、本例ではＰ型
半導体基板およびこの半導体基板内に設けられたＮ型ウ
ェル領域を用いたＣＭＯＳ回路により形成されている
が、これに限らず、Ｎ型半導体基板およびこの半導体基
板内に設けられたＰ型ウェル領域を用いて形成される場
合もある。なお、上記Ｐ型半導体基板には接地電位が与
えられ、上記Ｎ型ウェル領域には電源電位ＶＣが与えら
れる。
入力回路を示している。この入力回路は、本例ではＰ型
半導体基板およびこの半導体基板内に設けられたＮ型ウ
ェル領域を用いたＣＭＯＳ回路により形成されている
が、これに限らず、Ｎ型半導体基板およびこの半導体基
板内に設けられたＰ型ウェル領域を用いて形成される場
合もある。なお、上記Ｐ型半導体基板には接地電位が与
えられ、上記Ｎ型ウェル領域には電源電位ＶＣが与えら
れる。
【００１８】図１において、１１は入力端子、１２は入
力保護回路、１３は入力初段回路、１４は次段回路であ
る。ここで、入力保護回路１２は、従来例と同様に、抵
抗Ｒと、ゲート・ソース相互が接続されたＮチャネルト
ランジスタＴ1とからなる。また、次段回路１４は、従
来例と同様にＣＭＯＳインバータからなる。
力保護回路、１３は入力初段回路、１４は次段回路であ
る。ここで、入力保護回路１２は、従来例と同様に、抵
抗Ｒと、ゲート・ソース相互が接続されたＮチャネルト
ランジスタＴ1とからなる。また、次段回路１４は、従
来例と同様にＣＭＯＳインバータからなる。
【００１９】入力初段回路１３は、各ゲートが共通に接
続され、実質的にインバータ回路として働くＮチャネル
トランジスタＴ2 およびＰチャネルトランジスタＴ3
と、このＮチャネルトランジスタＴ2 およびＰチャネル
トランジスタＴ3 のドレイン相互間に接続されたＮチャ
ネルトランジスタＴ6 と、前記Ｎチャネルトランジスタ
Ｔ2 のソースと接地電位ノードとの間に接続されたＮチ
ャネルトランジスタＴ7と、ＶＣノードと前記Ｐチャネ
ルトランジスタＴ3 のドレインとの間に接続されたＰチ
ャネルトランジスタＴ8 とからなる。上記Ｎチャネルト
ランジスタ（Ｔ6，Ｔ7 ）およびＰチャネルトランジス
タＴ8 の各ゲートにはチップイネーブル信号ＣＥが与え
られる。この信号ＣＥは、通常、チップ外部から入力さ
れるチップイネーブル信号に基ずいてチップ内部で生成
される。
続され、実質的にインバータ回路として働くＮチャネル
トランジスタＴ2 およびＰチャネルトランジスタＴ3
と、このＮチャネルトランジスタＴ2 およびＰチャネル
トランジスタＴ3 のドレイン相互間に接続されたＮチャ
ネルトランジスタＴ6 と、前記Ｎチャネルトランジスタ
Ｔ2 のソースと接地電位ノードとの間に接続されたＮチ
ャネルトランジスタＴ7と、ＶＣノードと前記Ｐチャネ
ルトランジスタＴ3 のドレインとの間に接続されたＰチ
ャネルトランジスタＴ8 とからなる。上記Ｎチャネルト
ランジスタ（Ｔ6，Ｔ7 ）およびＰチャネルトランジス
タＴ8 の各ゲートにはチップイネーブル信号ＣＥが与え
られる。この信号ＣＥは、通常、チップ外部から入力さ
れるチップイネーブル信号に基ずいてチップ内部で生成
される。
【００２０】上記入力回路において、入力端子１１に外
部からの入力信号が抵抗Ｒを介して入力初段回路１３の
ＮチャネルトランジスタＴ2 およびＰチャネルトランジ
スタＴ3 の各ゲートに供給される。ＩＣの動作時には、
信号ＣＥが論理“１”になり、Ｐチャネルトランジスタ
Ｔ8 がオフ状態、Ｎチャネルトランジスタ（Ｔ6 ，Ｔ7
）がオン状態になり、入力初段回路１３は動作可能状
態になっている。これに対して、ＩＣが動作待機状態の
時には、信号ＣＥが論理“０”になり、Ｐチャネルトラ
ンジスタＴ8 がオン状態、Ｎチャネルトランジスタ（Ｔ
6 ，Ｔ7 ）がオフ状態になり、入力初段回路１３の電流
消費は入力端子の電位に関係なく零になる。
部からの入力信号が抵抗Ｒを介して入力初段回路１３の
ＮチャネルトランジスタＴ2 およびＰチャネルトランジ
スタＴ3 の各ゲートに供給される。ＩＣの動作時には、
信号ＣＥが論理“１”になり、Ｐチャネルトランジスタ
Ｔ8 がオフ状態、Ｎチャネルトランジスタ（Ｔ6 ，Ｔ7
）がオン状態になり、入力初段回路１３は動作可能状
態になっている。これに対して、ＩＣが動作待機状態の
時には、信号ＣＥが論理“０”になり、Ｐチャネルトラ
ンジスタＴ8 がオン状態、Ｎチャネルトランジスタ（Ｔ
6 ，Ｔ7 ）がオフ状態になり、入力初段回路１３の電流
消費は入力端子の電位に関係なく零になる。
【００２１】なお、入力保護回路１２の動作は従来と同
様であり、入力端子１１に高電圧が印加された時、入力
初段のトランジスタＴ2 およびＴ3 の各ゲート絶縁膜を
破壊から守る。
様であり、入力端子１１に高電圧が印加された時、入力
初段のトランジスタＴ2 およびＴ3 の各ゲート絶縁膜を
破壊から守る。
【００２２】また、上記入力回路を有するＩＣに電源が
供給されていない時には、前記信号ＣＥは半導体基板と
同じ接地電位であり、ＰチャネルトランジスタＴ8 およ
びＮチャネルトランジスタ（Ｔ6 ，Ｔ7 ）はオフ状態で
あり、ＮチャネルトランジスタＴ2 のドレイン、ソー
ス、チャネルは電気的に浮遊状態になっている。この
時、入力端子１１に静電気などの高電圧が印加されてＮ
チャネルトランジスタＴ2のゲートに正の高電圧が入力
したとしても、そのゲート電位に応じてドレイン、ソー
ス、チャネルの各電位がそのゲート・ドレイン間、ゲー
ト・ソース間、ゲート・チャネル間の容量結合により変
化（上昇）し、そのゲート・ドレイン間電位差、ゲート
・ソース間電位差、ゲート・チャネル間電位差はそれぞ
れ従来よりも小さくなる。これにより、上記Ｎチャネル
トランジスタＴ2 のチャネルからゲートへ向ってゲート
絶縁膜を介して電子あるいは正孔の移動が起こらなくな
り、そのゲート閾値電圧の変化は起らなくなる。
供給されていない時には、前記信号ＣＥは半導体基板と
同じ接地電位であり、ＰチャネルトランジスタＴ8 およ
びＮチャネルトランジスタ（Ｔ6 ，Ｔ7 ）はオフ状態で
あり、ＮチャネルトランジスタＴ2 のドレイン、ソー
ス、チャネルは電気的に浮遊状態になっている。この
時、入力端子１１に静電気などの高電圧が印加されてＮ
チャネルトランジスタＴ2のゲートに正の高電圧が入力
したとしても、そのゲート電位に応じてドレイン、ソー
ス、チャネルの各電位がそのゲート・ドレイン間、ゲー
ト・ソース間、ゲート・チャネル間の容量結合により変
化（上昇）し、そのゲート・ドレイン間電位差、ゲート
・ソース間電位差、ゲート・チャネル間電位差はそれぞ
れ従来よりも小さくなる。これにより、上記Ｎチャネル
トランジスタＴ2 のチャネルからゲートへ向ってゲート
絶縁膜を介して電子あるいは正孔の移動が起こらなくな
り、そのゲート閾値電圧の変化は起らなくなる。
【００２３】また、上記したようにＮチャネルトランジ
スタＴ2 のドレイン、ソース、チャネルは電気的に浮遊
状態になっている時に、入力端子１１に静電気などの負
の高電圧が印加された時は、入力保護回路１２のトラン
ジスタＴ1 により半導体基板自体が負電位方向に引かれ
るので、前記ＮチャネルトランジスタＴ2 のゲート・ド
レイン間電位差、ゲート・ソース間電位差、ゲート・チ
ャネル間電位差は大きくならず、そのゲート閾値電圧の
変化は起らない。
スタＴ2 のドレイン、ソース、チャネルは電気的に浮遊
状態になっている時に、入力端子１１に静電気などの負
の高電圧が印加された時は、入力保護回路１２のトラン
ジスタＴ1 により半導体基板自体が負電位方向に引かれ
るので、前記ＮチャネルトランジスタＴ2 のゲート・ド
レイン間電位差、ゲート・ソース間電位差、ゲート・チ
ャネル間電位差は大きくならず、そのゲート閾値電圧の
変化は起らない。
【００２４】従って、微細加工技術が進歩し、ＭＯＳト
ランジスタのゲート絶縁膜が薄くなっても、入力端子１
１に静電気などの高電圧が印加された時に入力初段のＮ
チャネルトランジスタＴ2 の閾値電圧が変化することを
抑制し、入力信号の論理“０”、“１”を判定する境界
の電圧レベルが変化することを抑制し、入力信号の論理
レベルを正しく判定することが可能になる。
ランジスタのゲート絶縁膜が薄くなっても、入力端子１
１に静電気などの高電圧が印加された時に入力初段のＮ
チャネルトランジスタＴ2 の閾値電圧が変化することを
抑制し、入力信号の論理“０”、“１”を判定する境界
の電圧レベルが変化することを抑制し、入力信号の論理
レベルを正しく判定することが可能になる。
【００２５】図２は、本発明の第２実施例に係るＩＣの
入力回路を示している。この入力回路は、入力初段回路
２１における実質的にＣＭＯＳインバータ回路として働
くＮチャネルトランジスタＴ2 およびＰチャネルトラン
ジスタＴ3 の両方に対して、閾値電圧変化抑制手段を設
けたものである。
入力回路を示している。この入力回路は、入力初段回路
２１における実質的にＣＭＯＳインバータ回路として働
くＮチャネルトランジスタＴ2 およびＰチャネルトラン
ジスタＴ3 の両方に対して、閾値電圧変化抑制手段を設
けたものである。
【００２６】図２において、１１は入力端子、１２は入
力保護回路、２１は入力初段回路、２２は次段回路であ
る。ここで、入力保護回路１２は、従来例と同様に、抵
抗Ｒと、ゲート・ソース相互が接続されたＮチャネルト
ランジスタＴ1とからなり、入力端子１１に高電圧が印
加された時、入力初段のトランジスタＴ2 およびＴ3の
各ゲート絶縁膜を破壊から守る。
力保護回路、２１は入力初段回路、２２は次段回路であ
る。ここで、入力保護回路１２は、従来例と同様に、抵
抗Ｒと、ゲート・ソース相互が接続されたＮチャネルト
ランジスタＴ1とからなり、入力端子１１に高電圧が印
加された時、入力初段のトランジスタＴ2 およびＴ3の
各ゲート絶縁膜を破壊から守る。
【００２７】入力初段回路２１は、各ゲートが共通に接
続され、実質的にインバータ回路として働くＰチャネル
トランジスタＴ2 およびＰチャネルトランジスタＴ3
と、このＮチャネルトランジスタＴ2 のソースと接地電
位ノードとの間に接続されたＮチャネルトランジスタＴ
7 と、ＶＣノードと上記ＰチャネルトランジスタＴ3 の
ソースとの間に接続され、ドレイン・ゲート相互が接続
されたＮチャネルトランジスタＴ9 とからなる。上記Ｐ
チャネルトランジスタＴ3 は、ソース・基板（Ｎ型ウェ
ル領域）相互が接続されている。上記Ｎチャネルトラン
ジスタＴ7 のゲートにはチップイネーブル信号ＣＥが与
えられる。
続され、実質的にインバータ回路として働くＰチャネル
トランジスタＴ2 およびＰチャネルトランジスタＴ3
と、このＮチャネルトランジスタＴ2 のソースと接地電
位ノードとの間に接続されたＮチャネルトランジスタＴ
7 と、ＶＣノードと上記ＰチャネルトランジスタＴ3 の
ソースとの間に接続され、ドレイン・ゲート相互が接続
されたＮチャネルトランジスタＴ9 とからなる。上記Ｐ
チャネルトランジスタＴ3 は、ソース・基板（Ｎ型ウェ
ル領域）相互が接続されている。上記Ｎチャネルトラン
ジスタＴ7 のゲートにはチップイネーブル信号ＣＥが与
えられる。
【００２８】次段回路２２は、各ゲートが共通に接続さ
れ、実質的にインバータ回路として働くＰチャネルトラ
ンジスタＴ10およびＮチャネルトランジスタＴ11と、こ
のＮチャネルトランジスタＴ11のソースと接地電位ノー
ドとの間に接続されたＮチャネルトランジスタＴ12と、
ＶＣノードと上記ＰチャネルトランジスタＴ10およびＮ
チャネルトランジスタＴ11のドレイン相互接続ノードと
の間に接続されたＰチャネルトランジスタＴ13とからな
る。上記ＮチャネルトランジスタＴ12およびＰチャネル
トランジスタＴ13の各ゲートにはチップイネーブル信号
ＣＥが与えられる。
れ、実質的にインバータ回路として働くＰチャネルトラ
ンジスタＴ10およびＮチャネルトランジスタＴ11と、こ
のＮチャネルトランジスタＴ11のソースと接地電位ノー
ドとの間に接続されたＮチャネルトランジスタＴ12と、
ＶＣノードと上記ＰチャネルトランジスタＴ10およびＮ
チャネルトランジスタＴ11のドレイン相互接続ノードと
の間に接続されたＰチャネルトランジスタＴ13とからな
る。上記ＮチャネルトランジスタＴ12およびＰチャネル
トランジスタＴ13の各ゲートにはチップイネーブル信号
ＣＥが与えられる。
【００２９】上記入力回路において、入力端子１１に外
部からの入力信号が抵抗Ｒを介して入力初段回路２１の
ＮチャネルトランジスタＴ2 およびＰチャネルトランジ
スタＴ3 の各ゲートに供給される。ＩＣの動作時には、
信号ＣＥが論理“１”になり、Ｎチャネルトランジスタ
（Ｔ7 ，Ｔ12）がオン状態、ＰチャネルトランジスタＴ
13がオフ状態になり、ＮチャネルトランジスタＴ9 はド
レイン・ゲート相互が接続されているのでオン状態にな
り、入力初段回路２１および次段回路２２はそれぞれ動
作可能状態になっている。これに対して、ＩＣが動作待
機状態の時には、信号ＣＥが論理“０”になり、Ｎチャ
ネルトランジスタ（Ｔ7 ，Ｔ12）がオフ状態、Ｐチャネ
ルトランジスタＴ13がオン状態になり、入力初段回路２
１および次段回路２２の電流消費は入力端子の電位に関
係なく零になる。
部からの入力信号が抵抗Ｒを介して入力初段回路２１の
ＮチャネルトランジスタＴ2 およびＰチャネルトランジ
スタＴ3 の各ゲートに供給される。ＩＣの動作時には、
信号ＣＥが論理“１”になり、Ｎチャネルトランジスタ
（Ｔ7 ，Ｔ12）がオン状態、ＰチャネルトランジスタＴ
13がオフ状態になり、ＮチャネルトランジスタＴ9 はド
レイン・ゲート相互が接続されているのでオン状態にな
り、入力初段回路２１および次段回路２２はそれぞれ動
作可能状態になっている。これに対して、ＩＣが動作待
機状態の時には、信号ＣＥが論理“０”になり、Ｎチャ
ネルトランジスタ（Ｔ7 ，Ｔ12）がオフ状態、Ｐチャネ
ルトランジスタＴ13がオン状態になり、入力初段回路２
１および次段回路２２の電流消費は入力端子の電位に関
係なく零になる。
【００３０】また、上記入力回路を有するＩＣに電源が
供給されていない時には、前記信号ＣＥは半導体基板と
同じ接地電位であり、ＮチャネルトランジスタＴ7 はオ
フ状態であり、ＮチャネルトランジスタＴ2 のドレイ
ン、ソース、チャネルおよびＰチャネルトランジスタＴ
3 のドレイン、ソース、チャネルはそれぞれ電気的に浮
遊状態になっている。この時、入力端子１１に静電気な
どの高電圧が印加されて上記ＮチャネルトランジスタＴ
2 およびＰチャネルトランジスタＴ3 の各ゲートに正の
高電圧が入力したとする。すると、上記Ｎチャネルトラ
ンジスタＴ2 およびＰチャネルトランジスタＴ3 は、そ
のゲート電位に応じてそれぞれのドレイン、ソース、チ
ャネル及び上記Ｎ型ウェル領域の各電位がそれぞれのゲ
ート・ドレイン間、ゲート・ソース間、ゲート・チャネ
ル間の容量結合により上昇し、それぞれのゲート・ドレ
イン間電位差、ゲート・ソース間電位差、ゲート・チャ
ネル間電位差はそれぞれ従来よりも小さくなる。これに
より、上記ＮチャネルトランジスタＴ2 およびＰチャネ
ルトランジスタＴ3 は、そのチャネルからゲートへ向っ
てゲート絶縁膜を介して電子あるいは正孔の移動が起こ
らなくなり、そのゲート閾値電圧の変化は起らなくな
る。
供給されていない時には、前記信号ＣＥは半導体基板と
同じ接地電位であり、ＮチャネルトランジスタＴ7 はオ
フ状態であり、ＮチャネルトランジスタＴ2 のドレイ
ン、ソース、チャネルおよびＰチャネルトランジスタＴ
3 のドレイン、ソース、チャネルはそれぞれ電気的に浮
遊状態になっている。この時、入力端子１１に静電気な
どの高電圧が印加されて上記ＮチャネルトランジスタＴ
2 およびＰチャネルトランジスタＴ3 の各ゲートに正の
高電圧が入力したとする。すると、上記Ｎチャネルトラ
ンジスタＴ2 およびＰチャネルトランジスタＴ3 は、そ
のゲート電位に応じてそれぞれのドレイン、ソース、チ
ャネル及び上記Ｎ型ウェル領域の各電位がそれぞれのゲ
ート・ドレイン間、ゲート・ソース間、ゲート・チャネ
ル間の容量結合により上昇し、それぞれのゲート・ドレ
イン間電位差、ゲート・ソース間電位差、ゲート・チャ
ネル間電位差はそれぞれ従来よりも小さくなる。これに
より、上記ＮチャネルトランジスタＴ2 およびＰチャネ
ルトランジスタＴ3 は、そのチャネルからゲートへ向っ
てゲート絶縁膜を介して電子あるいは正孔の移動が起こ
らなくなり、そのゲート閾値電圧の変化は起らなくな
る。
【００３１】なお、上記したようにＮチャネルトランジ
スタＴ2 およびＰチャネルトランジスタＴ3 のそれぞれ
のドレイン、ソース、チャネルの各電位が上昇しても、
ＮチャネルトランジスタＴ9 はドレイン・ゲート相互が
接続されているのでオフ状態のままである。
スタＴ2 およびＰチャネルトランジスタＴ3 のそれぞれ
のドレイン、ソース、チャネルの各電位が上昇しても、
ＮチャネルトランジスタＴ9 はドレイン・ゲート相互が
接続されているのでオフ状態のままである。
【００３２】また、上記したようにＮチャネルトランジ
スタＴ2 およびＰチャネルトランジスタＴ3 のドレイ
ン、ソース、チャネルが電気的に浮遊状態になっている
時に、入力端子１１に静電気などの負の高電圧が印加さ
れた時は、入力保護回路１２のトランジスタＴ1 により
半導体基板自体が負電位方向に引かれるので、前記Ｎチ
ャネルトランジスタＴ2 およびＰチャネルトランジスタ
Ｔ3 のゲート・ドレイン間電位差、ゲート・ソース間電
位差、ゲート・チャネル間電位差は大きくならず、その
ゲート閾値電圧の変化は起らない。
スタＴ2 およびＰチャネルトランジスタＴ3 のドレイ
ン、ソース、チャネルが電気的に浮遊状態になっている
時に、入力端子１１に静電気などの負の高電圧が印加さ
れた時は、入力保護回路１２のトランジスタＴ1 により
半導体基板自体が負電位方向に引かれるので、前記Ｎチ
ャネルトランジスタＴ2 およびＰチャネルトランジスタ
Ｔ3 のゲート・ドレイン間電位差、ゲート・ソース間電
位差、ゲート・チャネル間電位差は大きくならず、その
ゲート閾値電圧の変化は起らない。
【００３３】
【発明の効果】上述したように本発明によれば、微細加
工技術が進歩し、ＭＯＳトランジスタのゲート絶縁膜が
薄くなっても、入力端子に静電気などの高電圧が印加さ
れた時に入力初段のトランジスタのゲート閾値電圧が変
化することを抑制し、入力信号の論理“０”、“１”を
判定する境界のレベルが変化することを抑制し、入力信
号の論理レベルを正しく判定し得るＩＣを実現すること
ができる。
工技術が進歩し、ＭＯＳトランジスタのゲート絶縁膜が
薄くなっても、入力端子に静電気などの高電圧が印加さ
れた時に入力初段のトランジスタのゲート閾値電圧が変
化することを抑制し、入力信号の論理“０”、“１”を
判定する境界のレベルが変化することを抑制し、入力信
号の論理レベルを正しく判定し得るＩＣを実現すること
ができる。
【図１】本発明の第１実施例に係るＩＣの入力回路を示
す回路図。
す回路図。
【図２】本発明の第２実施例に係るＩＣの入力回路を示
す回路図。
す回路図。
【図３】従来のＩＣの入力回路を示す回路図。
１１…入力端子、１２…入力保護回路、１３、２１…入
力初段回路、Ｔ1 〜Ｔ31、Ｔ6 〜Ｔ9 …ＭＯＳトランジ
スタ。
力初段回路、Ｔ1 〜Ｔ31、Ｔ6 〜Ｔ9 …ＭＯＳトランジ
スタ。
Claims (1)
- 【請求項１】 外部から信号を入力するための入力端子
と、この入力端子の電位が各ゲートに導かれる実質的に
ＣＭＯＳインバータ回路として働くＰチャネルトランジ
スタおよびＮチャネルトランジスタを少なくとも有する
入力回路とを具備する半導体集積回路において、 半導体集積回路に電源が供給されていない時に、少なく
とも前記Ｎチャネルトランジスタに対して、ゲート電位
に応じてドレイン、ソース、チャネルの各電位をゲート
・ドレイン間、ゲート・ソース間、ゲート・チャネル間
の容量結合により変化させるように制御する閾値電圧変
化抑制手段を具備することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279707A JPH05121686A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279707A JPH05121686A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121686A true JPH05121686A (ja) | 1993-05-18 |
Family
ID=17614761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279707A Withdrawn JPH05121686A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121686A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000035735A (ko) * | 1998-11-27 | 2000-06-26 | 아끼구사 나오유끼 | 기동 회로 및 반도체 집적 회로 장치 |
-
1991
- 1991-10-25 JP JP3279707A patent/JPH05121686A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000035735A (ko) * | 1998-11-27 | 2000-06-26 | 아끼구사 나오유끼 | 기동 회로 및 반도체 집적 회로 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |