JPH06232253A - 半導体装置の素子分離法 - Google Patents
半導体装置の素子分離法Info
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- JPH06232253A JPH06232253A JP5257329A JP25732993A JPH06232253A JP H06232253 A JPH06232253 A JP H06232253A JP 5257329 A JP5257329 A JP 5257329A JP 25732993 A JP25732993 A JP 25732993A JP H06232253 A JPH06232253 A JP H06232253A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【目的】 半導体基板上で幅の狭い絶縁膜により有効に
素子分離ができ、また絶縁膜形成時に半導体基板に結晶
欠陥が発生したり、チャネルストッパの機能を低下させ
たりすることのない素子分離方法を提供する。 【構成】 半導体基板１上に絶縁膜２を設け、活性領域
５にあたる部分を選択的にエッチング除去することによ
りフィールド絶縁膜２ａを形づくり、半導体基板１の反
転を防止するための不純物をフィールド絶縁膜２ａの直
下の半導体基板１の表面近傍にフィールド絶縁膜２ａご
しにイオン注入することにより、チャネルストッパ６を
形成する。
素子分離ができ、また絶縁膜形成時に半導体基板に結晶
欠陥が発生したり、チャネルストッパの機能を低下させ
たりすることのない素子分離方法を提供する。 【構成】 半導体基板１上に絶縁膜２を設け、活性領域
５にあたる部分を選択的にエッチング除去することによ
りフィールド絶縁膜２ａを形づくり、半導体基板１の反
転を防止するための不純物をフィールド絶縁膜２ａの直
下の半導体基板１の表面近傍にフィールド絶縁膜２ａご
しにイオン注入することにより、チャネルストッパ６を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の素子分離法
に関する。さらに詳しくは、集積回路が形成される半導
体基板上のトランジスタなどの回路素子を他の回路素子
と電気的に絶縁するための素子分離法に関する。
に関する。さらに詳しくは、集積回路が形成される半導
体基板上のトランジスタなどの回路素子を他の回路素子
と電気的に絶縁するための素子分離法に関する。
【０００２】
【従来の技術】集積回路において半導体基板上の回路素
子を互いに電気的に絶縁するために素子分離技術が用い
られている。その代表的手法として、いわゆるＬＯＣＯ
Ｓ法とか、半導体基板の表面にリセスを設けてそのリセ
ス内に絶縁物を埋め込むボックス法などが従来から用い
られている。図９にＬＯＣＯＳ法の手順を示す。
子を互いに電気的に絶縁するために素子分離技術が用い
られている。その代表的手法として、いわゆるＬＯＣＯ
Ｓ法とか、半導体基板の表面にリセスを設けてそのリセ
ス内に絶縁物を埋め込むボックス法などが従来から用い
られている。図９にＬＯＣＯＳ法の手順を示す。
【０００３】まず図９（ａ）に示すように半導体基板と
なるたとえばｎ型のシリコン基板51上にＣＶＤ法によ
り、たとえば、チッ化膜（Ｓｉ3 Ｎ4 ）52を形成する。
なるたとえばｎ型のシリコン基板51上にＣＶＤ法によ
り、たとえば、チッ化膜（Ｓｉ3 Ｎ4 ）52を形成する。
【０００４】つぎに図９（ｂ）に示すようにチッ化膜52
を活性領域53にあたる部分を残してエッチング除去した
あと、レジスト膜54をつけたままたとえば、ボロンをイ
オン注入法により打ち込む。なお図９（ｂ）において、
矢印はイオンの飛跡を示している（以下の図においても
同じ）。ボロンはレジスト膜54の下には到達しないので
素子分離領域55にあたるシリコン基板51にのみ打ち込ま
れることになる。この領域はｐ+ 領域となって、素子分
極領域55のシリコン基板51の表面の導電型が反転してチ
ャネルが形成されるのを防止するいわゆるチャネルスト
ッパ56になる。
を活性領域53にあたる部分を残してエッチング除去した
あと、レジスト膜54をつけたままたとえば、ボロンをイ
オン注入法により打ち込む。なお図９（ｂ）において、
矢印はイオンの飛跡を示している（以下の図においても
同じ）。ボロンはレジスト膜54の下には到達しないので
素子分離領域55にあたるシリコン基板51にのみ打ち込ま
れることになる。この領域はｐ+ 領域となって、素子分
極領域55のシリコン基板51の表面の導電型が反転してチ
ャネルが形成されるのを防止するいわゆるチャネルスト
ッパ56になる。
【０００５】つぎに図９（ｃ）に示すように、レジスト
膜54除去後、熱酸化を行ってチッ化膜52に覆われない部
分に絶縁膜を設ける。すなわち厚いＳｉＯ2 層からなる
フィールド酸化膜57を設ける。
膜54除去後、熱酸化を行ってチッ化膜52に覆われない部
分に絶縁膜を設ける。すなわち厚いＳｉＯ2 層からなる
フィールド酸化膜57を設ける。
【０００６】さらに熱リン酸によりチッ化膜52を除去す
ると、図９（ｄ）に示すようにシリコン基板51上には、
フィールド酸化膜57からなる素子分離領域55とフィール
ド酸化膜57の存在しない活性領域53が形成される。また
フィールド酸化膜57の直下のシリコン基板51の表層には
前記チャネルストッパ56が設けられている。
ると、図９（ｄ）に示すようにシリコン基板51上には、
フィールド酸化膜57からなる素子分離領域55とフィール
ド酸化膜57の存在しない活性領域53が形成される。また
フィールド酸化膜57の直下のシリコン基板51の表層には
前記チャネルストッパ56が設けられている。
【０００７】
【発明が解決しようとする課題】前述のＬＯＣＯＳ法に
よれば、フィールド酸化膜57の端に鳥のくちばしの形状
のバーズビーク58と呼ばれる突出部が形成される。そし
てこのバーズビーク58がチッ化膜52の端部に侵入するこ
とによって活性領域53が狭くなってしまい、回路素子の
高集積化を図ることができないという問題がある。
よれば、フィールド酸化膜57の端に鳥のくちばしの形状
のバーズビーク58と呼ばれる突出部が形成される。そし
てこのバーズビーク58がチッ化膜52の端部に侵入するこ
とによって活性領域53が狭くなってしまい、回路素子の
高集積化を図ることができないという問題がある。
【０００８】また熱酸化法によりフィールド酸化膜57を
形成するとき、チャネルストッパ56を形成する不純物が
フィールド酸化膜57に吸い出され（偏析）、その濃度が
低下することによりチャネルストッパ56の機能が損わ
れ、ジャンクションリークが増加するという問題があ
る。
形成するとき、チャネルストッパ56を形成する不純物が
フィールド酸化膜57に吸い出され（偏析）、その濃度が
低下することによりチャネルストッパ56の機能が損わ
れ、ジャンクションリークが増加するという問題があ
る。
【０００９】さらにフィールド酸化膜57の形成時に、チ
ッ化膜52の端がフィールド酸化膜57により押し上げられ
るので（図９（ｃ）参照）、チッ化膜52が被着するシリ
コン基板51内に応力による歪が生じ、結晶欠陥が発生し
やすくなるという問題がある。
ッ化膜52の端がフィールド酸化膜57により押し上げられ
るので（図９（ｃ）参照）、チッ化膜52が被着するシリ
コン基板51内に応力による歪が生じ、結晶欠陥が発生し
やすくなるという問題がある。
【００１０】本発明はかかる問題を解消するためになさ
れたものであり、半導体基板内に結晶欠陥などを生じさ
せることがなく、また幅の狭い絶縁膜で有効に素子分離
ができ、回路素子の集積度を上げることのできる素子分
離法を提供することを目的とする。
れたものであり、半導体基板内に結晶欠陥などを生じさ
せることがなく、また幅の狭い絶縁膜で有効に素子分離
ができ、回路素子の集積度を上げることのできる素子分
離法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置の素
子分離法は、（ａ）半導体基板上に絶縁膜を設け、
（ｂ）該絶縁膜の活性領域にあたる場所を選択的にエッ
チング除去することにより残った絶縁膜からなるフィー
ルド絶縁膜を有する素子分離領域となるフィールド絶縁
膜を形づくり、（ｃ）前記半導体基板の反転を防止する
ための不純物を前記フィールド絶縁膜ごしにイオン注入
することによりチャネルストッパを形成することを特徴
とするものである。
子分離法は、（ａ）半導体基板上に絶縁膜を設け、
（ｂ）該絶縁膜の活性領域にあたる場所を選択的にエッ
チング除去することにより残った絶縁膜からなるフィー
ルド絶縁膜を有する素子分離領域となるフィールド絶縁
膜を形づくり、（ｃ）前記半導体基板の反転を防止する
ための不純物を前記フィールド絶縁膜ごしにイオン注入
することによりチャネルストッパを形成することを特徴
とするものである。
【００１２】前記絶縁膜のエッチング除去はレジスト膜
をマスクとして等方性エッチングにより行うことが好ま
しい。
をマスクとして等方性エッチングにより行うことが好ま
しい。
【００１３】また前記絶縁膜のエッチング除去は、開口
部がテーパ状に形成されたレジスト膜をマスクとして異
方性エッチングにより行ってもよい。
部がテーパ状に形成されたレジスト膜をマスクとして異
方性エッチングにより行ってもよい。
【００１４】さらに、前記絶縁膜のエッチングは、レジ
スト膜をマスクとして等方性エッチングにより行ったの
ち異方性エッチングで行ってもよい。
スト膜をマスクとして等方性エッチングにより行ったの
ち異方性エッチングで行ってもよい。
【００１５】また前記絶縁膜のエッチング除去を行った
のち、熱処理を施すことによりフィールド絶縁膜の端部
を滑らかにすることが好ましい。
のち、熱処理を施すことによりフィールド絶縁膜の端部
を滑らかにすることが好ましい。
【００１６】また、前記不純物のイオン注入を行うとき
に、前記活性領域をレジスト膜で覆うことにより該不純
物を素子分離領域にのみ打ち込むことが好ましい。
に、前記活性領域をレジスト膜で覆うことにより該不純
物を素子分離領域にのみ打ち込むことが好ましい。
【００１７】
【作用】本発明によれば、半導体基板上に絶縁膜を形成
したのち、活性領域にあたる場所を選択的にエッチング
除去しフィールド絶縁膜を形づくっているため、ＬＯＣ
ＯＳ法のばあいのようにフィールド絶縁膜形成時の影響
による半導体基板の結晶欠陥の発生がない。また、半導
体基板の導電型の反転を防止するための不純物のイオン
注入をフィールド絶縁膜ごしに行いチャネルストッパを
形成しているため、フィールド絶縁膜形成時の影響によ
るチャネルストッパの機能が低下することがなく、幅の
狭いフィールド絶縁膜であっても有効に素子分離を行う
ことができる。
したのち、活性領域にあたる場所を選択的にエッチング
除去しフィールド絶縁膜を形づくっているため、ＬＯＣ
ＯＳ法のばあいのようにフィールド絶縁膜形成時の影響
による半導体基板の結晶欠陥の発生がない。また、半導
体基板の導電型の反転を防止するための不純物のイオン
注入をフィールド絶縁膜ごしに行いチャネルストッパを
形成しているため、フィールド絶縁膜形成時の影響によ
るチャネルストッパの機能が低下することがなく、幅の
狭いフィールド絶縁膜であっても有効に素子分離を行う
ことができる。
【００１８】さらに絶縁膜のエッチング手法に工夫を凝
らすことにより、フィールド絶縁膜の端の段差を滑らか
にすることができ、のちに形成される配線のこの段差に
よる断線を防止できる。
らすことにより、フィールド絶縁膜の端の段差を滑らか
にすることができ、のちに形成される配線のこの段差に
よる断線を防止できる。
【００１９】
【実施例】つぎに添付図面を参照しながら本発明の半導
体装置の素子分離法を説明する。図１に本発明の素子分
離法の一実施例の工程を示す。まず半導体基板上に絶縁
膜を形成する。具体例としては図１（ａ）に示すよう
に、たとえばｎ型シリコン基板からなる半導体基板１
（以下、実施例においてシリコン基板１という）上に熱
酸化法、ＣＶＤ法により3000〜6000Å厚のＳｉＯ2 層か
らなる絶縁膜２（以下、図１〜４において酸化膜２とい
う）を形成する。ここでは半導体基板の一例としてシリ
コン基板を採り上げ、絶縁膜の一例として酸化膜を採り
上げたが、本発明はこれに限定されるものではなくゲル
マニウム（Ｇｅ）、炭化ケイ素（ＳｉＣ）、ガリウムヒ
素（ＧａＡｓ）などからなる半導体基板であってもよ
く、チッ化膜、チッ化酸化膜などからなる絶縁膜であっ
てもよい。
体装置の素子分離法を説明する。図１に本発明の素子分
離法の一実施例の工程を示す。まず半導体基板上に絶縁
膜を形成する。具体例としては図１（ａ）に示すよう
に、たとえばｎ型シリコン基板からなる半導体基板１
（以下、実施例においてシリコン基板１という）上に熱
酸化法、ＣＶＤ法により3000〜6000Å厚のＳｉＯ2 層か
らなる絶縁膜２（以下、図１〜４において酸化膜２とい
う）を形成する。ここでは半導体基板の一例としてシリ
コン基板を採り上げ、絶縁膜の一例として酸化膜を採り
上げたが、本発明はこれに限定されるものではなくゲル
マニウム（Ｇｅ）、炭化ケイ素（ＳｉＣ）、ガリウムヒ
素（ＧａＡｓ）などからなる半導体基板であってもよ
く、チッ化膜、チッ化酸化膜などからなる絶縁膜であっ
てもよい。
【００２０】つぎに素子分離領域となる場所をレジスト
膜で覆ったのち活性領域にあたる場所の絶縁膜をエッチ
ング除去する。具体例としては図１（ｂ）に示すよう
に、フィールド酸化膜２上にレジスト膜４を塗布したの
ち、活性領域５にあたる場所のレジスト膜４を露光およ
び現像処理により除去する。そして活性領域５にあたる
酸化膜２を選択的にエッチング除去しフィールド絶縁膜
２ａ（以下、図１〜４においてフィールド酸化膜２ａと
いう）を形成するとともに、シリコン基板１を露出させ
る。
膜で覆ったのち活性領域にあたる場所の絶縁膜をエッチ
ング除去する。具体例としては図１（ｂ）に示すよう
に、フィールド酸化膜２上にレジスト膜４を塗布したの
ち、活性領域５にあたる場所のレジスト膜４を露光およ
び現像処理により除去する。そして活性領域５にあたる
酸化膜２を選択的にエッチング除去しフィールド絶縁膜
２ａ（以下、図１〜４においてフィールド酸化膜２ａと
いう）を形成するとともに、シリコン基板１を露出させ
る。
【００２１】さらに素子分離領域にあたる絶縁膜直下に
不純物をイオン注入法により打ち込む。具体例としては
図１（ｃ）に示すようにボロンイオンをシリコン基板１
の全面にわたって150 〜200KeVのエネルギーで5E12〜5E
13cm-2のドーズ量でイオン注入する。この際、イオンの
打込みエネルギーを調節することにより、イオンが打ち
込まれる深さが調整できるため、イオンの打込み深さが
丁度フィールド酸化膜２ａ裏面の基板表面に達するエネ
ルギーでイオン打込みをする。その結果、ボロンイオン
は、フィールド酸化膜２ａで覆われた素子分離領域３で
はシリコン基板１の表面近傍にとどまり、フィールド酸
化膜２ａの直下にｐ+ 層を形成するが、活性領域５では
酸化膜がないため、シリコン基板１の深部にまで達しｐ
+ 層を形成する。
不純物をイオン注入法により打ち込む。具体例としては
図１（ｃ）に示すようにボロンイオンをシリコン基板１
の全面にわたって150 〜200KeVのエネルギーで5E12〜5E
13cm-2のドーズ量でイオン注入する。この際、イオンの
打込みエネルギーを調節することにより、イオンが打ち
込まれる深さが調整できるため、イオンの打込み深さが
丁度フィールド酸化膜２ａ裏面の基板表面に達するエネ
ルギーでイオン打込みをする。その結果、ボロンイオン
は、フィールド酸化膜２ａで覆われた素子分離領域３で
はシリコン基板１の表面近傍にとどまり、フィールド酸
化膜２ａの直下にｐ+ 層を形成するが、活性領域５では
酸化膜がないため、シリコン基板１の深部にまで達しｐ
+ 層を形成する。
【００２２】以上の工程により半導体基板上の素子分離
領域にあたる場所にのみ絶縁膜が形成され、この直下の
半導体基板の表層には不純物の層からなるチャネルスト
ッパが形成される。また活性領域の半導体基板深部にも
不純物の層が分布している。具体例としては図１（ｄ）
に示すようにシリコン基板１の素子分離領域３にあたる
場所には3000〜6000Åの厚さのフィールド酸化膜２ａが
形成されているが、活性領域５にはシリコン基板１が露
出している。そしてフィールド酸化膜２ａ直下には1000
〜2000Åの厚さのｐ+ 層からなるチャネルストッパ６が
形成され、活性領域５においてもシリコン基板１の表面
から深さ3000〜6000Åの範囲にｐ+ 層が分布しｐ形ウェ
ルが形成されている。
領域にあたる場所にのみ絶縁膜が形成され、この直下の
半導体基板の表層には不純物の層からなるチャネルスト
ッパが形成される。また活性領域の半導体基板深部にも
不純物の層が分布している。具体例としては図１（ｄ）
に示すようにシリコン基板１の素子分離領域３にあたる
場所には3000〜6000Åの厚さのフィールド酸化膜２ａが
形成されているが、活性領域５にはシリコン基板１が露
出している。そしてフィールド酸化膜２ａ直下には1000
〜2000Åの厚さのｐ+ 層からなるチャネルストッパ６が
形成され、活性領域５においてもシリコン基板１の表面
から深さ3000〜6000Åの範囲にｐ+ 層が分布しｐ形ウェ
ルが形成されている。
【００２３】以上に述べた本発明の実施例では、活性領
域を覆う絶縁膜をエッチング除去するばあい通常のエッ
チングの方法で行った。しかしエッチングされた絶縁膜
の端に段差があると、のちに回路素子を作製するばあい
に段差を通って形成されるアルミニウムやポリシリコン
などの配線が段差により角部で薄くなったり、断線した
りする。そこでこの段差を滑らかにするように、つぎに
説明するようなエッチングの方法が用いられることが好
ましい。このエッチングの方法としてたとえば４種類の
方法をそれぞれ図２〜図５を用いて説明する。
域を覆う絶縁膜をエッチング除去するばあい通常のエッ
チングの方法で行った。しかしエッチングされた絶縁膜
の端に段差があると、のちに回路素子を作製するばあい
に段差を通って形成されるアルミニウムやポリシリコン
などの配線が段差により角部で薄くなったり、断線した
りする。そこでこの段差を滑らかにするように、つぎに
説明するようなエッチングの方法が用いられることが好
ましい。このエッチングの方法としてたとえば４種類の
方法をそれぞれ図２〜図５を用いて説明する。
【００２４】図２にレジスト膜４形成ののち等方性エッ
チングが施された絶縁膜の断面図を示す。この方法によ
れば、絶縁膜は円弧状にエッチングされ、しかも半導体
基板の活性領域には、イオンを照射するばあいのような
大きな損傷は生じない。等方性エッチングの具体例とし
ては、シリコン基板１上に形成されたフィールド酸化膜
２ａの素子分離領域３をレジスト膜４で覆い、フッ酸に
よるウェットエッチング法、ＣＤＥ法により活性領域５
上のフィールド酸化膜２ａを選択的に除去する。
チングが施された絶縁膜の断面図を示す。この方法によ
れば、絶縁膜は円弧状にエッチングされ、しかも半導体
基板の活性領域には、イオンを照射するばあいのような
大きな損傷は生じない。等方性エッチングの具体例とし
ては、シリコン基板１上に形成されたフィールド酸化膜
２ａの素子分離領域３をレジスト膜４で覆い、フッ酸に
よるウェットエッチング法、ＣＤＥ法により活性領域５
上のフィールド酸化膜２ａを選択的に除去する。
【００２５】図３にはレジスト膜４の開口部をテーパ状
に形成しておき、ドライエッチングなどの異方性エッチ
ングを行う例が示されている。テーパ状レジスト膜４を
マスクとしてエッチングを行うことにより、フィールド
酸化膜２ａもレジスト膜４のテーパに沿ってテーパ状に
エッチングされる。そのため、段差部分も鈍角となり、
断線などがなくなる。本実施例によれば狭い素子分離領
域を形成できる利点がある。このテーパ状エッチングの
具体例としては、オーバー露光などの方法によりテーパ
状のレジスト膜を設け、ＲＩＥ法などのドライエッチン
グ法によりエッチングすると、酸化膜２のエッチング中
にレジスト膜４も同時にエッチングされる。エッチング
により順次変るレジスト膜４の形状の輪郭を２点鎖線に
よって示す。
に形成しておき、ドライエッチングなどの異方性エッチ
ングを行う例が示されている。テーパ状レジスト膜４を
マスクとしてエッチングを行うことにより、フィールド
酸化膜２ａもレジスト膜４のテーパに沿ってテーパ状に
エッチングされる。そのため、段差部分も鈍角となり、
断線などがなくなる。本実施例によれば狭い素子分離領
域を形成できる利点がある。このテーパ状エッチングの
具体例としては、オーバー露光などの方法によりテーパ
状のレジスト膜を設け、ＲＩＥ法などのドライエッチン
グ法によりエッチングすると、酸化膜２のエッチング中
にレジスト膜４も同時にエッチングされる。エッチング
により順次変るレジスト膜４の形状の輪郭を２点鎖線に
よって示す。
【００２６】図４には絶縁膜をエッチングするさらに他
の方法を説明する図が示されている。図４において等方
性エッチングにより絶縁膜の厚さの半分程がエッチング
され、さらに異方性エッチングを施すことにより絶縁膜
（その一例として酸化膜）をエッチング除去して半導体
基板表面を露出させる。この方法でも絶縁膜の表面の段
差は断面が円弧状になり滑らかになる。エッチング方法
の具体例としては、シリコン基板１上に形成された酸化
膜２の素子分離領域３をレジスト膜４で覆い、フッ酸に
よるウェットエッチング法、ＣＤＥ法により活性領域５
の酸化膜２を膜厚の半分程度除去したのちＲＩＥ法によ
りレジスト膜４で覆われていない活性領域５に残る酸化
膜２を完全に除去する。
の方法を説明する図が示されている。図４において等方
性エッチングにより絶縁膜の厚さの半分程がエッチング
され、さらに異方性エッチングを施すことにより絶縁膜
（その一例として酸化膜）をエッチング除去して半導体
基板表面を露出させる。この方法でも絶縁膜の表面の段
差は断面が円弧状になり滑らかになる。エッチング方法
の具体例としては、シリコン基板１上に形成された酸化
膜２の素子分離領域３をレジスト膜４で覆い、フッ酸に
よるウェットエッチング法、ＣＤＥ法により活性領域５
の酸化膜２を膜厚の半分程度除去したのちＲＩＥ法によ
りレジスト膜４で覆われていない活性領域５に残る酸化
膜２を完全に除去する。
【００２７】図５には絶縁膜のエッジ部を滑らかにする
さらに他の製造工程が示されている。本実施例において
は、絶縁膜（その一例として酸化膜）に異方性エッチン
グを施したのち、熱処理により絶縁膜のエッジ部を滑ら
かにしたものである。
さらに他の製造工程が示されている。本実施例において
は、絶縁膜（その一例として酸化膜）に異方性エッチン
グを施したのち、熱処理により絶縁膜のエッジ部を滑ら
かにしたものである。
【００２８】つぎに具体例を述べる。この方法を用いる
ばあいにはシリコン基板１上に絶縁膜となる酸化膜を形
成するときに、図５（ａ）に示すように、まず薄い酸化
膜２ｂを熱酸化法、ＣＶＤ法により形成し、そののちそ
の上にＰＳＧ、ＢＰＳＧなどからなる融点の低い絶縁膜
２を設ける。
ばあいにはシリコン基板１上に絶縁膜となる酸化膜を形
成するときに、図５（ａ）に示すように、まず薄い酸化
膜２ｂを熱酸化法、ＣＶＤ法により形成し、そののちそ
の上にＰＳＧ、ＢＰＳＧなどからなる融点の低い絶縁膜
２を設ける。
【００２９】つぎに絶縁膜２および薄い酸化膜２ｂにエ
ッチングを施す。すなわち図５（ｂ）に示すように、シ
リコン基板１上に形成された絶縁膜２と酸化膜２ｂとの
素子分離領域３をレジスト膜４で覆い、ＲＩＥ法により
活性領域５の絶縁膜２と酸化膜２ｂとを選択的に除去
し、フィールド絶縁膜２ａを形づくる。
ッチングを施す。すなわち図５（ｂ）に示すように、シ
リコン基板１上に形成された絶縁膜２と酸化膜２ｂとの
素子分離領域３をレジスト膜４で覆い、ＲＩＥ法により
活性領域５の絶縁膜２と酸化膜２ｂとを選択的に除去
し、フィールド絶縁膜２ａを形づくる。
【００３０】さらに図５（ｃ）に示すように、800 〜95
0 ℃、約30分間の熱処理を行ってリフローさせると、フ
ィールド絶縁膜２ａが少し融解し角部が滑らかになる。
ここで薄い酸化膜２ｂは、熱処理によってＢＰＳＧなど
に含まれる不純物がシリコン基板内に拡散するのを防止
するためのものであり、不純物の拡散が許容されるばあ
いはなくてもよい。このばあい、チッ素雰囲気中で行え
ば、活性領域の半導体基板が酸化したりすることはな
い。
0 ℃、約30分間の熱処理を行ってリフローさせると、フ
ィールド絶縁膜２ａが少し融解し角部が滑らかになる。
ここで薄い酸化膜２ｂは、熱処理によってＢＰＳＧなど
に含まれる不純物がシリコン基板内に拡散するのを防止
するためのものであり、不純物の拡散が許容されるばあ
いはなくてもよい。このばあい、チッ素雰囲気中で行え
ば、活性領域の半導体基板が酸化したりすることはな
い。
【００３１】つぎに前記の実施例（図１参照）において
は半導体基板全体にわたって不純物イオンを打ち込み、
活性領域は表面から深い位置に不純物を含む層を形成し
た。しかし必要に応じて活性領域をレジスト膜で覆った
のち不純物のイオン注入を行ってもよい。このようにす
ることで活性領域に不純物を含む層が形成されるのを防
ぐこともできる。すなわち、図６（ａ）に示すように活
性領域５をレジスト膜７で覆ったのち不純物のイオン注
入を行うと、不純物イオンはレジスト膜７により遮断さ
れ活性領域５のシリコン基板１には到達しない。したが
って図６（ｂ）に示すように、素子分離領域３にのみに
選択的に不純物が打ち込まれチャネルストッパ６が形成
される。
は半導体基板全体にわたって不純物イオンを打ち込み、
活性領域は表面から深い位置に不純物を含む層を形成し
た。しかし必要に応じて活性領域をレジスト膜で覆った
のち不純物のイオン注入を行ってもよい。このようにす
ることで活性領域に不純物を含む層が形成されるのを防
ぐこともできる。すなわち、図６（ａ）に示すように活
性領域５をレジスト膜７で覆ったのち不純物のイオン注
入を行うと、不純物イオンはレジスト膜７により遮断さ
れ活性領域５のシリコン基板１には到達しない。したが
って図６（ｂ）に示すように、素子分離領域３にのみに
選択的に不純物が打ち込まれチャネルストッパ６が形成
される。
【００３２】この方法を用いることで、たとえばＭＯＳ
ＩＣのばあいにおいては、基板バイアスがかかったとき
にしきい値電圧の著しい上昇を避けることができ、また
バイポーラＩＣのばあいにおいては、ベース領域やコレ
クタ領域の濃度が変化するのを避けることができる。
ＩＣのばあいにおいては、基板バイアスがかかったとき
にしきい値電圧の著しい上昇を避けることができ、また
バイポーラＩＣのばあいにおいては、ベース領域やコレ
クタ領域の濃度が変化するのを避けることができる。
【００３３】つぎに本発明の半導体装置の素子分離法を
用いたＣＭＯＳ製造方法の具体例を図７および図８をも
ちいて説明する。
用いたＣＭＯＳ製造方法の具体例を図７および図８をも
ちいて説明する。
【００３４】まず図７（ａ）に示すように、結晶面が(1
00) 面で、比抵抗が２〜３Ω・cmのｎ型シリコン基板１
上に酸化膜からなる絶縁膜２を熱酸化法により約4000Å
形成した。
00) 面で、比抵抗が２〜３Ω・cmのｎ型シリコン基板１
上に酸化膜からなる絶縁膜２を熱酸化法により約4000Å
形成した。
【００３５】つぎに図７（ｂ）に示すように、全面にレ
ジスト膜４を設け、絶縁膜２の素子分離領域３にあたる
場所にレジスト膜４が残るようにパターニングしてか
ら、該レジスト膜４をマスクとして活性領域５にあたる
場所の絶縁膜２をフッ酸により選択的にエッチング除去
し、フィールド絶縁膜２ａを形づくった。
ジスト膜４を設け、絶縁膜２の素子分離領域３にあたる
場所にレジスト膜４が残るようにパターニングしてか
ら、該レジスト膜４をマスクとして活性領域５にあたる
場所の絶縁膜２をフッ酸により選択的にエッチング除去
し、フィールド絶縁膜２ａを形づくった。
【００３６】さらに図７（ｃ）に示すように、シリコン
基板１上の活性領域５にあたる場所にゲート酸化膜８を
約300 Å設けたのち、ボロンを約30keV のエネルギー、
約1E12cm-2のドーズ量の条件でイオン注入することによ
り、ＭＯＳトランジスタのスレッショルド電圧の調整を
行う。
基板１上の活性領域５にあたる場所にゲート酸化膜８を
約300 Å設けたのち、ボロンを約30keV のエネルギー、
約1E12cm-2のドーズ量の条件でイオン注入することによ
り、ＭＯＳトランジスタのスレッショルド電圧の調整を
行う。
【００３７】そして図７（ｄ）に示すようにシリコン基
板１のｐチャネル側をレジスト膜10で覆い、ｎチャネル
側の素子分離領域３にあたるフィールド絶縁膜２ａ直下
にボロンをイオン注入することによりチャネルストッパ
６を形成する。
板１のｐチャネル側をレジスト膜10で覆い、ｎチャネル
側の素子分離領域３にあたるフィールド絶縁膜２ａ直下
にボロンをイオン注入することによりチャネルストッパ
６を形成する。
【００３８】以上の工程により図７（ｅ）に示すよう
に、ｎチャネル側の素子分離領域３のフィールド酸化膜
２ａの直下にはチャネルストッパ６が形成されると共
に、活性領域５にｐウエル層が形成される。
に、ｎチャネル側の素子分離領域３のフィールド酸化膜
２ａの直下にはチャネルストッパ６が形成されると共
に、活性領域５にｐウエル層が形成される。
【００３９】さらに、図８（ｆ）に示すように、ゲート
酸化膜８ａ、８ｂ上にポリシリコン膜を堆積し、レジス
ト膜12を用いてエッチングすることによりゲート電極11
ａ、11ｂを形成した。
酸化膜８ａ、８ｂ上にポリシリコン膜を堆積し、レジス
ト膜12を用いてエッチングすることによりゲート電極11
ａ、11ｂを形成した。
【００４０】ついで図８（ｇ）に示すように、再びｐチ
ャネル部分をレジスト膜13で覆いｎチャネル側にヒ素を
約40keV のエネルギー、約5E15cm-2のドーズ量の条件で
イオン注入することにより、ｎチャネルＭＯＳトランジ
スタ14のソース領域15およびドレイン領域16を形成し
た。
ャネル部分をレジスト膜13で覆いｎチャネル側にヒ素を
約40keV のエネルギー、約5E15cm-2のドーズ量の条件で
イオン注入することにより、ｎチャネルＭＯＳトランジ
スタ14のソース領域15およびドレイン領域16を形成し
た。
【００４１】さらに図８（ｈ）に示すように、ｎチャネ
ル側をレジスト膜17で覆いｐチャネル側にＢＦ2 を約40
keV のエネルギー、約5E15cm-2のドーズ量の条件でイオ
ン注入することにより、ｐチャネルＭＯＳトランジスタ
18のソース領域19とドレイン領域20を形成した。
ル側をレジスト膜17で覆いｐチャネル側にＢＦ2 を約40
keV のエネルギー、約5E15cm-2のドーズ量の条件でイオ
ン注入することにより、ｐチャネルＭＯＳトランジスタ
18のソース領域19とドレイン領域20を形成した。
【００４２】そして図８（ｉ）に示すように、ＰＳＧ、
ＢＰＳＧなどからなる層間絶縁膜21を堆積し、エッチン
グにより開口を設けスパッタ法などにより金属膜を設け
て各トランジスタのソース電極22、24およびドレイン電
極23、25を形成する。以上の工程によってｎチャネルＭ
ＯＳトランジスタ14と、ｐチャネルＭＯＳトランジスタ
18とからなるＣＭＯＳトランジスタが形成される。
ＢＰＳＧなどからなる層間絶縁膜21を堆積し、エッチン
グにより開口を設けスパッタ法などにより金属膜を設け
て各トランジスタのソース電極22、24およびドレイン電
極23、25を形成する。以上の工程によってｎチャネルＭ
ＯＳトランジスタ14と、ｐチャネルＭＯＳトランジスタ
18とからなるＣＭＯＳトランジスタが形成される。
【００４３】
【発明の効果】本発明によれば、半導体基板表面に絶縁
膜を形成したのち、パターニングしてフィールド絶縁膜
とし、さらにフィールド絶縁膜の下側にイオン注入を行
うことによりチャネルストッパを形成しているため、チ
ャネルストッパの機能がフィールド絶縁膜形成時の影響
により低下することがなく、幅の狭いフィールド絶縁膜
で有効に素子分離ができる。
膜を形成したのち、パターニングしてフィールド絶縁膜
とし、さらにフィールド絶縁膜の下側にイオン注入を行
うことによりチャネルストッパを形成しているため、チ
ャネルストッパの機能がフィールド絶縁膜形成時の影響
により低下することがなく、幅の狭いフィールド絶縁膜
で有効に素子分離ができる。
【００４４】また半導体基板表面を部分的に酸化して厚
い酸化膜を形成しなくてもよいため、半導体基板に結晶
欠陥を生じさせることがない。
い酸化膜を形成しなくてもよいため、半導体基板に結晶
欠陥を生じさせることがない。
【図１】本発明の半導体装置の素子分離法の一実施例の
工程を示す断面説明図である。
工程を示す断面説明図である。
【図２】図１の素子分離法における酸化膜のエッチング
工程において等方性エッチングが施されたフィールド酸
化膜の断面図である。
工程において等方性エッチングが施されたフィールド酸
化膜の断面図である。
【図３】図１の素子分離法におけるエッチング工程にお
いて端部にテーパがつくような異方性エッチングが施さ
れたフィールド酸化膜の断面図である。
いて端部にテーパがつくような異方性エッチングが施さ
れたフィールド酸化膜の断面図である。
【図４】図１の素子分離法におけるエッチング工程にお
いて等方性エッチングののち異方性エッチングが施され
たフィールド酸化膜の断面図である。
いて等方性エッチングののち異方性エッチングが施され
たフィールド酸化膜の断面図である。
【図５】図１の素子分離法におけるエッチング工程にお
いて酸化膜をエッチングしたのち熱処理を施すことによ
りフィールド酸化膜の端部を滑らかにする方法の工程を
示す断面説明図である。
いて酸化膜をエッチングしたのち熱処理を施すことによ
りフィールド酸化膜の端部を滑らかにする方法の工程を
示す断面説明図である。
【図６】図１の素子分離法における不純物をイオン注入
する工程において活性領域をレジストで覆ったのち不純
物のイオン注入を行う方法の工程を示す断面説明図であ
る。
する工程において活性領域をレジストで覆ったのち不純
物のイオン注入を行う方法の工程を示す断面説明図であ
る。
【図７】本発明の半導体装置の素子分離法を用いたＣＭ
ＯＳ製造法の一実施例の工程を示す断面説明図である。
ＯＳ製造法の一実施例の工程を示す断面説明図である。
【図８】本発明の半導体装置の素子分離法を用いたＣＭ
ＯＳ製造法の一実施例の工程を示す断面説明図である。
ＯＳ製造法の一実施例の工程を示す断面説明図である。
【図９】従来の素子分離法の工程の一例を示す断面説明
図である。
図である。
１ 半導体基板 ２ 絶縁膜 ２ａ フィールド絶縁膜 ２ｂ 酸化膜 ３ 素子分離領域 ４ レジスト膜 ５ 活性領域 ６ チャネルストッパ ７ レジスト膜
Claims (6)
- 【請求項１】 （ａ）半導体基板上に絶縁膜を設け、 （ｂ）該絶縁膜の活性領域にあたる場所を選択的にエッ
チング除去することにより素子分離領域となるフィール
ド絶縁膜を形づくり、 （ｃ）前記半導体基板の反転を防止するための不純物を
前記フィールド絶縁膜ごしにイオン注入することにより
チャネルストッパを形成する ことを特徴とする半導体装置の素子分離法。 - 【請求項２】 前記絶縁膜のエッチング除去をレジスト
膜をマスクとして等方性エッチングにより行うことを特
徴とする請求項１記載の素子分離法。 - 【請求項３】 前記絶縁膜のエッチング除去を、開口部
がテーパ状に形成されたレジスト膜をマスクとして異方
性エッチングにより行うことを特徴とする請求項１記載
の素子分離法。 - 【請求項４】 前記絶縁膜のエッチングを、レジスト膜
をマスクとして等方性エッチングにより行ったのち異方
性エッチングで行うことを特徴とする請求項１記載の素
子分離法。 - 【請求項５】 前記絶縁膜のエッチング除去を行ったの
ち、熱処理を施すことによりフィールド絶縁膜の端部を
滑らかにすることを特徴とする請求項１記載の素子分離
法。 - 【請求項６】 前記不純物のイオン注入を行うときに、
前記活性領域をレジスト膜で覆うことにより該不純物を
素子分離領域にのみ打ち込むことを特徴とする請求項１
記載の素子分離法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/014,826 US5342803A (en) | 1993-02-03 | 1993-02-03 | Method for isolating circuit elements for semiconductor device |
| US014,826 | 1993-02-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232253A true JPH06232253A (ja) | 1994-08-19 |
| JP3373618B2 JP3373618B2 (ja) | 2003-02-04 |
Family
ID=21767967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25732993A Expired - Fee Related JP3373618B2 (ja) | 1993-02-03 | 1993-10-14 | 半導体装置の素子分離法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5342803A (ja) |
| JP (1) | JP3373618B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6344663B1 (en) * | 1992-06-05 | 2002-02-05 | Cree, Inc. | Silicon carbide CMOS devices |
| KR0148296B1 (ko) * | 1994-07-28 | 1998-12-01 | 문정환 | 반도체 소자의 격리방법 |
| US5518938A (en) * | 1995-05-08 | 1996-05-21 | United Microelectronics Corporation | Process for fabricating a CMOS transistor having high-voltage metal-gate |
| JP3239202B2 (ja) * | 1995-12-01 | 2001-12-17 | シャープ株式会社 | Ｍｏｓトランジスタ及びその製造方法 |
| US5874346A (en) * | 1996-05-23 | 1999-02-23 | Advanced Micro Devices, Inc. | Subtrench conductor formation with large tilt angle implant |
| US5767000A (en) * | 1996-06-05 | 1998-06-16 | Advanced Micro Devices, Inc. | Method of manufacturing subfield conductive layer |
| KR100211072B1 (ko) * | 1996-12-28 | 1999-07-15 | 구본준 | 플래쉬 메모리 셀의 제조방법 |
| US8232558B2 (en) | 2008-05-21 | 2012-07-31 | Cree, Inc. | Junction barrier Schottky diodes with current surge capability |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
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