JPS59937A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59937A JPS59937A JP10931782A JP10931782A JPS59937A JP S59937 A JPS59937 A JP S59937A JP 10931782 A JP10931782 A JP 10931782A JP 10931782 A JP10931782 A JP 10931782A JP S59937 A JPS59937 A JP S59937A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にＭＯ８集積
回路における素子間分離方法に関する。
回路における素子間分離方法に関する。
従来ＭＯ８集積回路の素子間分離法として基板に埋設せ
る酸化膜を設ける選択酸化法が一般に使用されている。
る酸化膜を設ける選択酸化法が一般に使用されている。
この選択酸化法は、活性領域を耐酸化性材料で覆い、非
活性領域のシリコン表面を厚く酸化する。また、耐酸化
性材料パターンをマスクにして、非活性領域のシリコン
基体中にのみいわゆるチャネルストッパ不純物を導入す
ることができる。これにより、活性領域に自己整合的に
非活性領域の厚いシリコン酸化膜の形成と、チャネルス
トッパ不純物層の形成が可能とな！０ 、ＭＯＢ集積回
路の高集積化に大きく貢献してきた。
活性領域のシリコン表面を厚く酸化する。また、耐酸化
性材料パターンをマスクにして、非活性領域のシリコン
基体中にのみいわゆるチャネルストッパ不純物を導入す
ることができる。これにより、活性領域に自己整合的に
非活性領域の厚いシリコン酸化膜の形成と、チャネルス
トッパ不純物層の形成が可能とな！０ 、ＭＯＢ集積回
路の高集積化に大きく貢献してきた。
しかし、最近のＭＯ８集積回路の微細化、高性能化から
の要求に対してこの選択酸化法では応じきれない不都合
が生じてきｆｔ、この選択酸化法の有する第一の不都合
は、非活性領域のシリコンを厚く酸化する模に、耐酸化
性材料で覆われた活性領域に、バーズビークと呼ばれる
酸化膜のくい込みが発生することである。バーズビーク
の大きさハ、製造プロセスによって異なるが、非活性領
域上のシリコン酸化膜厚に近い値だけ、活性領域中へ侵
入し、活性領域が縮むこと全考慮する必要がある。特に
、チャネル幅の小さなＭＯＳ）ランジスタにおいては、
バーズビークによるチャネル幅減少はトランジスタの特
性に大きな影響を及ぼす為に、その妙計値を、端的には
、バーズビーク量の２倍よりも小さくできない。第二の
不都合は。
の要求に対してこの選択酸化法では応じきれない不都合
が生じてきｆｔ、この選択酸化法の有する第一の不都合
は、非活性領域のシリコンを厚く酸化する模に、耐酸化
性材料で覆われた活性領域に、バーズビークと呼ばれる
酸化膜のくい込みが発生することである。バーズビーク
の大きさハ、製造プロセスによって異なるが、非活性領
域上のシリコン酸化膜厚に近い値だけ、活性領域中へ侵
入し、活性領域が縮むこと全考慮する必要がある。特に
、チャネル幅の小さなＭＯＳ）ランジスタにおいては、
バーズビークによるチャネル幅減少はトランジスタの特
性に大きな影響を及ぼす為に、その妙計値を、端的には
、バーズビーク量の２倍よりも小さくできない。第二の
不都合は。
耐酸化性材料をマスクとして、基体の非活性領域を厚く
酸化する工程が、活性領域と非活性領域の境界に大きな
応力を発生させる為に、転位等の結晶欠陥が発生し易く
、ジャン゛クションリークの原因となシ得ることである
。
酸化する工程が、活性領域と非活性領域の境界に大きな
応力を発生させる為に、転位等の結晶欠陥が発生し易く
、ジャン゛クションリークの原因となシ得ることである
。
本発明の目的は上記の従来の選択酸化法の不都合を取り
除きＭＯ８集積回路の高集積化に適した素子間分離構造
の製造方法を提供することである。
除きＭＯ８集積回路の高集積化に適した素子間分離構造
の製造方法を提供することである。
本発明は、−導電型半導体基体上に厚い絶縁膜を形成す
る工程と、耐エツチング材料を用いて、将来非活性領域
となる領域を覆うパターンを形成する工程と、このパタ
ーンをエツチングマスクとして、活性領域上の厚い絶縁
膜をエツチング除去する工程と、半導体基体全面に、基
体と同導電型でかつ基体よりも高濃度の不純物を前記の
厚い絶縁膜を貫通するに充分な加速エネルギでイオン打
ち込みして、非活性領域には浅く、活性領域には深く前
記の不純物層を形成する工程とを含むことを骨子とする
。
る工程と、耐エツチング材料を用いて、将来非活性領域
となる領域を覆うパターンを形成する工程と、このパタ
ーンをエツチングマスクとして、活性領域上の厚い絶縁
膜をエツチング除去する工程と、半導体基体全面に、基
体と同導電型でかつ基体よりも高濃度の不純物を前記の
厚い絶縁膜を貫通するに充分な加速エネルギでイオン打
ち込みして、非活性領域には浅く、活性領域には深く前
記の不純物層を形成する工程とを含むことを骨子とする
。
さらに本発明は、上記の構成に加えて、特に活性領域上
の厚い絶縁膜をエツチング除去する工程が、厚い絶縁膜
表面に、次工程の等方的エツチング法に対して、増速エ
ツチング効果を有する表面層を形成する工程と、耐エツ
チング羽料パターンをマスクとして、活性領域上の厚い
絶縁膜の一部を等方的工、チング法によって工、チング
し、次いで活性領域上の残された部分の絶縁膜を異方的
工、チング法によってエツチング除去する工程とから成
ること全骨子とする。
の厚い絶縁膜をエツチング除去する工程が、厚い絶縁膜
表面に、次工程の等方的エツチング法に対して、増速エ
ツチング効果を有する表面層を形成する工程と、耐エツ
チング羽料パターンをマスクとして、活性領域上の厚い
絶縁膜の一部を等方的工、チング法によって工、チング
し、次いで活性領域上の残された部分の絶縁膜を異方的
工、チング法によってエツチング除去する工程とから成
ること全骨子とする。
本発明によれば、活性領域の形状決足は、エツチングに
よるから、従来の選択酸化法によるバーズビークの発生
はなく、通常はフォトレジストとｉスキング技術による
ところの耐工、チングマスクパターンの製造技術と絶縁
農工、チング技術の許容する寸法まで、活性領域の微細
化が化膜である。現在の、一般的な異方性の強い工、チ
ング技術、例えば几ＩＥ（リア）ティプイオンエ、チン
グ）ｖＩ−用いれば、マスクパターンに対して、はとん
ど変換誤差の無い活性領域パターンの形成は容易である
。
よるから、従来の選択酸化法によるバーズビークの発生
はなく、通常はフォトレジストとｉスキング技術による
ところの耐工、チングマスクパターンの製造技術と絶縁
農工、チング技術の許容する寸法まで、活性領域の微細
化が化膜である。現在の、一般的な異方性の強い工、チ
ング技術、例えば几ＩＥ（リア）ティプイオンエ、チン
グ）ｖＩ−用いれば、マスクパターンに対して、はとん
ど変換誤差の無い活性領域パターンの形成は容易である
。
更に、第二の発明の如き、エツチング方法を使用すれば
、活性領域を取り囲む厚い絶縁膜の側壁に適当な傾斜を
設けることが可能で、これは上層の配線層の断線防止に
有効である。
、活性領域を取り囲む厚い絶縁膜の側壁に適当な傾斜を
設けることが可能で、これは上層の配線層の断線防止に
有効である。
本発明では厚い絶縁膜で覆われた非活性領域と、基体表
面の露出した活性領域に同時に、基体と同導電型で高濃
度の不純物イオンを打ち込むことによシ、非活性領域で
は、いわゆるチャネルスト。
面の露出した活性領域に同時に、基体と同導電型で高濃
度の不純物イオンを打ち込むことによシ、非活性領域で
は、いわゆるチャネルスト。
パ層となる浅い不純物層を、また活性領域、特にＭＯＢ
）ランジスタのチャネル領域では、ソース・ドレイン間
のパンチスルー防止用の深い不純物層を同時に形成する
。これによって、チャネルストッパ不純物層は、活性領
域に自己整合的に形成されることになる。
）ランジスタのチャネル領域では、ソース・ドレイン間
のパンチスルー防止用の深い不純物層を同時に形成する
。これによって、チャネルストッパ不純物層は、活性領
域に自己整合的に形成されることになる。
また、本発明によれば耐酸化性材料をマスクとした厚い
熱酸化膜の形成というような、大きな局部応力を発生さ
せる工程が不要となカ、基体中の結晶欠陥の発生を最小
限に抑えることができる。
熱酸化膜の形成というような、大きな局部応力を発生さ
せる工程が不要となカ、基体中の結晶欠陥の発生を最小
限に抑えることができる。
以下に不発８Ａｔ実施例に基すき、詳しく説明する。
以下の実施例はＮチャネル型ＭＯ８集積回路に適用する
場合について述べるが、一般的なＭＯ８集積回路に適用
することは容易である。
場合について述べるが、一般的なＭＯ８集積回路に適用
することは容易である。
Ｐ型単結晶シリコン基体１上に、熱酸化法にょＪ６００
０Ａのシリコン酸化膜２金成長する。これは、もちろん
、ＣＶＤ或は、スパッタリング等で形成される堆積膜で
もさしつかえない。次に、厚いシリコン酸化膜２の表面
上に、リン１５Ｑｋｅｖの加速エネルギーでｌＸｌ０”
７ｃｍ２ のドーズ量だけイオン注入して、シリコン酸
化膜２表面近傍に、イオン注入層３を形成する。次に、
通常の７オトレジストとマスキングの技術を用いて将来
非活性領域となる領域４′ｔ−覆うフォトレジストパタ
ーン５を形成し、第１図（ａ）の断面形状を得る。
０Ａのシリコン酸化膜２金成長する。これは、もちろん
、ＣＶＤ或は、スパッタリング等で形成される堆積膜で
もさしつかえない。次に、厚いシリコン酸化膜２の表面
上に、リン１５Ｑｋｅｖの加速エネルギーでｌＸｌ０”
７ｃｍ２ のドーズ量だけイオン注入して、シリコン酸
化膜２表面近傍に、イオン注入層３を形成する。次に、
通常の７オトレジストとマスキングの技術を用いて将来
非活性領域となる領域４′ｔ−覆うフォトレジストパタ
ーン５を形成し、第１図（ａ）の断面形状を得る。
次に、ＨＦ系工、チンダ液により、シリコン酸化膜２を
約５００ＯＡだけエツチング除去すると、イオン注入層
３は非注入領域のシリコン酸化膜よりもエツチングレー
トが速い為に、第１図（ｂ）のごとく、緩やかな傾斜１
持つ形状が得られる。
約５００ＯＡだけエツチング除去すると、イオン注入層
３は非注入領域のシリコン酸化膜よりもエツチングレー
トが速い為に、第１図（ｂ）のごとく、緩やかな傾斜１
持つ形状が得られる。
その後ＣＦＪ系ガスを用いたＲＩ Ｅ（リアクティブイ
オンエツチング）により、活性領域上の残９のシリコン
酸化膜２をエツチング除去し、活性領域６の形状を決定
し、第１図（Ｃ）を得る。この様にして得られる第１図
（Ｃ）では、上方で緩やかなテーパを有し、下部では、
フォトレジストパターンからほとんど変換誤差の無い側
壁７を実現できる。
オンエツチング）により、活性領域上の残９のシリコン
酸化膜２をエツチング除去し、活性領域６の形状を決定
し、第１図（Ｃ）を得る。この様にして得られる第１図
（Ｃ）では、上方で緩やかなテーパを有し、下部では、
フォトレジストパターンからほとんど変換誤差の無い側
壁７を実現できる。
不実施例では、側壁７に、テーパをつける為に、シリコ
ン酸化膜２の表面にリンイオン注入層３を、ＨＦ系工、
チンダ液に対する増速エツチング層として形成したが、
必要とするテーパに応じて、イオン打込のエネルギドー
ズ量の変更、更には、リン以外のイオン種を用いること
が可能であるし、また、リンシリカ・ガラス等のエツチ
ング速度の速い膜の堆積によっても同様の効果を達成で
き、製造プ日セメに合わせて適宜選択できる。
ン酸化膜２の表面にリンイオン注入層３を、ＨＦ系工、
チンダ液に対する増速エツチング層として形成したが、
必要とするテーパに応じて、イオン打込のエネルギドー
ズ量の変更、更には、リン以外のイオン種を用いること
が可能であるし、また、リンシリカ・ガラス等のエツチ
ング速度の速い膜の堆積によっても同様の効果を達成で
き、製造プ日セメに合わせて適宜選択できる。
次に、厚いシリコン酸化膜２上の７オトレジスト膜を除
去し、Ｐ型溝電型不純物であるポロン全３ＱＱｋｅｖの
加速エネルギでｌＸｌ０ ７ｃｍのドーズ量だけ基体１
０表面全面にイオン打ち込みする。この時非活性領域４
では、厚いシリコン酸化膜２が存在する為に、分布中心
が基体表面から約２００ＯＡの深さにある浅いボロン注
入領域８が、また、活性領域５では、打込イオンを阻止
するシリコン酸化膜が存在しない為に、ボロンイオンの
分布中心がシリフン表面から約８００ＯＡの深さに位置
する深いボロン注入領域９が形成され第１図（ｄ）を得
る。第１図（ｄ）の如き構造においては、非活性領域４
のシリコン基体１表面近傍に高濃度ボロン領域が存在し
、チャネルスト、パとなる為に高いフィールド反転電圧
が得られるが、活性領域６においては、高濃度ボロン領
域が深い位置に存在する為に、ＭＯＳ）ランジスタのス
レショルド電圧の上昇はそれ程大きくない。
去し、Ｐ型溝電型不純物であるポロン全３ＱＱｋｅｖの
加速エネルギでｌＸｌ０ ７ｃｍのドーズ量だけ基体１
０表面全面にイオン打ち込みする。この時非活性領域４
では、厚いシリコン酸化膜２が存在する為に、分布中心
が基体表面から約２００ＯＡの深さにある浅いボロン注
入領域８が、また、活性領域５では、打込イオンを阻止
するシリコン酸化膜が存在しない為に、ボロンイオンの
分布中心がシリフン表面から約８００ＯＡの深さに位置
する深いボロン注入領域９が形成され第１図（ｄ）を得
る。第１図（ｄ）の如き構造においては、非活性領域４
のシリコン基体１表面近傍に高濃度ボロン領域が存在し
、チャネルスト、パとなる為に高いフィールド反転電圧
が得られるが、活性領域６においては、高濃度ボロン領
域が深い位置に存在する為に、ＭＯＳ）ランジスタのス
レショルド電圧の上昇はそれ程大きくない。
更に、チャネル領域の深い位置に存在する高濃度ボロン
は、ソース・ドレイン間のパンチスルー防止不純物層と
しての役割りを担うことができる。
は、ソース・ドレイン間のパンチスルー防止不純物層と
しての役割りを担うことができる。
次に、活性領域６のシリコン基体表面に、通常の熱酸化
法によりゲートシリコン酸化膜１０を成長し、スレショ
ルド電圧調整用の不純物イオン打ち込みを行ない、不純
物層１１’ｔ−形成し第１図（ｅ）を得る。ここで、ス
レショルド電圧調整用不純物層１１の形成条件は、先の
チャネルスト、パ及び、パンチスルー防止用ボロン領域
の形成条件と密接に関連しており、必要に応じて任意に
設定できる。
法によりゲートシリコン酸化膜１０を成長し、スレショ
ルド電圧調整用の不純物イオン打ち込みを行ない、不純
物層１１’ｔ−形成し第１図（ｅ）を得る。ここで、ス
レショルド電圧調整用不純物層１１の形成条件は、先の
チャネルスト、パ及び、パンチスルー防止用ボロン領域
の形成条件と密接に関連しており、必要に応じて任意に
設定できる。
もちろん、先のボロンイオン打ち込み条件も、フィール
ド反転電圧、ＭＵＤ）ランジスタのスレショルド電圧、
パンチスルー電圧の目標値に合わせて適当に変更し得る
。
ド反転電圧、ＭＵＤ）ランジスタのスレショルド電圧、
パンチスルー電圧の目標値に合わせて適当に変更し得る
。
以下、集積回路装置完成までの工程は、公知となってい
る任意のＮチャネル型ＭＯ８型デバイスの製造方法を適
用でき、本発明にとって本質的ではないので省略する。
る任意のＮチャネル型ＭＯ８型デバイスの製造方法を適
用でき、本発明にとって本質的ではないので省略する。
以上の如く１本発明の実施例によれば、工、チングマス
クパターンに対して、はとんど変換誤差のない活性領域
の形成と、活性領域に内含整合的なチャネルスト、バネ
純物層が形成される事が示された。また、活性領域の形
状決電工、チングの選択によシ非活性領域との間に生ず
る厚いシリコン酸化膜の段部に、適当なテーパをつけ得
ることが示された。
クパターンに対して、はとんど変換誤差のない活性領域
の形成と、活性領域に内含整合的なチャネルスト、バネ
純物層が形成される事が示された。また、活性領域の形
状決電工、チングの選択によシ非活性領域との間に生ず
る厚いシリコン酸化膜の段部に、適当なテーパをつけ得
ることが示された。
上述の実施例は、単に例示の為のものであり、本発明が
これに限定されるものでないことは実施例本文から明ら
かである。即ち、本発明の要旨を免税しない範囲で、特
に個々の工程の内容は幾通フにも変更可能である。
これに限定されるものでないことは実施例本文から明ら
かである。即ち、本発明の要旨を免税しない範囲で、特
に個々の工程の内容は幾通フにも変更可能である。
第１図（ａ）〜（８）は本発明の一実施例の製造方法を
工程順に説明する断面図である。 なお図において、 １・・・・・・Ｐ型単結晶シリコン基体、２・・・・・
・厚いシリコン醸化膜、３・・・・・・増速エツチング
層、４・・・・・・非活性領域、５・・・・・・フォト
レジスト膜、６・・・・・・活性領域、７・・・・・・
活性領域側壁、８・・・・・・浅いボロン注入領域、９
・稈・・深いボロン注入領域、１０・・・・・・ゲート
シリコン酸化膜、１１・・・・・・スレショルド電圧調
整用不純物層、である。
工程順に説明する断面図である。 なお図において、 １・・・・・・Ｐ型単結晶シリコン基体、２・・・・・
・厚いシリコン醸化膜、３・・・・・・増速エツチング
層、４・・・・・・非活性領域、５・・・・・・フォト
レジスト膜、６・・・・・・活性領域、７・・・・・・
活性領域側壁、８・・・・・・浅いボロン注入領域、９
・稈・・深いボロン注入領域、１０・・・・・・ゲート
シリコン酸化膜、１１・・・・・・スレショルド電圧調
整用不純物層、である。
Claims (2)
- （１）−導電型半導体基体上に厚い絶縁膜を形成する工
程と、耐エツチング材料を用いて非活性領域となる領域
を覆う工程と、該耐エツチング材料をマスクとして、活
性領域上のＮｉｌ記厚い絶縁膜をエツチング除去する工
程と、前記半導体基体全面に一導電型不純物を前記厚い
絶縁膜全貫通するに充分な加速エネルギでイオン打ち込
みして、該不純物を前記活性領域の基体中で、前記非活
性領域の基体中におけるよりも深くまで導入する工程と
を含むことを特徴とする半導体装置の製造方法。 - （２）活性領域上の厚い絶縁膜を工、チング除去する工
程が特に、前記厚い絶縁膜表面に次工程の等方的エツチ
ング方法に対して増速工、チング効果を有する表面層を
形成する工程と、耐エツチング材料をマスクとして、活
性領域上の厚い絶縁膜の一部を等方的なエツチング方法
で工。 チング除去する工程と、次いで前記活性領域上の厚い絶
縁膜の残部を異方的な工、チング方法でエツチング除去
する工程とを含んで構成さ・・れることを特徴とする特
許請求の範囲第（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10931782A JPS59937A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10931782A JPS59937A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59937A true JPS59937A (ja) | 1984-01-06 |
Family
ID=14507147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10931782A Pending JPS59937A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59937A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034335A (en) * | 1987-05-26 | 1991-07-23 | U.S. Philips Corp. | Method of manufacturing a silicon on insulator (SOI) semiconductor device |
| JPH03257946A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| US5342803A (en) * | 1993-02-03 | 1994-08-30 | Rohm, Co., Ltd. | Method for isolating circuit elements for semiconductor device |
| US5821145A (en) * | 1994-07-28 | 1998-10-13 | Lg Semicon Co., Ltd. | Method for isolating elements in a semiconductor device |
-
1982
- 1982-06-25 JP JP10931782A patent/JPS59937A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034335A (en) * | 1987-05-26 | 1991-07-23 | U.S. Philips Corp. | Method of manufacturing a silicon on insulator (SOI) semiconductor device |
| JPH03257946A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| US5342803A (en) * | 1993-02-03 | 1994-08-30 | Rohm, Co., Ltd. | Method for isolating circuit elements for semiconductor device |
| US5821145A (en) * | 1994-07-28 | 1998-10-13 | Lg Semicon Co., Ltd. | Method for isolating elements in a semiconductor device |
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