JPH06231042A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH06231042A JPH06231042A JP1399993A JP1399993A JPH06231042A JP H06231042 A JPH06231042 A JP H06231042A JP 1399993 A JP1399993 A JP 1399993A JP 1399993 A JP1399993 A JP 1399993A JP H06231042 A JPH06231042 A JP H06231042A
- Authority
- JP
- Japan
- Prior art keywords
- data
- supplied
- write
- control information
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】 (修正有)
【目的】 本発明はメモリアクセス方式に関し、記憶装
置のハードウェア量を削減できることを目的とする。 【構成】 読出し制御手段(870 〜890 …877 〜
897 )は、上記記憶制御装置のコントロールパイプラ
イン(84a0 〜84a11…84e0 〜84e11)に供
給される制御情報が読出し又は部分書込みの場合に読出
しの制御情報を上記記憶装置に供給する。書込み制御手
段(910 〜930 …917 〜937 )は、上記記憶制
御装置のコントロールパイプラインの所定位置から出力
される制御情報がブロック書込み又は部分書込みの場合
に書込みの制御情報を上記記憶装置に供給する。部分書
込み時には上記記憶装置で上記読出し制御手段の出力制
御情報によりメモリから読出されたデータと、上記書込
み制御手段の出力制御情報と共に供給されるデータとを
マージして上記メモリに書込む。
置のハードウェア量を削減できることを目的とする。 【構成】 読出し制御手段(870 〜890 …877 〜
897 )は、上記記憶制御装置のコントロールパイプラ
イン(84a0 〜84a11…84e0 〜84e11)に供
給される制御情報が読出し又は部分書込みの場合に読出
しの制御情報を上記記憶装置に供給する。書込み制御手
段(910 〜930 …917 〜937 )は、上記記憶制
御装置のコントロールパイプラインの所定位置から出力
される制御情報がブロック書込み又は部分書込みの場合
に書込みの制御情報を上記記憶装置に供給する。部分書
込み時には上記記憶装置で上記読出し制御手段の出力制
御情報によりメモリから読出されたデータと、上記書込
み制御手段の出力制御情報と共に供給されるデータとを
マージして上記メモリに書込む。
Description
【0001】
【産業上の利用分野】本発明はメモリアクセス方式に関
し、記憶制御により記憶装置のメモリアクセスを制御す
るメモリアクセス方式に関する。
し、記憶制御により記憶装置のメモリアクセスを制御す
るメモリアクセス方式に関する。
【0002】
【従来の技術】従来より図9に示す如く複数の記憶装置
(MSU)100 〜107 を記憶制御装置(MCU)1
1に接続すると共に、例えばスカラー演算を行なうプロ
セッサであるスカラーユニット(SU)12、及びベク
トル演算を行なうプロセッサであるベクトルユニット
(VU)13を記憶制御装置11に接続し、スカラーユ
ニット12及びベクトルユニット13による記憶装置1
00 〜107 に対するアクセスを記憶制御装置11で制
御するシステムがある。
(MSU)100 〜107 を記憶制御装置(MCU)1
1に接続すると共に、例えばスカラー演算を行なうプロ
セッサであるスカラーユニット(SU)12、及びベク
トル演算を行なうプロセッサであるベクトルユニット
(VU)13を記憶制御装置11に接続し、スカラーユ
ニット12及びベクトルユニット13による記憶装置1
00 〜107 に対するアクセスを記憶制御装置11で制
御するシステムがある。
【0003】従来のメモリアクセス方式では図10に示
す如く、記憶制御装置11は各記憶装置100 〜107
に起動信号GOと、読出し及びブロック書込み及び部分
書込みを指示するオペレーションコードOP−CODE
と、アドレスADR(書込みの場合はデータも)とを供
給してアクセスする。
す如く、記憶制御装置11は各記憶装置100 〜107
に起動信号GOと、読出し及びブロック書込み及び部分
書込みを指示するオペレーションコードOP−CODE
と、アドレスADR(書込みの場合はデータも)とを供
給してアクセスする。
【0004】各記憶装置101 〜107 は夫々部分書込
み用のパイプライン150 〜157を有しており、各記
憶装置101 〜107 内で部分書込みを行なう。
み用のパイプライン150 〜157を有しており、各記
憶装置101 〜107 内で部分書込みを行なう。
【0005】図11は従来の記憶装置のブロック図を示
す。同図中、端子20には読出し(FETCH)及び書
込み(STORE)の起動信号とオペレーションコード
とアドレスが入来しレジスタ21に格納される。レジス
タ21の制御情報はセレクタ22に供給されると共に、
部分書込み用のパイプラインのレジスタ230 〜23 i
(iは例えば5)を順次転送されてセレクタ22に供給
される。セレクタ22で選択された制御情報はコントロ
ールパイプラインのレジスタ240 〜24j を順次転送
されると共に、ウェイ0〜kのレジスタ250 〜25k
に格納される。読出し時又は部分書込み時にはレジスタ
250 〜25k よりのアドレスに基づいてウェイ0〜k
のメモリ260 〜26k のいずれか1つからデータが読
出されセレクタ27を通してレジスタ28に供給され格
納される。レジスタ28の出力データはレジスタ30を
通してECC(エラーコレクトコード)コレクタ31に
供給されると共に、シンドロームジェネレータ32に供
給され、ここでECCを含むデータからシンドロームが
生成される。このシンドロームはレジスタ33からデコ
ーダ34に供給され、ここでシンドロームをデコードし
て訂正ビット及びエラー情報を生成し、訂正ビットはE
CCコレクタ31に供給されエラー情報はレジスタ35
を介し端子36より出力されエラー処理回路(図示せ
ず)供給される。また、ECCコレクタ31はデコーダ
34よりの誤正ビットでデータを訂正しレジスタ37を
介し端子38より出力する。
す。同図中、端子20には読出し(FETCH)及び書
込み(STORE)の起動信号とオペレーションコード
とアドレスが入来しレジスタ21に格納される。レジス
タ21の制御情報はセレクタ22に供給されると共に、
部分書込み用のパイプラインのレジスタ230 〜23 i
(iは例えば5)を順次転送されてセレクタ22に供給
される。セレクタ22で選択された制御情報はコントロ
ールパイプラインのレジスタ240 〜24j を順次転送
されると共に、ウェイ0〜kのレジスタ250 〜25k
に格納される。読出し時又は部分書込み時にはレジスタ
250 〜25k よりのアドレスに基づいてウェイ0〜k
のメモリ260 〜26k のいずれか1つからデータが読
出されセレクタ27を通してレジスタ28に供給され格
納される。レジスタ28の出力データはレジスタ30を
通してECC(エラーコレクトコード)コレクタ31に
供給されると共に、シンドロームジェネレータ32に供
給され、ここでECCを含むデータからシンドロームが
生成される。このシンドロームはレジスタ33からデコ
ーダ34に供給され、ここでシンドロームをデコードし
て訂正ビット及びエラー情報を生成し、訂正ビットはE
CCコレクタ31に供給されエラー情報はレジスタ35
を介し端子36より出力されエラー処理回路(図示せ
ず)供給される。また、ECCコレクタ31はデコーダ
34よりの誤正ビットでデータを訂正しレジスタ37を
介し端子38より出力する。
【0006】また、部分書込み時にはレジスタ38のデ
ータはシンドロームジェネレータ40に供給され、シン
ドロームが生成され、レジスタ41を介してマージ回路
42及びデコーダ43に供給される。
ータはシンドロームジェネレータ40に供給され、シン
ドロームが生成され、レジスタ41を介してマージ回路
42及びデコーダ43に供給される。
【0007】端子50にはブロック書込み時及び部分書
込み時に、どのバイトを書込むかを示すバイトマーク付
きのデータが供給されレジスタ51に格納される。この
レジスタ51の出力データはセレクタ52に供給される
と共に、部分書込み用のパイプラインのレジスタ530
〜53i を順次転送されてセレクタ52に供給される。
セレクタ52で選択されたデータはマージ回路42に供
給され、マージ回路42は部分書込み時にセレクタ52
よりのデータのバイトマークで指示されたバイトでレジ
スタ41から供給されるメモリ読出しデータの上書きを
行なう。ブロック書込み時にはセレクタ52よりのデー
タでレジスタ41よりのデータを全て上書きする。マー
ジ回路42の出力データはECCコレクタ44に供給さ
れ、部分書込み時はデコーダ43よりの訂正ビットによ
り訂正が行なわれた後、メモリ260 〜26k 夫々に対
応したレジスタ550 〜55k 夫々に格納される。レジ
スタ550〜55k 夫々のデータはウェイ0〜kのメモ
リ260 〜26k 夫々に供給され、アドレスにより指示
されたメモリに書込まれる。
込み時に、どのバイトを書込むかを示すバイトマーク付
きのデータが供給されレジスタ51に格納される。この
レジスタ51の出力データはセレクタ52に供給される
と共に、部分書込み用のパイプラインのレジスタ530
〜53i を順次転送されてセレクタ52に供給される。
セレクタ52で選択されたデータはマージ回路42に供
給され、マージ回路42は部分書込み時にセレクタ52
よりのデータのバイトマークで指示されたバイトでレジ
スタ41から供給されるメモリ読出しデータの上書きを
行なう。ブロック書込み時にはセレクタ52よりのデー
タでレジスタ41よりのデータを全て上書きする。マー
ジ回路42の出力データはECCコレクタ44に供給さ
れ、部分書込み時はデコーダ43よりの訂正ビットによ
り訂正が行なわれた後、メモリ260 〜26k 夫々に対
応したレジスタ550 〜55k 夫々に格納される。レジ
スタ550〜55k 夫々のデータはウェイ0〜kのメモ
リ260 〜26k 夫々に供給され、アドレスにより指示
されたメモリに書込まれる。
【0008】
【発明が解決しようとする課題】従来方式では各記憶装
置100 〜107 に部分書込み用パイプライン230 〜
23i ,530 〜53i を設け、記憶装置100 〜10
7 で部分書込みの制御を行なっているために、記憶装置
の数が増加するに従って部分書込み用パイプラインのハ
ードウェアが増加するという問題があった。
置100 〜107 に部分書込み用パイプライン230 〜
23i ,530 〜53i を設け、記憶装置100 〜10
7 で部分書込みの制御を行なっているために、記憶装置
の数が増加するに従って部分書込み用パイプラインのハ
ードウェアが増加するという問題があった。
【0009】本発明は上記の点に鑑みなされたもので、
記憶装置のハードウェア量を削減できるメモリアクセス
方式を提供することを目的とする。
記憶装置のハードウェア量を削減できるメモリアクセス
方式を提供することを目的とする。
【0010】
【課題を解決するための手段】図1は本発明のメモリア
クセス方式の原理図を示す。同図中、記憶制御装置61
から記憶装置600 〜607 に読出し又はブロック書込
み又は部分書込みの制御情報、及び書込みデータを供給
して上記記憶装置のメモリ260 〜26k をアクセスす
る。
クセス方式の原理図を示す。同図中、記憶制御装置61
から記憶装置600 〜607 に読出し又はブロック書込
み又は部分書込みの制御情報、及び書込みデータを供給
して上記記憶装置のメモリ260 〜26k をアクセスす
る。
【0011】読出し制御手段61aは、上記記憶制御装
置61のコントロールパイプラインに供給される制御情
報が読出し又は部分書込みの場合に読出しの制御情報を
上記記憶装置に供給する。
置61のコントロールパイプラインに供給される制御情
報が読出し又は部分書込みの場合に読出しの制御情報を
上記記憶装置に供給する。
【0012】書込み制御手段61bは、上記記憶制御装
置61のコントロールパイプラインの所定位置から出力
される制御情報がブロック書込み又は部分書込みの場合
に書込みの制御情報を上記記憶装置に供給する。
置61のコントロールパイプラインの所定位置から出力
される制御情報がブロック書込み又は部分書込みの場合
に書込みの制御情報を上記記憶装置に供給する。
【0013】部分書込み時には上記記憶装置600 〜6
07 で上記読出し制御手段61aの出力制御情報により
メモリから読出されたデータと、上記書込み制御手段6
1bの出力制御情報と共に供給されるデータとをマージ
して上記メモリに書込む。
07 で上記読出し制御手段61aの出力制御情報により
メモリから読出されたデータと、上記書込み制御手段6
1bの出力制御情報と共に供給されるデータとをマージ
して上記メモリに書込む。
【0014】
【作用】本発明においては、従来は各記憶装置に設けら
れていた部分書込み用の制御情報及びデータのパイプラ
インを除去でき、記憶制御装置にはコントロールパイプ
ラインの所定位置の出力から書込みの制御情報を生成す
る書込み制御手段を設けるだけで済み、ハードウェア量
を削減できる。
れていた部分書込み用の制御情報及びデータのパイプラ
インを除去でき、記憶制御装置にはコントロールパイプ
ラインの所定位置の出力から書込みの制御情報を生成す
る書込み制御手段を設けるだけで済み、ハードウェア量
を削減できる。
【0015】
【実施例】図2は本発明方式の記憶装置600 〜607
の一実施例のブロック図を示す。同図中、図11と同一
部分には同一符号を付す。
の一実施例のブロック図を示す。同図中、図11と同一
部分には同一符号を付す。
【0016】図2において、端子70には読出し(FE
TCH)の起動信号及びオペレーションコード及びアド
レスが入来し、端子71には書込み(STORE)の起
動信号及びオペレーションコード及びアドレスが入来
し、これらの制御情報はセレクタ72に供給される。セ
レクタ72は読出し時に端子70よりの制御情報を選択
し、ブロック書込み時及び部分書込み時に端子71より
の制御情報を選択してレジスタ73に格納する。
TCH)の起動信号及びオペレーションコード及びアド
レスが入来し、端子71には書込み(STORE)の起
動信号及びオペレーションコード及びアドレスが入来
し、これらの制御情報はセレクタ72に供給される。セ
レクタ72は読出し時に端子70よりの制御情報を選択
し、ブロック書込み時及び部分書込み時に端子71より
の制御情報を選択してレジスタ73に格納する。
【0017】レジスタ73の出力する制御情報はコント
ロールパイプラインのレジスタ24 0 〜24j を順次転
送されると共に、ウェイ0〜kのレジスタ250 〜25
k に格納される。読出し時又は部分書込み時にはレジス
タ250 〜25k よりのアドレスに基づいてウェイ0〜
kのメモリ260 〜26k のいずれか1つからデータが
読出されセレクタ27を通してレジスタ28に供給され
格納される。レジスタ28の出力データはレジスタ30
を通してECC(エラーコレクトコード)コレクタ31
に供給されると共に、シンドロームジェネレータ32に
供給され、ここでECCを含むデータからシンドローム
が生成される。このシンドロームはレジスタ33からデ
コーダ34に供給され、ここでシンドロームをデコード
して訂正ビット及びエラー情報を生成し、訂正ビットは
ECCコレクタ31に供給されエラー情報はレジスタ3
5を介し端子36より出力されエラー処理回路(図示せ
ず)供給される。また、ECCコレクタ31はデコーダ
34よりの誤正ビットでデータを訂正しレジスタ37を
介し端子38より出力する。
ロールパイプラインのレジスタ24 0 〜24j を順次転
送されると共に、ウェイ0〜kのレジスタ250 〜25
k に格納される。読出し時又は部分書込み時にはレジス
タ250 〜25k よりのアドレスに基づいてウェイ0〜
kのメモリ260 〜26k のいずれか1つからデータが
読出されセレクタ27を通してレジスタ28に供給され
格納される。レジスタ28の出力データはレジスタ30
を通してECC(エラーコレクトコード)コレクタ31
に供給されると共に、シンドロームジェネレータ32に
供給され、ここでECCを含むデータからシンドローム
が生成される。このシンドロームはレジスタ33からデ
コーダ34に供給され、ここでシンドロームをデコード
して訂正ビット及びエラー情報を生成し、訂正ビットは
ECCコレクタ31に供給されエラー情報はレジスタ3
5を介し端子36より出力されエラー処理回路(図示せ
ず)供給される。また、ECCコレクタ31はデコーダ
34よりの誤正ビットでデータを訂正しレジスタ37を
介し端子38より出力する。
【0018】また、部分書込み時にはレジスタ38のデ
ータはシンドロームジェネレータ40に供給され、シン
ドロームが生成され、レジスタ41を介してマージ回路
42及びデコーダ43に供給される。
ータはシンドロームジェネレータ40に供給され、シン
ドロームが生成され、レジスタ41を介してマージ回路
42及びデコーダ43に供給される。
【0019】端子50にはブロック書込み時及び部分書
込み時に、どのバイトを書込むかを示すバイトマーク付
きのデータが供給されレジスタ51に格納される。この
レジスタ51の出力データはマージ回路42に供給され
る。マージ回路42は部分書込み時にセレクタ52より
のデータのバイトマークで指示されたバイトでレジスタ
41から供給されるメモリ読出しデータの上書きを行な
う。ブロック書込み時にはセレクタ52よりのデータで
レジスタ41よりのデータを全て上書きする。マージ回
路42の出力データはECCコレクタ44に供給され、
部分書込み時はデコーダ43よりの訂正ビットにより訂
正が行なわれた後、メモリ260 〜26k 夫々に対応し
たレジスタ550 〜55k 夫々に格納される。レジスタ
550〜55k 夫々のデータはウェイ0〜kのメモリ2
60 〜26k 夫々に供給され、アドレスにより指示され
たメモリに書込まれる。
込み時に、どのバイトを書込むかを示すバイトマーク付
きのデータが供給されレジスタ51に格納される。この
レジスタ51の出力データはマージ回路42に供給され
る。マージ回路42は部分書込み時にセレクタ52より
のデータのバイトマークで指示されたバイトでレジスタ
41から供給されるメモリ読出しデータの上書きを行な
う。ブロック書込み時にはセレクタ52よりのデータで
レジスタ41よりのデータを全て上書きする。マージ回
路42の出力データはECCコレクタ44に供給され、
部分書込み時はデコーダ43よりの訂正ビットにより訂
正が行なわれた後、メモリ260 〜26k 夫々に対応し
たレジスタ550 〜55k 夫々に格納される。レジスタ
550〜55k 夫々のデータはウェイ0〜kのメモリ2
60 〜26k 夫々に供給され、アドレスにより指示され
たメモリに書込まれる。
【0020】図3は本発明方式の記憶制御回路61のア
ドレス制御部の一実施例のブロック図を示す。同図中、
端子80a〜80e夫々にはベクトルユニットより、ま
た端子804 にはスカラーユニットより、起動信号と読
出し及びブロック書込み及び部分書込みのオペレーショ
ンコードと、アドレスとが入来し、これらの制御情報は
キュー81a〜81eに格納される。キュー81a〜8
1e夫々は先入れ先出し回路(FIFO)であり、各キ
ュー81a〜81e夫々の出力する制御情報はレジスタ
82a〜82e夫々を介してプライオリティ回路83に
供給される。
ドレス制御部の一実施例のブロック図を示す。同図中、
端子80a〜80e夫々にはベクトルユニットより、ま
た端子804 にはスカラーユニットより、起動信号と読
出し及びブロック書込み及び部分書込みのオペレーショ
ンコードと、アドレスとが入来し、これらの制御情報は
キュー81a〜81eに格納される。キュー81a〜8
1e夫々は先入れ先出し回路(FIFO)であり、各キ
ュー81a〜81e夫々の出力する制御情報はレジスタ
82a〜82e夫々を介してプライオリティ回路83に
供給される。
【0021】プライオリティ回路83はレジスタ82a
〜82e夫々よりの制御情報をその優先順位に従って順
次選択しレジスタ84a0 〜84e0 に供給する。ここ
でレジスタ84a0 〜84e0 はレジスタ82a〜82
eに夫々対応しており、例えばレジスタ84a0 には対
応するレジスタ82aの出力する制御情報が供給され
る。レジスタ84a0 〜84a11はコントロールパイプ
ラインを構成し、同様にレジスタ84b0 〜84b11,
84c0 〜84c11,84d0 〜84d11,84e0 〜
84e11夫々もコントロールパイプラインを構成してお
り、レジスタ84a0 〜84e0 夫々にプライオリティ
回路83から供給された制御情報は各コントロールパイ
プラインを順次転送された後、端子85a〜85e夫々
からエラー処理回路(図示せず)に供給される。
〜82e夫々よりの制御情報をその優先順位に従って順
次選択しレジスタ84a0 〜84e0 に供給する。ここ
でレジスタ84a0 〜84e0 はレジスタ82a〜82
eに夫々対応しており、例えばレジスタ84a0 には対
応するレジスタ82aの出力する制御情報が供給され
る。レジスタ84a0 〜84a11はコントロールパイプ
ラインを構成し、同様にレジスタ84b0 〜84b11,
84c0 〜84c11,84d0 〜84d11,84e0 〜
84e11夫々もコントロールパイプラインを構成してお
り、レジスタ84a0 〜84e0 夫々にプライオリティ
回路83から供給された制御情報は各コントロールパイ
プラインを順次転送された後、端子85a〜85e夫々
からエラー処理回路(図示せず)に供給される。
【0022】また、プライオリティ回路83からレジス
タ84a0 〜84e0 夫々に供給される制御情報は記憶
装置600 〜607 夫々に対応したセレクタ870 〜8
77に供給される。セレクタ870 〜877 夫々は供給
される各制御情報のうちオペレーションコードが読出し
又は部分書込みの場合にそのアドレスが自らの対応する
記憶装置600 〜607 を指示する制御情報を選択す
る。セレクタ870 〜877 夫々で選択された制御情報
はアドレスコンバータ880 〜887 夫々に供給され
て、そのうちのアドレスが対応する記憶装置600 〜6
07 のアドレスに変換された後、レジスタ890 〜89
7 夫々を介し端子900 〜907 夫々より記憶装置60
0 〜607 夫々に供給される。上記のセレクタ870 〜
877 、アドレスコンバータ880 〜887 、レジスタ
890 〜897 で読出し制御手段が構成されている。
タ84a0 〜84e0 夫々に供給される制御情報は記憶
装置600 〜607 夫々に対応したセレクタ870 〜8
77に供給される。セレクタ870 〜877 夫々は供給
される各制御情報のうちオペレーションコードが読出し
又は部分書込みの場合にそのアドレスが自らの対応する
記憶装置600 〜607 を指示する制御情報を選択す
る。セレクタ870 〜877 夫々で選択された制御情報
はアドレスコンバータ880 〜887 夫々に供給され
て、そのうちのアドレスが対応する記憶装置600 〜6
07 のアドレスに変換された後、レジスタ890 〜89
7 夫々を介し端子900 〜907 夫々より記憶装置60
0 〜607 夫々に供給される。上記のセレクタ870 〜
877 、アドレスコンバータ880 〜887 、レジスタ
890 〜897 で読出し制御手段が構成されている。
【0023】図3において、ここまでの構成は従来と同
一である。本発明方式においては、コントロールパイプ
ラインの6段目のレジスタ84a5 〜84e5 夫々の出
力する制御情報が記憶装置600 〜607 夫々に対応し
たセレクタ910 〜917 夫々に供給される。セレクタ
910 〜917 夫々は供給される各制御情報のうちオペ
レーションコードがブロック書込み又は部分書込みの場
合にそのアドレスが自らの対応する記憶装置600 〜6
07 を指示する制御情報を選択する。セレクタ910 〜
917 夫々で選択された制御情報はアドレスコンバータ
920 〜927夫々に供給されて、そのうちのアドレス
が対応する記憶装置600 〜607 のアドレスに変換さ
れた後、レジスタ930 〜937 夫々を介し端子940
〜947夫々より記憶装置600 〜607 夫々に供給さ
れる。上記のセレクタ910 〜917 、アドレスコンバ
ータ920 〜927 、レジスタ930 〜937 で書込み
制御手段が構成されている。
一である。本発明方式においては、コントロールパイプ
ラインの6段目のレジスタ84a5 〜84e5 夫々の出
力する制御情報が記憶装置600 〜607 夫々に対応し
たセレクタ910 〜917 夫々に供給される。セレクタ
910 〜917 夫々は供給される各制御情報のうちオペ
レーションコードがブロック書込み又は部分書込みの場
合にそのアドレスが自らの対応する記憶装置600 〜6
07 を指示する制御情報を選択する。セレクタ910 〜
917 夫々で選択された制御情報はアドレスコンバータ
920 〜927夫々に供給されて、そのうちのアドレス
が対応する記憶装置600 〜607 のアドレスに変換さ
れた後、レジスタ930 〜937 夫々を介し端子940
〜947夫々より記憶装置600 〜607 夫々に供給さ
れる。上記のセレクタ910 〜917 、アドレスコンバ
ータ920 〜927 、レジスタ930 〜937 で書込み
制御手段が構成されている。
【0024】図4は記憶制御回路61の読出しデータ処
理部の一実施例のブロック図を示す。同図中、端子10
0z 〜1007 夫々には記憶装置600 〜607 夫々か
ら読出されたデータが入来しレジスタ1010 〜101
7 夫々に格納される。レジスタ1010 〜1017 夫々
の出力データはセレクタ102a〜102e夫々に供給
される。セレクタ102a〜102e夫々は図3のコン
トロールパイプラインよりの制御に従っていずれかのデ
ータを選択しキュー103a〜103eに格納する。F
IFOであるキュー103a〜103e夫々より読出さ
れたデータはレジスタ104a〜104e夫々に格納さ
れる。レジスタ104a〜104d夫々の出力データは
端子105a〜105dよりベクトルユニットに供給さ
れ、レジスタ104eの出力データは端子105eより
スカラーユニットに供給される。図5は記憶制御回路6
1の書込みデータ処理部の一実施例のブロック図を示
す。同図中、端子110a〜110d夫々にはベクトル
ユニットより、端子110eにはスカラーユニットより
記憶装置600 〜607 のいずれかに書込むデータが入
来し、レジスタ111a〜111eを介してキュー11
2a〜112e夫々に格納される。FIFOであるキュ
ー112a〜112e夫々より読出されたデータはレジ
スタ113a〜113e夫々に格納され、レジスタ11
3a〜113e夫々の出力データは記憶装置600 〜6
07 夫々に対応して設けられたセレクタ1140 〜11
47 夫々に供給される。
理部の一実施例のブロック図を示す。同図中、端子10
0z 〜1007 夫々には記憶装置600 〜607 夫々か
ら読出されたデータが入来しレジスタ1010 〜101
7 夫々に格納される。レジスタ1010 〜1017 夫々
の出力データはセレクタ102a〜102e夫々に供給
される。セレクタ102a〜102e夫々は図3のコン
トロールパイプラインよりの制御に従っていずれかのデ
ータを選択しキュー103a〜103eに格納する。F
IFOであるキュー103a〜103e夫々より読出さ
れたデータはレジスタ104a〜104e夫々に格納さ
れる。レジスタ104a〜104d夫々の出力データは
端子105a〜105dよりベクトルユニットに供給さ
れ、レジスタ104eの出力データは端子105eより
スカラーユニットに供給される。図5は記憶制御回路6
1の書込みデータ処理部の一実施例のブロック図を示
す。同図中、端子110a〜110d夫々にはベクトル
ユニットより、端子110eにはスカラーユニットより
記憶装置600 〜607 のいずれかに書込むデータが入
来し、レジスタ111a〜111eを介してキュー11
2a〜112e夫々に格納される。FIFOであるキュ
ー112a〜112e夫々より読出されたデータはレジ
スタ113a〜113e夫々に格納され、レジスタ11
3a〜113e夫々の出力データは記憶装置600 〜6
07 夫々に対応して設けられたセレクタ1140 〜11
47 夫々に供給される。
【0025】セレクタ1140 〜1147 夫々は図3の
セレクタ910 〜917 夫々と連動してデータを選択
し、選択したデータをレジスタ1150 〜1157 夫々
に格納する。レジスタ1150 〜1157 夫々の出力デ
ータは端子1160 〜1167夫々より記憶装置600
〜607 夫々に供給される。
セレクタ910 〜917 夫々と連動してデータを選択
し、選択したデータをレジスタ1150 〜1157 夫々
に格納する。レジスタ1150 〜1157 夫々の出力デ
ータは端子1160 〜1167夫々より記憶装置600
〜607 夫々に供給される。
【0026】ここで、読出し(FETCH)時には図6
に示す如く、記憶制御装置(MCU)61の端子900
〜907 のいずれかより起動信号(FETCH−GO)
及びアドレス(FETCH−ADDRESS)及びオペ
レーションコード(FETCH−OP−CODE)が記
憶装置(MSU)に供給され、記憶装置は起動応答(F
ETCH−GO−ACK)を通知した後、メモリ260
〜26k より読出したデータ(FETCH−DATA)
を記憶制御装置61に転送する。図中、τはマシンサイ
クルを表わし、起動後9マシンサイクルで読出しデータ
が転送される。
に示す如く、記憶制御装置(MCU)61の端子900
〜907 のいずれかより起動信号(FETCH−GO)
及びアドレス(FETCH−ADDRESS)及びオペ
レーションコード(FETCH−OP−CODE)が記
憶装置(MSU)に供給され、記憶装置は起動応答(F
ETCH−GO−ACK)を通知した後、メモリ260
〜26k より読出したデータ(FETCH−DATA)
を記憶制御装置61に転送する。図中、τはマシンサイ
クルを表わし、起動後9マシンサイクルで読出しデータ
が転送される。
【0027】次に、ブロック書込み(FULL STO
RE)時には図7に示す如く、記憶制御装置(MCU)
61の端子940 〜947 のいずれか及び端子1160
〜1167 のいずれかより起動信号(STORE−G
O)及びアドレス(STORE−ADDRESS)及び
バイトマーク(BYTE−MARK)及びデータ(ST
ORE−DATA)が記憶装置(MSU)に供給され、
記憶装置はメモリ260〜26k に上記データ(FET
CH−DATA)を書込んだ後、応答(STORE−G
O−ACK)を記憶制御装置61に通知する。
RE)時には図7に示す如く、記憶制御装置(MCU)
61の端子940 〜947 のいずれか及び端子1160
〜1167 のいずれかより起動信号(STORE−G
O)及びアドレス(STORE−ADDRESS)及び
バイトマーク(BYTE−MARK)及びデータ(ST
ORE−DATA)が記憶装置(MSU)に供給され、
記憶装置はメモリ260〜26k に上記データ(FET
CH−DATA)を書込んだ後、応答(STORE−G
O−ACK)を記憶制御装置61に通知する。
【0028】次に、部分書込み(PARTIAL ST
ORE)時には図8に示す如く、記憶制御装置(MC
U)61の端子900 〜907 のいずれかより起動信号
(FETCH−GO)及びアドレス(FETCH−AD
DRESS)及びオペレーションコード(FETCH−
OP−CODE)が記憶装置(MSU)に供給され、記
憶装置は起動応答(FETCH−GO−ACK)を通知
する。記憶制御装置61の端子940 〜947 からはコ
ントロールパイプラインのレジスタ84a0 〜84
e5 ,84b0 〜84b5 ,84c0 〜84c5 ,84
d0 〜84d5 ,84e0 〜84e5 夫々で6マシンサ
イクル遅延されて起動信号(STORE−GO)及びア
ドレス(STORE−ADDRESS)及びバイトマー
ク(BYTE−MARK)及びデータ(STORE−D
ATA)が記憶装置に供給され、このデータ(STOR
E−DATA)バイトマークで指示されたバイトでメモ
リ260〜26k より読出されたデータ(FETCH−
DATA)の一部が書換えられてメモリ260 〜26k
に書込まれる。
ORE)時には図8に示す如く、記憶制御装置(MC
U)61の端子900 〜907 のいずれかより起動信号
(FETCH−GO)及びアドレス(FETCH−AD
DRESS)及びオペレーションコード(FETCH−
OP−CODE)が記憶装置(MSU)に供給され、記
憶装置は起動応答(FETCH−GO−ACK)を通知
する。記憶制御装置61の端子940 〜947 からはコ
ントロールパイプラインのレジスタ84a0 〜84
e5 ,84b0 〜84b5 ,84c0 〜84c5 ,84
d0 〜84d5 ,84e0 〜84e5 夫々で6マシンサ
イクル遅延されて起動信号(STORE−GO)及びア
ドレス(STORE−ADDRESS)及びバイトマー
ク(BYTE−MARK)及びデータ(STORE−D
ATA)が記憶装置に供給され、このデータ(STOR
E−DATA)バイトマークで指示されたバイトでメモ
リ260〜26k より読出されたデータ(FETCH−
DATA)の一部が書換えられてメモリ260 〜26k
に書込まれる。
【0029】このように、従来は各記憶装置100 〜1
07 に設けられていた部分書込み用の制御情報及びデー
タのパイプライン200 〜20i ,530 〜53i を除
去でき、記憶制御装置61にはコントロールパイプライ
ンの所定位置84a5 〜84e5 の出力から書込みの制
御情報を生成する書込み制御手段910 〜930 …91
7 〜937 を設けるだけで済み、ハードウェア量を削減
でき、記憶装置の増加に対してハードウェア量の増加を
防止できる。
07 に設けられていた部分書込み用の制御情報及びデー
タのパイプライン200 〜20i ,530 〜53i を除
去でき、記憶制御装置61にはコントロールパイプライ
ンの所定位置84a5 〜84e5 の出力から書込みの制
御情報を生成する書込み制御手段910 〜930 …91
7 〜937 を設けるだけで済み、ハードウェア量を削減
でき、記憶装置の増加に対してハードウェア量の増加を
防止できる。
【0030】
【発明の効果】本発明のメモリアクセス方式によれば、
記憶装置のハードウェア量を削減でき実用上きわめて有
用である。
記憶装置のハードウェア量を削減でき実用上きわめて有
用である。
【図1】本発明の原理図である。
【図2】本発明方式の記憶装置のブロック図である。
【図3】本発明方式のアドレス制御部のブロック図であ
る。
る。
【図4】読出しデータ処理部のブロック図である。
【図5】書込みデータ処理部のブロック図である。
【図6】本発明方式のタイミングチャートである。
【図7】本発明方式のタイミングチャートである。
【図8】本発明方式のタイミングチャートである。
【図9】コンピュータシステムの構成図である。
【図10】従来方式を示すための図である。
【図11】従来方式の記憶装置のブロック図である。
260 〜26k メモリ 600 〜607 記憶装置 61 記憶制御装置 61a 読出し制御手段 61b 書込み制御手段
Claims (1)
- 【請求項1】 記憶制御装置(61)から記憶装置(6
00 〜607 )に読出し又はブロック書込み又は部分書
込みの制御情報、及び書込みデータを供給して上記記憶
装置のメモリ(260 〜26k )をアクセスするメモリ
アクセス方式において、 上記記憶制御装置のコントロールパイプライン(84a
0 〜84a11…84e 0 〜84e11)に供給される制御
情報が読出し又は部分書込みの場合に読出しの制御情報
を上記記憶装置に供給する読出し制御手段(870 〜8
90 …877 〜897 )と、 上記記憶制御装置のコントロールパイプラインの所定位
置から出力される制御情報がブロック書込み又は部分書
込みの場合に書込みの制御情報を上記記憶装置に供給す
る書込み制御手段(910 〜933 …917 〜937 )
とを有し、 部分書込み時には上記記憶装置で上記読出し制御手段の
出力制御情報によりメモリから読出されたデータと、上
記書込み制御手段の出力制御情報と共に供給されるデー
タとをマージして上記メモリに書込むことを特徴とする
メモリアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1399993A JPH06231042A (ja) | 1993-01-29 | 1993-01-29 | メモリアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1399993A JPH06231042A (ja) | 1993-01-29 | 1993-01-29 | メモリアクセス方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06231042A true JPH06231042A (ja) | 1994-08-19 |
Family
ID=11848932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1399993A Pending JPH06231042A (ja) | 1993-01-29 | 1993-01-29 | メモリアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06231042A (ja) |
-
1993
- 1993-01-29 JP JP1399993A patent/JPH06231042A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2539199B2 (ja) | デジタルプロセッサ制御装置 | |
JP3954171B2 (ja) | コンピュータにおけるスカラ値をベクトルに記入する方法 | |
JPS58501560A (ja) | マイクロプロセツサ | |
US5287483A (en) | Prefetched operand storing system for an information processor | |
JPH06231042A (ja) | メモリアクセス方式 | |
JP2901247B2 (ja) | 掃出し制御方式 | |
JP3132566B2 (ja) | 命令先行制御装置 | |
JP2622026B2 (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
JPH07114509A (ja) | メモリアクセス装置 | |
JP2716254B2 (ja) | リストベクトル処理装置 | |
JP2842024B2 (ja) | レジスタファイル回路 | |
JPH023822A (ja) | データ処理装置 | |
JP2924004B2 (ja) | 命令コード転送方式 | |
JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
JP2798492B2 (ja) | リストベクトル処理装置 | |
JP3366235B2 (ja) | データ読み出し制御装置 | |
JP2869414B1 (ja) | データ処理装置 | |
JP2588042B2 (ja) | データ処理回路 | |
JPH0364903B2 (ja) | ||
JPS61123937A (ja) | データ処理装置のデータ駆動型制御方式 | |
JPH0241522A (ja) | 関数演算処理装置 | |
JPH04245333A (ja) | 情報処理装置 | |
JPH0769797B2 (ja) | マイクロコンピュータシステム | |
JP2001100991A (ja) | ディジタル信号処理装置 | |
JPH01219930A (ja) | 間接アドレス方式の割り込み制御回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030501 |